TWI673779B - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TWI673779B
TWI673779B TW107141938A TW107141938A TWI673779B TW I673779 B TWI673779 B TW I673779B TW 107141938 A TW107141938 A TW 107141938A TW 107141938 A TW107141938 A TW 107141938A TW I673779 B TWI673779 B TW I673779B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
interlayer dielectric
layer
dummy gate
gate stack
Prior art date
Application number
TW107141938A
Other languages
English (en)
Other versions
TW201926434A (zh
Inventor
詹易叡
陳怡倫
李芳葦
林含諭
林立德
林斌彥
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201926434A publication Critical patent/TW201926434A/zh
Application granted granted Critical
Publication of TWI673779B publication Critical patent/TWI673779B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在一些實施例中，提供一種方法。複數個虛設閘極堆疊形成於半導體基材上方。層間介電層形成於此些虛設閘極堆疊上方。將位於此些虛設閘極堆疊的頂表面上方的層間介電層的第一部分移除，使得層間介電層的第二部分留在此些虛設閘極堆疊之間。以複數個金屬閘極堆疊取代此些虛設閘極堆疊。於層間介電層的第二部分的頂表面及金屬閘極堆疊的頂表面上方施予水。施予中性NF3自由基至水中，以蝕刻層間介電層。

Description

半導體裝置的製造方法
本揭露的一些實施例提供一種蝕刻方法，且特別是提供一種用於層間介電層回蝕的蝕刻方法。
半導體積體電路(integrated circuit；IC)工業歷經指數型成長。在IC材料和設計上的科技進步，製造出多個世代的IC，其中每個世代相較於前一個世代，具有更小且更複雜的電路。在IC進化的過程中，裝置密度(即每個芯片面積的所內連接的裝置數量)逐漸增加，而幾何尺寸(即可使用製程創造的最小元件(或線))逐漸變小。一般而言，此尺寸縮減的過程提供增加的生產效率和較低的相關成本等優點。然而，此縮減過程也增加了加工和製造IC的複雜度，故為了實現此些進步，需在IC加工和製造上有相應的發展。
在半導體製程中，常進行層間介電層的回蝕操作。然而，隨著半導體裝置的尺寸變小，相鄰二個金屬閘極堆疊之間的空隙也變得更小(即高深寬比)。為了在不損害金屬閘極堆疊的情況下，移除層間介電層，需要在層間介電層和金屬閘極堆疊之間具有足夠選擇性的蝕刻操作。
在一些實施例中，提供一種方法。複數個虛設閘極堆疊形成於半導體基材上方。層間介電層形成於此些虛設閘極堆疊上方。將位於此些虛設閘極堆疊的頂表面上方的層間介電層的第一部分移除，使得層間介電層的第二部分留在此些虛設閘極堆疊之間。以複數個金屬閘極堆疊取代此些虛設閘極堆疊。於層間介電層的第二部分的頂表面及金屬閘極堆疊的頂表面上方施予水。施予中性NF3自由基至水中，以蝕刻層間介電層。
在一些實施例中，提供一種方法。虛設閘極堆疊形成於半導體基材上方。層間介電層形成於虛設閘極堆疊上方。將位於虛設閘極堆疊的頂表面上方的層間介電層的第一部分移除，使得層間介電層的第二部分留在虛設閘極堆疊周圍。 以金屬閘極堆疊取代虛設閘極堆疊。使用HF2 -蝕刻層間介電層。
在一些實施例中，提供一種方法。虛設閘極堆疊形成於半導體基材上方。虛設閘極堆疊形成於半導體基材上方。間隙壁層形成於虛設閘極堆疊的側壁上方。層間介電層形成於虛設閘極堆疊和間隙壁層上方。研磨層間介電層至虛設閘極堆疊的頂表面暴露出來。以金屬閘極堆疊取代虛設閘極堆疊。使用水和中性NF3自由基蝕刻層間介電層，其中蝕刻層間介電層的操作對層間介電層具有第一蝕刻速率，對間隙壁層具有第二蝕刻速率，且層間介電層的第一蝕刻速率和間隙壁層的第二蝕刻速率的比值實質為大於30。
100‧‧‧方法
110、120、130、140、150、160、210、220‧‧‧操作
300、400‧‧‧半導體裝置
310、410‧‧‧半導體基材
320、420‧‧‧金屬閘極堆疊
321‧‧‧虛設閘極堆疊
322、422‧‧‧金屬閘極層
323‧‧‧界面層
324、424‧‧‧功函數金屬層
325‧‧‧虛設閘極材料層
326、426‧‧‧閘極介電層
327‧‧‧罩幕層
328‧‧‧硬式罩幕層
329、342、442‧‧‧凹陷
330、430‧‧‧間隙壁結構
332、432‧‧‧墊層
334、434‧‧‧間隙壁層
336、436‧‧‧接觸蝕刻停止層
340、440‧‧‧層間介電層
350、450‧‧‧水層
360、460‧‧‧中性NF3自由基
360’、460’‧‧‧NF3電漿
362、462‧‧‧金屬濾網
370、470‧‧‧HF2 -離子層
380、480‧‧‧介電層
H1‧‧‧深度
W1‧‧‧寬度
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]為根據本揭露的一些實施例所述之半導體裝置的形成方法的流程圖。
[圖2]為根據本揭露的一些實施例所述之蝕刻層間介電層的中間製程階段的流程圖。
[圖3A]至[圖3P]為根據本揭露的一些實施例所述的半導體裝置的形成方法的各個中間製程階段的示意剖面圖。
[圖4A]至[圖4E]為根據本揭露的一些其他實施例繪示形成半導體裝置的中間製程階段的示意剖面圖。
[圖5]繪示SiOCN的碳濃度與SiOCN對SiN的蝕刻選擇性之間關係的分佈圖。
[圖6]繪示SiOCN的碳濃度與SiOCN對SiCN的蝕刻選擇性之間關係的分佈圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成 第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本揭露可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
在相鄰的金屬閘極堆疊之間形成層間介電層(interlayer dielectric；ILD)，可提供相鄰的金屬閘極堆疊之間的電性絕緣。可使用沉積操作形成此層間介電層，並接著使用蝕刻操作移除過多的層間介電層。在所述蝕刻操作期間，當藉由蝕刻劑移除層間介電層的一部分時，也可能形成固態的副產物(例如氟矽酸銨(ammonium fluorosilicate；AFS))於剩餘的層間介電層的表面上，此些固態副產物因而抑制了對層間介電層的進一步蝕刻。為了繼續移除此層間介電層，至此層間介電層的預定移除部分，需進行蒸發操作(或副產物移除操作)，以移除此固態副產物。因此，整體的蝕刻操作被中斷，從而致使蝕刻操作的效率不佳。然而，隨著科技節點的進步，二相鄰 閘極之間的空隙(或間隔)寬度(即關鍵尺寸)變窄，其造成更大的深寬比。此深寬比導致蝕刻操作的固態副產物更難被移除。 當此固態副產物累積在相鄰的金屬閘極堆疊之間的空隙時，包括此金屬閘極堆疊的半導體裝置的效能可能顯著地受影響。
此外，蝕刻操作中使用氟化物做為蝕刻劑，造成層間介電層和間隙壁結構(其是由氮化矽、碳化矽、碳氮氧化矽(SiOCN)、其類似物或上述的組合所形成)之間的選擇性不佳。在蝕刻操作中，不佳的選擇性導致非預定地移除間隙壁結構的一部分(例如間隙壁結構的高度減少)。再者，閘極高度損失也可能伴隨不佳的選擇性而發生。
本揭露的實施例旨在於提供位於二個金屬閘極堆疊之間的層間介電層的蝕刻方法，以及半導體裝置的形成方法，其中間隙壁結構環繞包圍此二個金屬閘極堆疊的每一者。 特別是，此方法包括使用由水和中性NF3自由基(radical)形成的蝕刻劑的蝕刻操作，以在層間介電層中形成凹陷。在一些實施例中，水是以水層的形式，提供於金屬閘極堆疊、間隙壁結構和層間介電層的頂表面上，以保護金屬閘極堆疊和間隙壁結構。然後，將中性NF3自由基注入此水層，以形成蝕刻劑(即HF2 -離子)。此蝕刻劑移除層間介電層的一部分，並在蝕刻操作的過程成形成氣態副產物。在此蝕刻操作中，實現層間介電層之於金屬閘極堆疊和間隙壁結構的足夠選擇性，因而減少此蝕刻操作對間隙壁結構和金屬閘極堆疊的損害。此外，氣態副產物不會累積在相鄰金屬閘極堆疊間、具有較高深寬比的空隙裡，且可在蝕刻操作結束時移除此氣態副產物，而不中斷此蝕 刻操作。
圖1為根據本揭露的一些實施例所述之半導體裝置的形成方法100的流程圖。圖3A至圖3P為根據本揭露的一些實施例所述的半導體裝置的形成方法的各個中間製程階段。請參考圖1。在操作110中，虛設閘極堆疊形成於半導體基材上方。請參考圖3A。提供半導體基材310。在一些實施例中，半導體基材310包括大塊矽基材。半導體基材310可包括晶體結構的矽。在一些其他實施例中，半導體基材310可包括如鍺的其他適合半導體，或包括如碳化矽、砷化鎵、砷化銦、磷化銦或上述之組合的化合物半導體。在又一些其他實施例中，半導體基材310包括絕緣層上覆矽。可分別使用氧植入隔離操作、晶圓接合及/或其他適合的方法，製造絕緣層上覆矽基材。
請參考圖3B。二個虛設閘極堆疊321形成於半導體基材310上方。在一些實施例中，可藉由依序地形成界面層323、虛設閘極材料層325和罩幕層327，並接著圖案化罩幕層327、虛設閘極材料層325和界面層323，而形成虛設閘極堆疊321。在一些實施例中，界面層323包括氧化矽、氮化矽、氮氧化矽、其他適合的材料或上述的組合。在一些實施例中，虛設閘極材料層325包括多晶矽、其他適合的材料或其組合。在一些實施例中，罩幕層327包括氧化矽、氮化矽、氮氧化矽、其他適合的材料或上述的組合。在一些實施例中，界面層323、虛設閘極材料層325和罩幕層327的形成可包括一或多個沉積製程，如化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、濺鍍沉積、 其他適合的技術或上述的組合。
請再參考圖1。在操作120中，間隙壁結構形成於虛設閘極堆疊的側壁上方。間隙壁結構330(圖3E)的形成可包括下述操作。請參考圖3C和圖3D。首先，共形沉積墊層332於虛設閘極堆疊321和半導體基材310上方。然後，沉積間隙壁層334於墊層332上方，接著進行非等向性蝕刻製程，以移除間隙壁層334和墊層332的一部分(圖3D)。在一些實施例中，可藉由電漿加強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition；SACVD)或其類似製程，以沉積墊層332和間隙壁層334。在一些實施例中，藉由乾式蝕刻操作進行非等向性蝕刻製程。
請參考圖3E。將接觸蝕刻停止層(contact etch stop layer；CESL)336共形沉積於蝕刻後的間隙壁層334、蝕刻後的墊層332、虛設閘極堆疊321和半導體基材310上方，以形成間隙壁結構330。在接下來的操作中，可移除接觸蝕刻停止層336的頂部分。在一些實施例中，間隙壁結構330的墊層332、間隙壁層334和接觸蝕刻停止層336可包括氮化矽、碳化矽、碳氮化矽、具有高碳濃度的碳氮氧化矽(SiOCN，碳濃度大於約2at.%)、其他適合的材料或上述的組合。在一些實施例中，墊層332的碳濃度比間隙壁層334的碳濃度高，且間隙壁層334的碳濃度比接觸蝕刻停止層336的碳濃度高。間隙壁 結構330的配置可根據半導體裝置的需求和設計而調整，此處所繪示的例子僅為清楚了解本揭露的一些實施例。
請再參考圖1。在操作130中，層間介電層形成於虛設閘極堆疊上方。請參考圖3F，在沉積接觸蝕刻停止層336後，形成層間介電層340，以覆蓋位於虛設閘極堆疊321上方的接觸蝕刻停止層336。在一些實施例中，可例如藉由原子層沉積(atomic layer deposition；ALD)、化學氣相沉積、旋塗式玻璃、其他適合的技術或上述的組合，形成層間介電層340。 在一些實施例中，層間介電層340可包括氧化矽、具有低碳濃度的碳氮氧化矽(SiOCN，碳濃度小於或等於約2at.%)、其他適合的材料或上述的組合。
在一些實施例中，間隙壁結構330(包括墊層332、間隙壁層334及/或接觸蝕刻停止層336)以及層間介電層340可包括具有不同碳濃度的SiOCN。在一些實施例中，層間介電層340的碳濃度低於墊層332、間隙壁層334和接觸蝕刻停止層336的一者或每一者的碳濃度。在一些實施例中，層間介電層340的碳濃度可實質為大於0at.%至小於或等於約2at.%。另一方面，墊層332、間隙壁層334和接觸蝕刻停止層336的一者或每一者的碳濃度可大於約2at.%。
在一些實施例中，層間介電層340的氧濃度高於墊層332、間隙壁層334和接觸蝕刻停止層336的一者或每一者的氧濃度。在一些實施例中，層間介電層340的氧濃度可為大於或等於約30at.%。在一些實施例中，層間介電層340的氧濃度可為約50at.%至約60at.%。在一些實施例中，層間介電層 340的氧濃度和墊層332、間隙壁層334和接觸蝕刻停止層336的一者或每一者的氧濃度之間的差異為大於或等於約3at.%。當層間介電層340的碳濃度大於約2at.%，墊層332、間隙壁層334和接觸蝕刻停止層336的一者或每一者的碳濃度小於或等於約2at.%，層間介電層340的氧濃度小於約30at.%，或層間介電層340的氧濃度和墊層332、間隙壁層334和接觸蝕刻停止層336的一者或每一者的氧濃度之間的差異少於約3at.%時，蝕刻層間介電層340的蝕刻操作(詳細如後述)所具有的層間介電層340之於間隙壁結構330的選擇性可能不足，致使在此蝕刻操作中，間隙壁結構330可能受到損害。
請再參考圖1。在操作140中，移除位於虛設閘極堆疊的頂表面的層間介電層的一部分。請參考圖3G，可進行化學機械研磨製程，以移除罩幕層327和位於虛設閘極堆疊321的頂表面上方的一部分的接觸蝕刻停止層336和層間介電層340，從而暴露出虛設閘極堆疊321的頂表面。
請參考圖1。在操作150中，以金屬閘極堆疊取代虛設閘極堆疊。請參考圖3G和圖3H。可以金屬閘極堆疊320取代虛設閘極堆疊321，其中金屬閘極堆疊320具有金屬閘極層322、功函數金屬層324和圍繞金屬閘極層322的閘極介電層326。在一些實施例中，藉由進行第一蝕刻製程，並於第一蝕刻操作後進行第二蝕刻製程，以移除虛設閘極堆疊321。在一些實施例中，虛設閘極材料層325主要是藉由第一蝕刻製程來移除，而界面層323主要是藉由第二蝕刻製程來移除。在一些實施例中，第一蝕刻製程為乾式蝕刻製程，而第二蝕刻至成為 濕式蝕刻製程。在一些實施例中，乾式蝕刻製程包括使用如CF4、Ar、NF3、Cl2、He、HBr、O2、N2、CH3F、CH4、CH2F2或其組合的蝕刻氣體。在一些實施例中，於約20℃至約80℃的溫度下，進行乾式蝕刻製程。在一些實施例中，於約1 mtorr至約100 mtorr的氣壓下，進行第一蝕刻製程。在一些實施例中，在約50W至約1500W的功率下，進行第一蝕刻製程。在一些實施例中，不進行第二蝕刻製程，因此在移除虛設閘極堆疊321後，界面層323保留於半導體基材310上方。
在移除虛設閘極堆疊321以形成閘極溝渠(未繪示)後，閘極介電層326可共形沉積至閘極溝渠中。在一些實施例中，閘極介電層326可由下述材料所形成，包括：氧化鉿(hafnium oxide，HfO2)、矽酸鉿(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鍶酸鈦氧化合物(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿氧化合物(hafnium zirconium oxide，HfZrO4)、鉭酸鍶鉍(strontium bismuth tantalate，SrBi2Ta2O9，SBT)、鋯鈦酸鉛(lead zirconate titanate，PbZrxTi1-xO3，PZT)、鍶鈦酸鋇(barium strontium titanate,BaxSr1-xTiO3，BST)，其中x介於0至1之間、其他適合的材料或其組合。藉由如原子層沉積製程、化學氣相沉積製程、物理 氣相沉積製程、濺鍍沉積製程、其他適合的製程或上述的組合，形成閘極介電層326。
在沉積閘極介電層326後，共形沉積功函數金屬層324於閘極介電層326上方。在一些實施例中，功函數金屬層324可包括形成在半導體基材310上的n型電晶體的一或多個n型功函數金屬(N-金屬)。n型功函數金屬可例如包括但不限於鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物、其他適合的材料或上述的組合。在其他實施例中，功函數金屬層324可包括形成於半導體基材310上的p型電晶體的一或多個p型功函數金屬層(P-金屬)。p型功函數金屬層可例如包括但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢、釕、鈀、鉑、鈷、鎳、導電金屬氧化物、其他適合的材料或上述的組合。
然後，形成金屬閘極層322於功函數金屬層324上方。在一些實施例中，金屬閘極層322可包括Al、W、Co、Cu、其他適合的材料或上述的組合，且可藉由物理氣相沉積、化學氣相沉積、其他適合的製程或其組合來形成金屬閘極層322。之後，可進行化學機械研磨製程，以移除在閘極溝渠外的金屬閘極層322、功函數金屬層324和閘極介電層326的過多材料。
請參考圖3I。回蝕金屬閘極層322、功函數金屬層324和閘極介電層326，以在金屬閘極堆疊320中定義凹陷329。在一些實施例中，金屬閘極堆疊320的回蝕操作為濕式 蝕刻製程。
請參考圖3J。硬式罩幕層328形成於層間介電層340上方，並填入金屬閘極堆疊320的凹陷329(圖3I)中。硬式罩幕層328可包括具有約30at.%至約40at.%的氮濃度的SiOCN，使得在後續的層間介電層蝕刻操作中，硬式罩幕層328不受到損害。然後，如圖3K所示，移除硬式罩幕層328過多的部分，使得硬式罩幕層328的頂表面實質與間隙壁結構330的頂表面共平面。
請參考圖1。在操作160中，蝕刻層間介電層。例如：可藉由如下所示的操作蝕刻層間介電層340。請參考圖2。 圖2為根據本揭露的一些實施例所述之蝕刻層間介電層340的中間製程階段的流程圖。在操作210中，在層間介電層和金屬閘極堆疊的頂表面上方施予水。請參考圖3L。在操作210的一些實施例中，水層350形成於層間介電層340、金屬閘極堆疊320和間隙壁結構330的頂表面上方(例如在硬式罩幕層328上)。在一些實施例中，水層350包括液體水層或水蒸氣層。在一些實施例中，形成水層350的操作包括在層間介電層340、金屬閘極堆疊320和間隙壁結構330的頂表面上方(例如在硬式罩幕層328上)施予水，使得水直接接觸層間介電層340、間隙壁結構330和硬式罩幕層328。此水層350保護硬式罩幕層328和間隙壁結構330，避免硬式罩幕層328和間隙壁結構330直接接觸之後將施予的中性NF3自由基。此直接接觸可能對硬式罩幕層328和間隙壁結構330造成損害。
請再參考圖2。在操作220中，將中性NF3自由基 施予至水中，以蝕刻層間介電層。請參考圖3L和圖3M。在操作220的一些實施例中，形成中性NF3自由基360，並將中性NF3自由基360注入水層350中，從而在層間介電層340、硬式罩幕層328和間隙壁結構330的頂表面上方形成HF2 -離子，以藉由使用HF2 -離子的蝕刻操作，選擇性地移除層間介電層340的一部分(圖3N)。換言之，由水層350形成包括HF2 -離子的HF2 -離子層370，以移除層間介電層340的一部分。在一些實施例中，當中性NF3自由基被注入水層350中時，中性NF3自由基360可根據下式(I)與水層350反應，並可形成做為蝕刻操作的蝕刻劑的HF2 -離子。相對於硬式罩幕層328和間隙壁結構330，藉由HF2 -離子進行的蝕刻操作對層間介電層340具有高選擇性。在一些實施例中，水的流速為約1gm至約3gm，且中性NF3自由基的流速為約30sccm至約140sccm。當水的流速大於約3gm，水可能會累積在半導體基材310上方，並可能難以完全移除；而當水的流速小於1gm時，水層350可能無法為其下層結構提供足夠的保護。當中性NF3自由基的流速大於約140sccm時，層間介電層340相對於硬式罩幕層328和間隙壁結構330的蝕刻選擇性不足；而當中性NF3自由基的流速少於約30sccm時，可能無法蝕刻層間介電層340。在一些實施例中，可於約0℃至約110℃的溫度下進行蝕刻操作。因為此蝕刻操作為放熱反應，故在低溫下反應速率可能增加。當蝕刻操作的溫度低於0℃時，因為層間介電層340相對於硬式罩幕層328和間隙壁結構330的蝕刻選擇性不足，間隙壁結構330和硬式罩幕層328可能受損害；而當蝕刻操作的溫度高於110 ℃時，可能無法蝕刻層間介電層340。
NF3+H2O → HF2 -+H3O+ (I)。
在一些實施例中，可藉由對NF3進行電漿形成操作(例如於約13MHz至約14MHz的頻率下)形成NF3電漿360’，並接著從NF3電漿360’中移除帶電NF3離子，來形成中性NF3自由基。在一些實施例中，藉由電漿形成操作形成NF3自由基和帶電NF3離子，然後藉由金屬濾網362(即選擇性調整模組(selectivity modulation device))，從NF3電漿360’中移除帶電NF3離子。此金屬濾網362與地面耦合，以過濾帶電NF3離子，如圖3M所示。
請參考圖3N。藉由HF2 -離子層370的HF2 -離子，移除層間介電層340的上部分，以形成凹陷342。間隙壁結構330和硬式罩幕層328實質保持不被蝕刻，因為相對於硬式罩幕層328和間隙壁結構330，HF2 -離子對層間介電層340具有高蝕刻選擇性。在一些實施例中，層間介電層340是於第一蝕刻速率下被蝕刻，而間隙壁結構330(包括墊層332、間隙壁層334及/或接觸蝕刻停止層336)是於第二蝕刻速率下被蝕刻，所述第一蝕刻速率和第二蝕刻速率的比值(即蝕刻選擇性)為大於約30。在一些其他的實施例中，層間介電層340是於第一蝕刻速率下被蝕刻，而硬式罩幕層328是於第三蝕刻速率下被蝕刻，所述第一蝕刻速率和第三蝕刻速率的比值(即蝕刻選擇性)為大於約30。
在一些實施例中，當藉由HF2 -離子層370移除層間介電層340時，形成氣態副產物，如圖3N所示。在一些實施 例中，氣態副產物包括水蒸氣和氣態氟化物。在由SiO2形成層間介電層340的實施例中，根據下式(II)，氣態副產物為氣態氟化矽和水蒸氣。因為沒有固態副產物形成，此蝕刻操作並不會因固態副產物而中斷。
HF2 -+SiO2 → SiFx(g)+H2O(g) (II)
在一些實施例中，在水層350形成後，此蝕刻操作更包括持續施予水和中性NF3自由基，直到移除層間介電層340的上部分為止。具體而言，在水層350形成後，同時並持續施予水和中性NF3自由基。若在沒有水層350的存在下就同時施予水和中性NF3自由基，間隙壁結構330和硬式罩幕層328可能會被中性NF3自由基所損害。再者，當凹陷342的深度達到預定深度後，終止施予水和中性NF3自由基，以停止移除層間介電層340。在一些實施例中，在蝕刻操作進行約60秒至約300秒後，終止施予水和中性NF3自由基。當蝕刻操作進行少於約60秒，無法達到預定的深度；而當蝕刻操作進行多於約300秒，間隙壁結構330可能受損。在一些實施例中，當凹陷342的底部低於金屬閘極層322的頂表面時，終止施予水和中性NF3自由基。在一些實施例中，在蝕刻操作後，間隙壁結構330的頂表面實質與硬式罩幕層328的頂表面共平面。
在一些實施例中，形成於二個金屬閘極堆疊320之間的凹陷342可具有小於約15nm的寬度W1以及大於約80nm的深度H1。換言之，凹陷342可具有大於約5的深寬比。如圖3L至圖3N所示的蝕刻操作適用於層間介電層的回蝕，以形成此凹陷342，且此蝕刻操作可實現層間介電層340相對於間 隙壁結構330和硬式罩幕層328的高選擇性。在一些其他的實施例中，蝕刻操作也可應用於形成具有較低深寬比的凹陷(例如少於或等於約5)。
如圖3O所示，在一些實施例中，在蝕刻操作進行後，此方法更包括驅氣製程，以移除氣態副產物和剩餘的蝕刻劑(即HF2 -離子)。在一些實施例中，驅氣製程所使用的氣體可包括氮氣(N2)。
如圖3P所示，在蝕刻製程之後，介電層380可沉積於層間介電層340上方，以形成半導體裝置300。在一些實施例中，移除位於硬式罩幕層328的頂表面上方過多的介電層380，使得介電層380的頂表面實質與硬式罩幕層328的頂表面共平面。在一些實施例中，介電層380包括SiOCN、SiCN、SiON、SiN、SiOC、其他適合的材料或上述的組合。
圖4A至圖4E為根據本揭露的一些其他實施例繪示形成半導體裝置的中間製程階段的示意剖面圖。請參考圖4A。提供類似於圖3H所示的中間結構。此處以相似的元件符號命名與圖3A至圖3P所示元件相似的圖4A至圖4E的元件。例如：在圖4A中，半導體基材410、金屬閘極堆疊420(包括金屬閘極層422、功函數金屬層424和閘極介電層426)、間隙壁結構430(包括墊層432、間隙壁層434和接觸蝕刻停止層436)，以及層間介電層440，分別相似於圖3H的半導體基材310、金屬閘極堆疊320(包括金屬閘極層322、功函數金屬層324和閘極介電層326)、間隙壁結構330(包括墊層332、間隙壁層334和接觸蝕刻停止層336)，以及層間介電層340。類似於圖3L， 於層間介電層440、金屬閘極堆疊420和間隙壁結構430的頂表面上方形成水層450，使得水直接接觸層間介電層440、金屬閘極堆疊420和間隙壁結構430。水層450保護金屬閘極堆疊420和間隙壁結構430，避免金屬閘極堆疊420和間隙壁結構430直接接觸之後將施予的中性NF3自由基。此直接接觸可能對金屬閘極堆疊420和間隙壁結構430造成損害。圖4A和圖3L的差異在於，圖4A的金屬閘極堆疊420上方未形成硬式罩幕。
請參考圖4B。然後，類似於圖3M所示的操作，形成中性NF3自由基460，並將中性NF3自由基460注入水層450中，從而在層間介電層440、金屬閘極堆疊420和間隙壁結構430的頂表面上方形成HF2 -離子，以藉由使用HF2 -離子的蝕刻操作，選擇性地移除層間介電層440的一部分(圖4C)。關於此蝕刻操作的詳細說明、HF2 -離子的形成(即使用金屬濾網462，從NF3電漿460’中移除帶電NF3離子)，或其他製程條件與圖3L和圖3M所說明的內容相似，此處不另贅述。
請參考圖4C。類似於圖3N，藉由HF2 -離子層470的HF2 -離子，移除層間介電層440的上部分，以形成凹陷442。 間隙壁結構430和金屬閘極堆疊420實質保持不被蝕刻，因為相對於金屬閘極堆疊420和間隙壁結構430，HF2 -離子對層間介電層440具有高蝕刻選擇性。在一些實施例中，層間介電層440是於第一蝕刻速率下被蝕刻，而金屬閘極堆疊420是於第四蝕刻速率下被蝕刻，所述第一蝕刻速率和第四蝕刻速率的比值(即層間介電層440相對於金屬閘極層422、功函數金屬層424和閘極介電層426的蝕刻選擇性)為大於或等於約100。因 此，可在不對金屬閘極層422、功函數金屬層424、閘極介電層426和間隙壁結構430造成損害的情況下，形成凹陷442。
請參考圖4D。類似於圖3O，在蝕刻操作進行後，進行驅氣製程，以移除氣態副產物和剩餘的蝕刻劑(即HF2 -離子)。在一些實施例中，驅氣製程所使用的氣體可包括氮氣(N2)。然後，類似於圖3P，在蝕刻製程之後，介電層480可形成於層間介電層440上方，以形成半導體裝置400，如圖4E所示。
表1提供圖3L至圖3O的蝕刻操作對於不同材料之間的選擇性的一些例子。此處由一材料(例如A-1、A-6或A-7)的蝕刻速率和另一材料(例如A-1至A-7)的蝕刻速率的比值，獲得所述選擇性。
如表1所示，相對於A-2、A-3、A-4和A-5的材料，此蝕刻操作對A-1、A-6和A-7具有足夠的蝕刻選擇性。
請參考圖5，其繪示SiOCN的碳濃度與SiOCN對SiN(表1的A-5)的蝕刻選擇性之間關係的分佈圖。如圖5所示，當SiOCN具有小於或等於約2at.%的碳含量，SiOCN對SiN的選擇性相對高(例如SiOCN 501)。另一方面，當SiOCN具有大於約2at.%的碳含量，SiOCN對SiN的蝕刻選擇性不佳。因此，具有小於或等於約2at.%的碳含量的SiOCN適用於形成層間介電層340。
請參考圖6，其繪示SiOCN的碳濃度與SiOCN對SiCN(表1的A-3)的蝕刻選擇性之間關係的分佈圖。如圖6所示，當SiOCN具有小於或等於約2at.%的碳含量，SiOCN對SiCN的選擇性足夠(例如SiOCN 601)。再者，雖然SiOCN 603和SiOCN 605都具有高碳含量(大於或等於約6at.%)，但SiOCN 603和SiOCN 605對SiCN卻具有足夠的蝕刻選擇性，此乃是因為SiOCN 603和SiOCN 605具有高氧含量(大於或等於約30at.%)。
使用由水和中性NF3自由基形成的HF2 -離子，蝕刻層間介電層。水層先形成於層間介電層、金屬閘極堆疊和間隙壁結構上方，以避免中性NF3自由基直接接觸金屬閘極堆疊和間隙壁結構。使用HF2 -離子蝕刻層間介電層可有效地改善層間介電層相對於金屬閘極堆疊和間隙壁結構的蝕刻選擇性，且蝕刻層間介電層的副產物為氣態而非固態。此氣態副產物較易移除，且移除過程不需中斷蝕刻操作。
在一些實施例中，提供一種方法。複數個虛設閘極堆疊形成於半導體基材上方。層間介電層形成於此些虛設閘極堆疊上方。將位於此些虛設閘極堆疊的頂表面上方的層間介電層的第一部分移除，使得層間介電層的第二部分留在此些虛設閘極堆疊之間。以複數個金屬閘極堆疊取代此些虛設閘極堆疊。於層間介電層的第二部分的頂表面及金屬閘極堆疊的頂表面上方施予水。施予中性NF3自由基至水中，以蝕刻層間介電層。
根據本揭露的一些實施例，進行施予水的操作，使得所述水直接接觸金屬閘極堆疊。
根據本揭露的一些實施例，此製造方法更包含形成包含帶電NF3離子與該中性NF3自由基的NF3電漿；以及，從該NF3電漿中移除該帶電NF3離子。
根據本揭露的一些實施例，水的流速實質為1gm至3gm。
根據本揭露的一些實施例，中性NF3自由基的一流速實質為30sccm至140sccm。
根據本揭露的一些實施例，層間介電層包含碳，且層間介電層的碳濃度實質小於或等於2at%。
根據本揭露的一些實施例，水包含水蒸氣。
根據本揭露的一些實施例，水包含液態水。
在一些實施例中，提供一種方法。虛設閘極堆疊形成於半導體基材上方。層間介電層形成於虛設閘極堆疊上方。將位於虛設閘極堆疊的頂表面上方的層間介電層的第一部分移除，使得層間介電層的第二部分留在虛設閘極堆疊周圍。 以金屬閘極堆疊取代虛設閘極堆疊。使用HF2 -蝕刻層間介電層。
根據本揭露的一些實施例，此製造方法更包含形成間隙壁層於虛設閘極堆疊的側壁上方，且其中蝕刻層間介電層的操作對層間介電層具有第一蝕刻速率，對間隙壁層具有第二蝕刻速率，且層間介電層的第一蝕刻速率與間隙壁層的第二蝕刻速率的比值實質大於30。
根據本揭露的一些實施例，蝕刻層間介電層的操作對層間介電層具有第一蝕刻速率，對金屬閘極堆疊具有第二蝕刻速率，且層間介電層的第一蝕刻速率和金屬閘極堆疊的第二蝕刻速率的比值實質大於100。
根據本揭露的一些實施例，於實質為0℃至110℃的溫度下，進行蝕刻層間介電層的操作。
在一些實施例中，提供一種方法。虛設閘極堆疊形成於半導體基材上方。虛設閘極堆疊形成於半導體基材上方。間隙壁層形成於虛設閘極堆疊的側壁上方。層間介電層形 成於虛設閘極堆疊和間隙壁層上方。研磨層間介電層至虛設閘極堆疊的頂表面暴露出來。以金屬閘極堆疊取代虛設閘極堆疊。使用水和中性NF3自由基蝕刻層間介電層，其中蝕刻層間介電層的操作對層間介電層具有第一蝕刻速率，對間隙壁層具有第二蝕刻速率，且層間介電層的第一蝕刻速率和間隙壁層的第二蝕刻速率的比值實質為大於30。
根據本揭露的一些實施例，此製造方法更包含形成硬式罩幕層於該金屬閘極堆疊上方，且其中蝕刻層間介電層的操作對硬式罩幕層具有第三蝕刻速率，且層間介電層的第一蝕刻速率和硬式罩幕層的第三蝕刻速率的比值實質大於30。
根據本揭露的一些實施例，此製造方法更包含形成硬式罩幕層於金屬閘極堆疊上，且其中進行蝕刻層間介電層的操作，使得水直接接觸硬式罩幕層。
根據本揭露的一些實施例，進行蝕刻層間介電層的操作，使得水直接接觸間隙壁層。
根據本揭露的一些實施例，進行蝕刻層間介電層的操作，使得水直接接觸層間介電層。
根據本揭露的一些實施例，層間介電層的碳濃度低於間隙壁層的碳濃度。
根據本揭露的一些實施例，蝕刻層間介電層的副產物為氣態。
根據本揭露的一些實施例，間隙壁層包含碳，間隙壁層的碳含量實質大於2at.%。
前述內容概述多個實施例之特徵，以使於本技術 領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。

Claims (10)

  1. 一種半導體裝置的製造方法，包含：形成複數個虛設閘極堆疊於一半導體基材上方；形成一層間介電層於該些虛設閘極堆疊上方；移除位於該些虛設閘極堆疊的頂表面上方的該層間介電層的一第一部分，使得該層間介電層的一第二部分留在該些虛設閘極堆疊之間；以複數個金屬閘極堆疊取代該些虛設閘極堆疊；於該層間介電層的該第二部分的頂表面及該些金屬閘極堆疊的頂表面上方施予水；以及施予中性NF3自由基至該水中，以蝕刻該層間介電層。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包含：形成包含帶電NF3離子與該中性NF3自由基的NF3電漿；以及從該NF3電漿中移除該帶電NF3離子。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該層間介電層包含碳，且該層間介電層的碳濃度實質小於或等於2at%。
  4. 一種半導體裝置的製造方法，包含：形成一虛設閘極堆疊於一半導體基材上方；形成一層間介電層於該虛設閘極堆疊上方； 移除位於該虛設閘極堆疊的一頂表面上方的該層間介電層的一第一部分，使得該層間介電層的一第二部分留在該虛設閘極堆疊周圍；以一金屬閘極堆疊取代該虛設閘極堆疊；以及使用HF2 -蝕刻該層間介電層。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，更包含：形成一間隙壁層於該虛設閘極堆疊的一側壁上方，且其中蝕刻該層間介電層的操作對該層間介電層具有一第一蝕刻速率，對該間隙壁層具有一第二蝕刻速率，且該層間介電層的該第一蝕刻速率與該間隙壁層的該第二蝕刻速率的一比值實質大於30。
  6. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中於實質為0℃至110℃的一溫度下，進行蝕刻該層間介電層的操作。
  7. 一種半導體裝置的製造方法，包含：形成一虛設閘極堆疊於一半導體基材上方；形成一間隙壁層於該虛設閘極堆疊的一側壁上方；形成一層間介電層於該虛設閘極堆疊和該間隙壁層上方；研磨該層間介電層至該虛設閘極堆疊的一頂表面暴露出來； 以一金屬閘極堆疊取代該虛設閘極堆疊；以及使用水和中性NF3自由基蝕刻該層間介電層，其中蝕刻該層間介電層的操作對該層間介電層具有一第一蝕刻速率，對該間隙壁層具有一第二蝕刻速率，且該層間介電層的該第一蝕刻速率和該間隙壁層的該第二蝕刻速率的一比值實質為大於30。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包含：形成一硬式罩幕層於該金屬閘極堆疊上，且其中進行蝕刻該層間介電層的操作，使得該水直接接觸該硬式罩幕層。
  9. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該層間介電層的碳濃度低於該間隙壁層的碳濃度。
  10. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中蝕刻該層間介電層的一副產物為氣態。
TW107141938A 2017-11-28 2018-11-23 半導體裝置的製造方法 TWI673779B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591707P 2017-11-28 2017-11-28
US62/591,707 2017-11-28
US16/192,566 2018-11-15
US16/192,566 US10847633B2 (en) 2017-11-28 2018-11-15 Method for forming semiconductor device

Publications (2)

Publication Number Publication Date
TW201926434A TW201926434A (zh) 2019-07-01
TWI673779B true TWI673779B (zh) 2019-10-01

Family

ID=66633501

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141938A TWI673779B (zh) 2017-11-28 2018-11-23 半導體裝置的製造方法

Country Status (3)

Country Link
US (1) US10847633B2 (zh)
CN (1) CN109841512B (zh)
TW (1) TWI673779B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030049876A1 (en) * 2001-09-06 2003-03-13 Hitachi, Ltd. Method of manufacturing semiconductor devices
TW201331994A (zh) * 2012-01-31 2013-08-01 United Microelectronics Corp 半導體結構及其製程
US20140061811A1 (en) * 2012-08-30 2014-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate Structure of a Semiconductor Device
TW201705309A (zh) * 2013-09-26 2017-02-01 英特爾股份有限公司 用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置
TW201715726A (zh) * 2015-10-28 2017-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786242A (ja) 1993-09-10 1995-03-31 Fujitsu Ltd 半導体装置の製造方法
CN101947417A (zh) 2010-08-25 2011-01-19 上海理工大学 一种基于碳纳米管的滤膜器件及其制备方法
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
CN109075075B (zh) * 2016-04-05 2023-06-06 Tes股份有限公司 硅氧化膜的选择性蚀刻方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030049876A1 (en) * 2001-09-06 2003-03-13 Hitachi, Ltd. Method of manufacturing semiconductor devices
TW201331994A (zh) * 2012-01-31 2013-08-01 United Microelectronics Corp 半導體結構及其製程
US20140061811A1 (en) * 2012-08-30 2014-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate Structure of a Semiconductor Device
TW201705309A (zh) * 2013-09-26 2017-02-01 英特爾股份有限公司 用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置
TW201715726A (zh) * 2015-10-28 2017-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN109841512A (zh) 2019-06-04
US10847633B2 (en) 2020-11-24
US20190165133A1 (en) 2019-05-30
CN109841512B (zh) 2021-01-08
TW201926434A (zh) 2019-07-01

Similar Documents

Publication Publication Date Title
US10978350B2 (en) Structure and method for metal gates with roughened barrier layer
US11923251B2 (en) Methods of cutting metal gates and structures formed thereof
TWI575662B (zh) 半導體裝置結構與其形成方法
US11508583B2 (en) Selective high-k formation in gate-last process
US9263540B1 (en) Metal gate structure
US11316047B2 (en) Structure and formation method of semiconductor device with monoatomic etch stop layer
US11682710B2 (en) Structure and formation method of semiconductor device structure with gate structure
US20210343599A1 (en) FINFET Device with Wrapped-Around Epitaxial Structure and Manufacturing Method Thereof
CN109801914A (zh) 衬底和隔离结构之间的蚀刻停止层
US20230077541A1 (en) Selective High-K Formation in Gate-Last Process
TW201601202A (zh) 半導體元件及其製作方法
TWI673779B (zh) 半導體裝置的製造方法
US20230119827A1 (en) Semiconductor Device Structure And Method For Forming The Same
CN107731919B (zh) 半导体结构及其形成方法
CN112750910A (zh) 集成芯片
TW201906160A (zh) 半導體裝置結構及其製造方法