CN109801914A - 衬底和隔离结构之间的蚀刻停止层 - Google Patents

衬底和隔离结构之间的蚀刻停止层 Download PDF

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Abstract

一种器件，包括衬底；半导体鳍，从衬底延伸；隔离结构，位于衬底上方并且横向位于半导体鳍之间；衬垫层，位于半导体鳍的侧壁和所述隔离结构之间；以及蚀刻停止层，位于衬底和隔离结构之间并且横向位于半导体鳍之间。蚀刻停止层包括与隔离结构和衬垫层的材料不同的材料。本发明的实施例还涉及衬底和隔离结构之间的蚀刻停止层。

Description

衬底和隔离结构之间的蚀刻停止层
技术领域
本发明的实施例涉及衬底和隔离结构之间的蚀刻停止层。
背景技术
半导体集成电路(IC)工业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常增大了，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了IC处理和制造的复杂度。
在一些IC设计和制造中的一个进步是用金属栅极替换典型的多晶硅栅极，以在具有减小的部件尺寸的情况下提高器件性能。形成金属栅极的一个工艺称为替换栅极或“后栅极”工艺，其中，“最后”制造金属栅极，这允许减少在形成栅极之后必须执行的随后的工艺(包括高温处理)的数量。但是，实现这种IC制造工艺存在挑战。在一个实例中，在金属栅极替换多晶硅栅极之后，蚀刻(或切割)金属栅极用于单独的晶体管。该蚀刻工艺有时可能蚀刻到衬底中，将缺陷引入到器件中。因此，期望该领域中的改进。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；半导体鳍，从所述衬底延伸；隔离结构，位于所述衬底上方并且横向位于所述半导体鳍之间；衬垫层，位于所述半导体鳍的侧壁和所述隔离结构之间；以及蚀刻停止层，位于所述衬底和所述隔离结构之间并且横向位于所述半导体鳍之间，所述蚀刻停止层包括与所述隔离结构和所述衬垫层的材料不同的材料。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供具有半导体衬底和从所述半导体衬底突出的半导体鳍的结构；在所述半导体鳍的至少侧壁上形成介电衬垫层；形成与所述半导体衬底接触并且位于相邻半导体鳍之间的蚀刻停止层；在所述蚀刻停止层和所述介电衬垫层上方以及在相邻半导体鳍之间形成隔离结构。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：提供衬底；在所述衬底上方形成图案化的掩模；通过所述图案化的掩模蚀刻所述衬底，从而形成突出所述衬底外的鳍；在所述衬底和所述鳍的侧壁上方形成衬垫层，所述衬垫层包括氮化硅；各向异性地蚀刻所述衬垫层以暴露所述衬底，留下在所述鳍的侧壁上方的所述衬垫层的剩余部分；在各向异性地蚀刻所述衬垫层之后，在所述衬底上方和所述鳍之间形成硅化合物层；以及在所述硅化合物层上方和所述鳍之间形成隔离结构。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的各个方面的用切割金属栅极工艺实现的半导体结构的顶视图。
图1B示出了根据一个实施例的图1A中的半导体结构的截面图。
图2A和图2B示出了根据本发明的各个方面的形成图1A至图1B所示的半导体结构的方法的流程图。
图3、图4、图5、图6、图7、图8、图9、图10A、图10B、图11、图12和图13示出了根据一个实施例的图2A至图2B的方法在制造工艺期间的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同部件。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。另外，当用“约”，“近似”等描述数字或数字范围时，除非另有说明，否则该术语旨在涵盖在所述数字的+/-10％范围内的数字。例如，术语“约5nm”涵盖4.5nm至5.5nm的尺寸范围。
本发明总体上涉及半导体器件和制造方法，并且更具体地涉及使用切割金属栅极工艺来制造FinFET器件。切割金属栅极工艺是指在金属栅极(例如，高k金属栅极或HK GM)替换伪栅极结构(例如，多晶硅栅极)之后，通过蚀刻工艺切割金属栅极以将金属栅极分成两个或更多个部分的制造工艺。每个部分用作单独的FinFET晶体管的金属栅极。为了确保两个或更多个部分之间的完全分隔，蚀刻工艺通常执行一些过度蚀刻，不仅蚀刻穿过金属栅极，而且还蚀刻金属栅极下的隔离结构。在一些情况下，过度蚀刻可能意外蚀刻穿过隔离结构并蚀刻到隔离结构下的半导体衬底中。这可能会导致电路缺陷。本发明的目的是通过在半导体衬底和隔离结构之间提供蚀刻停止层来防止过度蚀刻到半导体衬底中。
图1A示出了半导体器件(或半导体结构)100的顶视图。图1B示出了器件100的沿着图1A的B-B线的截面图。一起参照1A和图1B，器件100包括衬底102、突出于衬底102外的多个鳍104、位于衬底102上方和鳍104之间的隔离结构106以及设置在鳍104和隔离结构106上方的多个栅极堆叠件(或栅极结构)112。每个栅极堆叠件112包括高k介电层108和在高k介电层108上方的导电层110。导电层110包括一层或多层金属材料。因此，每个栅极堆叠件112也被称为高k金属栅极(或HK MG)112。栅极堆叠件112还可以包括在高k介电层108下的界面层(未示出)。器件100还包括在鳍104的侧壁上的介电衬垫层103、以及设置在衬底102的顶面上并且在隔离结构106下方的蚀刻停止层105。蚀刻停止层105包括与隔离结构106不同的材料。
从顶视图(图1A)看，鳍104布置为长度方向沿X方向，并且栅极堆叠件112布置为长度方向沿Y方向，Y方向大致垂直于X方向。此外，鳍104大致彼此平行，并且栅极堆叠件112大致彼此平行。器件100还包括介电层114，介电层114布置为长度方向沿X方向并且将每个栅极堆叠件112分成至少两个部分。栅极堆叠件112的每个部分接合相应的鳍104以形成单独的FinFET晶体管。在本实施例中，介电层114延伸穿过隔离结构106并物理接触蚀刻停止层105。在替代实施例中，介电层114不完全延伸穿过隔离结构106并且不物理接触蚀刻停止层105。器件100还包括设置在栅极堆叠件112和介电层114上方的一个或多个介电层116。下面进一步描述器件100的组件。
在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括另一种元素半导体，例如锗；化合物半导体，包括碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括硅锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和砷磷化镓铟；或其组合。在另一个实施例中，衬底102包括氧化铟锡(ITO)玻璃。
鳍104可以包括一种或多种半导体材料，例如硅、锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、硅锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和磷砷化镓铟。在一个实施例中，鳍104可以包括两种不同半导体材料的交替堆叠层，例如硅和硅锗的层交替堆叠。鳍104还可以包括用于改善器件100的性能的掺杂剂。例如，鳍104可以包括诸如磷或砷的n型掺杂剂，或者诸如硼或铟的p型掺杂剂。
衬垫层103可以包括氮化硅(例如，Si3N4)，并且可以使用诸如低压CVD(LPCVD)、等离子体增强CVD(PECVD)的化学气相沉积(CVD)、原子层沉积(ALD)或其它合适的方法来沉积。衬垫层103可以具有约1nm至约5nm的厚度，并且基本地共形在鳍104的侧壁上。
在一个实施例中，蚀刻停止层105包括与隔离结构106不同的介电材料。例如，蚀刻停止层105可以包括氧化铝(Al2O3)、碳化钨(WC)或硅氧化钇(YSiOx)。为了使实施例进一步，蚀刻停止层105可以使用物理气相沉积(PVD)、CVD、ALD或其它合适的方法来沉积，并且可以具有约1nm至约5nm的厚度。在一个具体实例中，蚀刻停止层105包括共形ALD Al2O3。
在另一个实施例中，蚀刻停止层105包括硅以及以下之一：碳、锗、III族元素和V族元素。例如，蚀刻停止层105可以包括硅以及以下之一：碳、锗、砷和磷。在一个实施例中，蚀刻停止层105包括碳化硅、硅锗、砷化硅、磷化硅或其组合。为了进一步该实施例，蚀刻停止层105可以通过CVD、PVD或外延生长工艺来形成。在可选实施例中，蚀刻停止层105包括注入有磷的硅。在又一个实施例中，蚀刻停止层105包括III-V族化合物，例如砷化镓、磷化镓、氮化镓和砷化铟。选择用于蚀刻停止层105的材料可以基于用于蚀刻将在稍后讨论的高k金属栅极112的化学蚀刻剂。蚀刻停止层105可以具有约1nm至约5nm的厚度。
隔离结构106可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料。隔离结构106可以是浅沟槽隔离(STI)部件。隔离结构106可以使用CVD(诸如可流动CVD)或其它合适的方法沉积。
高k介电层108可以包括一种或多种高k介电材料(或者一层或多层高k介电材料)，例如氧化硅铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或其组合。高k介电层108可使用CVD、ALD和/或其它合适的方法来沉积。
导电层110包括一个或多个金属层，例如功函金属层、导电阻挡层和金属填充层。取决于器件的类型(PFET或NFET)，功函金属层可以是p型或n型功函层。p型功函层包括具有充分大的有效功函数的金属，该金属选自但不限于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或者它们的组合的组。n型功函层包括具有充分小的有效功函数的金属，该金属选自但不限于由钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)、氮硅化钛(TiSiN)或它们的组合的组。金属填充层可以包括铝(Al)、钨(W)、钴(Co)和/或其它合适的材料。导电层110可以使用诸如CVD、PVD、镀和/或其它合适的工艺的方法来沉积。
介电层114可以包括一种或多种介电材料，例如氮化硅、氧化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料。特别地，与栅极堆叠件112物理接触的介电层114的部分包括不与栅极堆叠件112的金属材料反应的介电材料。例如，在一个实施例中，介电层114的该部分包括氮化硅。介电层114可以使用CVD、PVD、ALD或其它合适的方法来沉积。
介电层116可以包括一种或多种介电材料，例如氮化硅、氧化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料。介电层116可以使用CVD、PVD或其它合适的方法来沉积。
图2A和图2B示出了根据实施例的形成半导体器件100的方法200的流程图。方法200仅仅是一个实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可以在方法200之前、期间和之后提供附加的操作，并且对于方法的附加实施例，可以替换、省略或移动所描述的一些操作。下面结合图3至图13来描述方法200，图3至图13示出了根据方法200的制造步骤期间半导体器件100的各个截面图。
在操作202中，如图3所示，方法200(图2A)提供或被提供具有衬底102的器件结构100。以上参照图1A和图1B讨论了用于衬底102的各种材料。在一个实施例中，衬底102可以是诸如硅晶圆的晶圆，并且可以在其上部包括一个或多个外延生长的半导体层。
在操作204中，如图3所示，方法200(图2A)在衬底102上方形成图案化的掩模101。图案化的掩模101可以使用一种或多种光刻工艺形成，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许待建立的图案的间距比使用单个直接光刻工艺可获得的间距更小。例如，在一个实施例中，在衬底102上方形成牺牲层并使用光刻工艺图案化该牺牲层。使用自对准工艺在图案化的牺牲层的旁边形成间隔件。然后去除牺牲层，并且剩余间隔件或芯轴成为图案化的掩模101。在各个实施例中，图案化的掩模101可以包括氧化硅、氮化硅、光刻胶或其它合适的材料。
在操作206中，如图4所示，方法200(图2A)使用图案化的掩模101作为蚀刻掩模来蚀刻衬底102，由此形成鳍104。之后去除图案化的掩模101。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体、和/或其组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其它合适的湿蚀刻剂。
在操作208中，方法200(图2A)在鳍104的侧壁上方形成衬垫层103。在本实施例中，如图5所示，衬垫层103沉积在鳍104的顶部和侧壁上方以及衬底102的顶面上方。为了使本实施例进一步，衬垫层103包括氮化硅(例如，Si3N4)，并且可以使用LPCVD、PECVD、ALD或其它合适的方法来沉积。衬垫层103可以沉积为1至5nm的厚度，例如3nm。
在操作210中，方法200(图2A)将各向异性蚀刻工艺施加于衬垫层103。各向异性蚀刻工艺被设计成选择性地蚀刻衬垫层103，但不蚀刻衬底102。参考图6，操作210从衬底102的顶面102'去除衬垫层103的部分，从而暴露顶面102'。由于高度定向蚀刻，鳍104侧壁上的衬垫层103的部分基本上未被蚀刻。此外，鳍104的顶面可以通过这种各向异性蚀刻工艺暴露或不暴露。在衬垫层103包括氮化硅的实施例中，操作210可以采用含氟气体(例如CF4、NF3或SF6)的远程O2/N2放电，并且还可以包括氢气(H2)或CH4。选择性蚀刻衬垫层103的各个其它方法是可能的。
在操作212中，方法200(图2A)在衬底102上方形成蚀刻停止层105。参考图7，蚀刻停止层105设置在衬底102上且横向位于鳍104之间。在一个实施例中，蚀刻停止层105包括诸如Al2O3、WC或YSiOx的介电材料，并且使用PVD、CVD、ALD或其它合适的方法沉积为共形层。为了使这个实施例进一步，蚀刻停止层105可以沉积为约1nm至约5nm的厚度。如果比约1nm更薄，则蚀刻停止层105可能不能提供足够的蚀刻停止功能。如果比约5nm更厚，则蚀刻停止层105可能导致阱与阱之间的隔离和结泄漏的问题。
在另一个实施例中，蚀刻停止层105包括硅锗，并且可以通过在衬底102的顶面102'(图6)上方外延生长硅锗来形成。外延生长工艺可以是循环沉积和蚀刻(CDE)工艺、共流外延沉积工艺、低压化学气相沉积(LPCVD)工艺、选择性外延生长(SEG)工艺或其它合适的工艺。例如，具有硅锗的蚀刻停止层105可以通过CDE外延生长工艺来形成，该CDE外延生长工艺使用HCl作为蚀刻气体以及使用具有H2的前体、含硅化学品(例如SiH4)以及含锗化学品(GeH4)作为沉积气体。为了使这个实施例进一步，蚀刻停止层105可以沉积为约1nm至约5nm的厚度。如果比约1nm更薄，则蚀刻停止层105可能不能提供足够的蚀刻停止功能。如果比约5nm更厚，则蚀刻停止层105可能导致阱与阱之间的隔离和结泄漏的问题。
在另一个实施例中，蚀刻停止层105包括砷化硅或磷化硅，并且可以通过合适的外延生长工艺形成。在又一个实施例中，蚀刻停止层105包括注入有磷或硼离子的外延生长硅。例如，蚀刻停止层105可具有约1E15cm-3至约1E21cm-3的磷浓度，或约1E15cm-3至约1E21cm-3的硼浓度。在各个实施例中，蚀刻停止层105可以包括如上面图1B所讨论的其它材料。
在操作214中，如图8所示，方法200(图2A)在蚀刻停止层105上方形成隔离结构106并填充鳍104之间的空间。操作214可以包括诸如沉积(例如，FCVD)、退火、化学机械平坦化(CMP)和回蚀刻的各种工艺。例如，操作214可以在衬底102上方沉积可流动介电材料并填充鳍104之间的间隙。在一些实施例中，沉积可流动介电材料包括引入含硅化合物和含氧化合物，含硅化合物和含氧化合物反应以形成可流动介电材料，从而填充间隙。用于隔离结构106的材料可以包括未掺杂硅酸盐玻璃(USG)、氟化物掺杂硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或其它合适的绝缘材料。随后，操作214用一些退火工艺处理可流动材料以将可流动介电材料转化成固体介电材料。退火工艺可以包括在400至550℃的温度范围内的干退火或湿退火。之后，操作214执行一个或多个CMP工艺和/或回蚀刻工艺以使隔离结构106凹陷。
在操作216中，如图9所示，方法200(图2B)使隔离结构106和衬垫层103凹陷，以暴露鳍104的上部部分。在各个实施例中，操作216可采用一个或多个湿蚀刻、干蚀刻、反应离子蚀刻或其它合适的蚀刻方法。
在操作218中，如图10A和图10B所示，方法200(图2B)在鳍104中或上方形成各个部件，包括栅极间隔件160、源极/漏极(S/D)部件162、接触蚀刻停止层(CESL)164、层间介电(ILD)层166、保护层168以及具有高k栅极介电层108和导电层110的高k金属栅极堆叠件112。图10A是沿鳍104的长度(图1A的“1-1”线)切割的器件100的截面图，图10B是沿鳍104的宽度(图1A的“B-B”线)切割的器件100的截面图。操作218包括各个工艺。在特定实施例中，操作218包括将在下面讨论的栅极替换工艺。
在栅极替代工艺中，操作218开始于在隔离结构106上方形成临时栅极结构(未示出)并接合鳍104。临时栅极结构可以包括具有氧化硅或氮氧化硅的伪界面层和具有多晶硅的伪电极层。临时栅极结构可以通过沉积和蚀刻工艺形成。
之后，操作218在临时栅极结构的侧壁上形成栅极间隔件160。栅极间隔件160可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、其它介电材料或其组合，并且可以包括一层或多层材料。栅极间隔件160可以通过在隔离结构106、鳍104和伪栅极结构(未示出)上方沉积间隔材料作为毯状层来形成。然后通过各向异性蚀刻工艺蚀刻隔离件材料。伪栅极结构的侧壁上的部分间隔件材料保留并成为栅极间隔件160。
然后，如图10A所示，操作218在鳍104上方形成S/D部件162，在S/D部件162上方形成CESL 164，在CESL 164上方形成ILD层166，并且在ILD层166上方形成保护介电层168。例如，操作218可以在邻近栅极间隔件160的鳍104中蚀刻凹陷，并且在凹陷中外延生长半导体材料。半导体材料可以升高到鳍104的顶面上方。操作218可以分别为NFET和PFET器件形成S/D部件162。例如，操作218可以形成S/D部件162，具有用于NFET器件的n型掺杂硅或用于PFET器件的p型掺杂硅锗。之后，操作218可以在S/D部件162上方沉积CESL 164和ILD层166。CESL 164可以包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其它材料；并且可以通过CVD、PVD、ALD或其它合适的方法形成。ILD层166可以包括正硅酸乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅(诸如硼磷硅玻璃(BPSG)、熔融硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG))和/或其它合适的介电材料。ILD层166可以通过PECVD、FCVD或其它合适的方法形成。随后，操作218可回蚀刻ILD层166并沉积保护介电层168，保护介电层168可包括诸如氮化硅的氮化物，以在随后的蚀刻工艺期间保护ILD层166。操作218执行一个或多个CMP工艺以平坦化器件100的顶面。
随后，操作218去除伪栅极结构以在栅极间隔件160之间形成栅极沟槽(未示出)，并在栅极沟槽中沉积高k金属栅极堆叠件112。高k金属栅极堆叠件112包括高k介电层108和导电层110。高k金属栅极堆叠件112还可以包括在高k介电层108和鳍104之间的界面层(例如，二氧化硅或氮氧化硅)(未示出)。界面层可以使用化学氧化、热氧化、ALD、CVD和/或其它合适的方法来形成。以上参考图1A至图1B讨论了高k介电层108和导电层110的材料。高k介电层108可以包括高k介电材料的一个或多个层，并且可以使用CVD、ALD和/或其它合适的方法来沉积。导电层110可以包括一个或多个功函金属层和金属填充层，并且可以使用诸如CVD、PVD、镀的方法和/或其它合适的工艺来沉积。
在操作220中，如图11所示，方法200(图2B)在器件100上方形成硬掩模层170，并图案化硬掩模层170以提供开口113，图11是在此制造阶段的沿着图1A的B-B线的器件100的截面图。硬掩模层170包括氮化钛、氮化硅、非晶硅、其组合或其它合适的材料。开口113暴露高k金属栅极112的一部分。从顶视图看，开口113对应于图1A中介电部件114的形状。硬掩模层170可以使用CVD、PVD、ALD或其它合适的方法来沉积。操作220可以使用光刻和蚀刻工艺来图案化硬掩模层170。例如，操作220可以通过光刻胶涂布、曝光、曝光后烘焙和显影在硬掩模层170上方形成图案化的光刻胶。然后，操作220使用图案化的光刻胶作为蚀刻掩模来蚀刻硬掩模层170以形成开口113。蚀刻工艺可以包括湿蚀刻、干蚀刻、反应离子蚀刻或其它合适的蚀刻方法。之后通过诸如光刻胶剥离来去除图案化的光刻胶。
在操作222中，方法200(图2B)通过开口113蚀刻高k金属栅极堆叠件112。如图12所示，为了确保完全蚀刻穿过高k金属栅极堆叠件112，操作222执行过度蚀刻，因而将开口113延伸到隔离结构106中。由于开口113是通过切割高k金属栅极堆叠件形成的沟槽，所以在本发明中也称为切割金属栅极(CMG)沟槽。图案化的硬掩模层170保护高k金属栅极堆叠件112的其余部分以免受蚀刻工艺的影响。
蚀刻工艺可以使用蚀刻高k金属栅极堆叠件112中的各个层的一种或多种蚀刻剂或蚀刻剂的混合物。在示例性实施例中，导电层110包括硅氮化钛(TiSiN)、氮化钽(TaN)、氮化钛(TiN)、钨(W)或其组合。为了蚀刻这样的导电层和高k介电层108，操作222可以用具有氯、氟、溴、氧、氢、碳或其组合的原子的蚀刻剂来实施干蚀刻工艺。例如，蚀刻剂可以具有Cl2、O2、含碳氟气体、含溴氟气体以及含碳氢氟气体的气体混合物。在一个实例中，蚀刻剂包括Cl2、O2、CF4、BCl3和CHF3的气体混合物。这些类型的蚀刻剂通常在高k金属栅极堆叠件112和隔离结构106之间不具有良好的蚀刻选择性。因此，存在蚀刻工艺可能穿透隔离结构106的风险。在不提供蚀刻停止层105的制造方法中，如果蚀刻穿隔离结构106，则也将蚀刻衬底102，从而在其中引入电路缺陷。
在本实施例中，蚀刻停止层105阻挡操作222的蚀刻工艺。因此，即使穿透隔离结构106(诸如图12所示)，蚀刻工艺也不会穿透蚀刻停止层105，并且不会蚀刻衬底102。在各个实施例中，蚀刻停止层105的材料的选择考虑了由操作222使用的蚀刻化学剂。例如，具有CF4、Cl2、BCl3、O2和/或N2的蚀刻剂不能有效蚀刻硅锗(SiGe)、砷化硅(SiAs)或磷化硅(SiP)。因此，这些材料(SiGe，SiAs或SiP)可以用于蚀刻停止层105。另外，这些材料可以方便地在硅衬底102上生长，使得工艺集成更容易。
在操作224中，如图13所示，方法200(图2B)用一种或多种介电材料填充CMG沟槽113，以形成介电层114。由于CMG沟槽113的侧壁包含金属材料，所以与高k金属栅极堆叠件112直接接触的至少介电层114的外部没有诸如氧的活性化学成分。例如，介电层114的外部可以包括氮化硅并且不含氧或氧化物。在一些实施例中，介电层114可以在其内部包括一些氧化物。可选地，介电层114可以包括一个均匀的氮化硅层并且不含氧化物。介电层114可以使用CVD、PVD、ALD或其它合适的方法来沉积。随后，操作224执行一个或多个CMP工艺以去除CMG沟槽113外部的过量介电层114以及硬掩模层170。此外，操作224可以使导电层110(以及介电层114)凹陷到期望的HK MG高度。最终的结构如图13所示。虽然图13示出了介电层114与蚀刻停止层105直接接触，但是在各个实施例中，介电层114可以或可以不与蚀刻停止层105直接接触。例如，在此未示出的一些实施例中，介电层114可通过隔离结构106与蚀刻停止层105分隔开。
在操作226中，方法200(图2B)执行进一步的步骤来完成器件100的制造。例如，方法200可以形成电连接S/D部件162(图10A)和栅极堆叠件112的接触件和通孔，并且形成连接各个晶体管的金属互连件以形成完整的IC。
虽然不旨在限制，但是本发明的一个或多个实施例对半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了直接位于半导体衬底上方且横向位于半导体鳍之间的蚀刻停止层，并且在蚀刻停止层上方提供了隔离结构。该蚀刻停止层保护半导体衬底免受蚀刻高k金属栅极结构的蚀刻工艺的影响，该蚀刻工艺在高k金属栅极结构和隔离结构之间具有较差的蚀刻选择性。利用该蚀刻停止层，可以延伸蚀刻工艺以确保完全蚀刻穿高k金属栅极结构而没有意外地蚀刻半导体衬底的风险。此外，该蚀刻停止层的形成可以轻易地集成到现有的半导体制造工艺中。
在一个示例性方面，本发明涉及一种器件，包括衬底；半导体鳍，从衬底延伸；隔离结构，位于衬底上方并且横向位于半导体鳍之间；衬垫层，位于半导体鳍的侧壁和隔离结构之间；以及蚀刻停止层，位于衬底和隔离结构之间并且横向位于半导体鳍之间。蚀刻停止层包括与隔离结构和衬垫层的材料不同的材料。
在器件的一个实施例中，蚀刻停止层包括硅以及以下之一：碳、锗、III族元素和V族元素。在器件的另一个实施例中，蚀刻停止层包括氧化铝(Al2O3)、碳化钨(WC)、氧化硅钇(YSiOx))或III-V族化合物。
在一个实施例中，器件还包括在隔离结构上方并且在半导体鳍的顶部和侧壁上方的高k介电层。在一个实施例中，器件还包括在高k介电层上方的金属栅极。
在一个实施例中，器件还包括在蚀刻停止层之上的介电部件，该介电部件至少在介电部件的侧壁上被隔离结构围绕。在一个实施例中，介电部件物理接触蚀刻停止层。
在器件的一个实施例中，衬底包括硅；蚀刻停止层包括硅锗；以及蚀刻停止层物理接触衬底。在器件的另一个实施例中，蚀刻停止层具有约1nm至约5nm的厚度。
在另一示例性方面，本发明涉及一种方法。该方法包括：提供具有半导体衬底和从半导体衬底突出的半导体鳍的结构；至少在半导体鳍的侧壁上形成介电衬垫层；形成与半导体衬底接触并且位于相邻半导体鳍之间的蚀刻停止层；在蚀刻停止层和介电衬垫层上方以及相邻半导体鳍之间形成隔离结构。
在一个实施例中，方法还包括在隔离结构上方形成高k金属栅极(HK/MG)堆叠件并HK/MG堆叠件接合半导体鳍；并且蚀刻HK/MG堆叠件以暴露隔离结构，从而形成沟槽。在又一实施例中，沟槽暴露蚀刻停止层。方法还包括用介电材料填充沟槽。
在该方法的一个实施例中，半导体衬底包括硅；介电衬垫层包括氮化硅；隔离结构包括氧化硅；以及蚀刻停止层包括硅锗。在该方法的一个实施例中，介电衬垫层形成为与半导体衬底接触并且在相邻半导体鳍之间，该方法还包括：对介电衬垫层执行各向异性蚀刻工艺，从而暴露半导体衬底。
在该方法的一个实施例中，形成蚀刻停止层包括外延生长工艺。在该方法的一个实施例中，形成蚀刻停止层包括沉积含硅以及以下之一的层：碳、锗、砷和磷。
在另一示例性方面，本发明涉及一种方法。该方法包括：提供衬底；在衬底上方形成图案化的掩模；通过图案化的掩模蚀刻衬底，从而形成突出于衬底外的鳍；在衬底和鳍的侧壁上方形成衬垫层，衬垫层包括氮化硅；各向异性地蚀刻衬垫层以暴露衬底，留下在鳍的侧壁上方的衬垫层的剩余部分；在各向异性地蚀刻衬垫层之后，在衬底上方和鳍之间形成硅化合物层；以及在硅化合物层上方和所述鳍之间形成隔离结构。
在该方法的一个实施例中，形成硅化合物层包括外延生长碳化硅、硅锗、砷化硅和磷化硅中的一种。在该方法的又一实施例中，形成硅化合物层包括将磷或硼注入到衬底中。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其它用于达到与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
半导体鳍，从所述衬底延伸；
隔离结构，位于所述衬底上方并且横向位于所述半导体鳍之间；
衬垫层，位于所述半导体鳍的侧壁和所述隔离结构之间；以及
蚀刻停止层，位于所述衬底和所述隔离结构之间并且横向位于所述半导体鳍之间，所述蚀刻停止层包括与所述隔离结构和所述衬垫层的材料不同的材料。
2.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层包括硅以及以下之一：碳、锗、III族元素和V族元素。
3.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层包括氧化铝(Al2O3)、碳化钨(WC)、氧化硅钇(YSiOx)或III-V族化合物。
4.根据权利要求1所述的半导体器件，还包括位于所述隔离结构上方并且位于所述半导体鳍的顶部和侧壁上方的高k介电层。
5.根据权利要求4所述的半导体器件，还包括位于所述高k介电层上方的金属栅极。
6.根据权利要求1所述的半导体器件，还包括位于所述蚀刻停止层之上的介电部件，并且所述介电部件在所述介电部件的至少侧壁上被所述隔离结构围绕。
7.根据权利要求6所述的半导体器件，其中，所述介电部件物理接触所述蚀刻停止层。
8.根据权利要求1所述的半导体器件，其中：
所述衬底包括硅；
所述蚀刻停止层包括硅锗；以及
所述蚀刻停止层物理接触所述衬底。
9.一种制造半导体器件的方法，包括：
提供具有半导体衬底和从所述半导体衬底突出的半导体鳍的结构；
在所述半导体鳍的至少侧壁上形成介电衬垫层；
形成与所述半导体衬底接触并且位于相邻半导体鳍之间的蚀刻停止层；
在所述蚀刻停止层和所述介电衬垫层上方以及在相邻半导体鳍之间形成隔离结构。
10.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上方形成图案化的掩模；
通过所述图案化的掩模蚀刻所述衬底，从而形成突出所述衬底外的鳍；
在所述衬底和所述鳍的侧壁上方形成衬垫层，所述衬垫层包括氮化硅；
各向异性地蚀刻所述衬垫层以暴露所述衬底，留下在所述鳍的侧壁上方的所述衬垫层的剩余部分；
在各向异性地蚀刻所述衬垫层之后，在所述衬底上方和所述鳍之间形成硅化合物层；以及
在所述硅化合物层上方和所述鳍之间形成隔离结构。
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