TW201331994A - 半導體結構及其製程 - Google Patents

Abstract

本發明揭露了一種半導體結構及其製程，該製程包含提供一基底、形成至少一鰭狀結構於該基底上、形成一閘極覆蓋在該些鰭狀結構上、形成複數個磊晶結構覆蓋在該些鰭狀結構上、進行一閘極縮減製程縮減該閘極使得該閘極的寬度變小並使得該閘極與該些磊晶結構分隔、在該鰭狀結構中形成輕摻雜汲極、以及在該閘極與該些磊晶結構上形成間隙壁。

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，特別係關於一種閘極線寬經過減縮(pullback)的半導體結構及其製程。

近年來，隨著各種消費性電子產品不斷的朝小型化發展，半導體元件設計的尺寸亦不斷縮小，以符合高積集度、高效能和低耗電之潮流以及產品需求。

隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件取代平面電晶體元件已成為目前之主流發展趨趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的由汲極引發的能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。且由於鰭狀場效電晶體元件在同樣的閘極長度下，具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚至，電晶體元件的臨界電壓(threshold voltage)也可藉由調整閘極的功函數而被加以調控。

在習知的鰭狀場效電晶體元件的製程中，閘極與鰭狀結構的側壁上會覆蓋有一層間隙壁(spacer)。在該間隙壁的形成過程中，間隙壁材質(多為SiN)容易殘留在鰭狀結構的側壁上，且其填洞率不佳，不易填入凹槽、溝渠等結構中。再者，上述間隙壁的存在會阻礙到後續以離子佈植形成輕摻雜汲極(lightly doped drain,LDD)的製程，使得摻質不易植入鰭狀結構的側壁中，如此會使所形成的閘極元件有過大的電場梯度，對其電性有不良的影響。

是以，本發明即針對習知鰭狀場效電晶體元件之製程進行改善，以進一步提升元件之效能。

有鑒於前述習知技術之諸項缺失，本發明特以提出了一種新穎的半導體結構及其製程。本發明方法經由在閘極縮減製程後進行輕摻雜汲極結構之製作來解決習知作法中摻質於離子佈植製程中易為間隙壁所遮擋之問題。再者，藉由在形成輕摻雜汲極之後以低介電常數(low-k)材料來形成間隙壁結構，其可進一步改善所形成閘極元件之電性。

本發明的目的之一在於提供一種非平面化的半導體製程，其製程步驟包含提供一基底、形成至少一鰭狀結構於該基底上、形成一閘極覆蓋在部分該些鰭狀結構上、形成複數個磊晶結構覆蓋在該閘極兩側的該些鰭狀結構上、在該閘極兩側的該些鰭狀結構與該些磊晶結構中分別形成一源極與一汲極、進行一閘極縮減製程以縮減該閘極，使得該閘極與該閘極兩側的該些磊晶結構分隔、進行一離子佈植製程，以在位於該閘極與該閘極兩側的該些磊晶結構之間的該鰭狀結構中分別形成一輕摻雜汲極、以及在該閘極與該些磊晶結構的側壁上分別形成一間隙壁。

本發明的另一目的在於提供一種平面化的半導體製程，其製程步驟包含提供一基底、形成一閘極在該基底上、形成磊晶結構、在該閘極兩側的該些磊晶結構中分別形成一源極與一汲極、進行一閘極縮減製程以縮減該閘極，使得該閘極與該閘極兩側的該些磊晶結構分隔、進行一離子佈植製程於該閘極縮減製程之後，以在位於該閘極與該閘極兩側的該些磊晶結構之間的該基底中形成輕摻雜汲極、以及在該閘極的側壁上形成一間隙壁。

本發明的又一目的在於提供一種非平面化半導體結構，其結構包含一基底、至少一鰭狀結構，設於該基底上、一閘極，覆蓋在部分該鰭狀結構與部分該基底上、複數個磊晶結構，覆蓋在該閘極兩側的該些鰭狀結構上並與該閘極結構相分隔並在每一該閘極、該磊晶結構、以及該鰭狀結構之間界定出一凹槽、一源極與一汲極，分別形成在該閘極兩側的該些鰭狀結構與該些磊晶結構中、一輕摻雜汲極，分別形成在位於該閘極與該閘極兩側的該些磊晶結構之間的該鰭狀結構中；以及一間隙壁，形成在該閘極與該些磊晶結構的側壁上，其中填入該凹槽中的該間隙壁係與該些磊晶結構的頂面齊平。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。

在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

本發明通篇說明書與隨附申請專利範圍中會使用某些詞彙來指稱特定的組成元件。該領域的技藝人士將理解到，半導體元件製造商可能會以不同的名稱來指稱一相同的元件，如間隙壁與側壁子(spacer)、縮減製程或拉回製程(pullback)等。再者，在下文說明與申請專利範圍中如有「第一」、「第二」...「第N」等先行詞彙係用來賦予相同或類似的元件一可彼此區別的代表指稱，其非意欲限定該些所指稱的元件或是具備任何特殊專利特徵上之意義。

現在下文中將提供多個實施例搭配圖示來說明本發明之半導體製程。其中，第1-14圖係繪示出根據本發明一實施例一非平面化半導體製程的截面示意圖，第15圖繪示出根據本發明製程所形成之閘極元件的立體示意圖；第16-21圖繪示出根據本發明另一實施例一平面化半導體製程的截面示意圖，而第22-25圖則繪示出本發明進一步實施例中一替換性金屬閘極(replacement metal gate,RMG)製程的截面示意圖。

首先，請參照第1-15圖，該些圖示係依序繪示出本發明一非平面化半導體製程之步驟流程。該非平面化半導體製程包含製作一鰭狀場效電晶體(FinFET)結構或是一三閘極場效電晶體(tri-gate FET)結構。在本實施例中，以矽塊材(bulk Si)作為基底之製作流程為例，如第1圖所示，首先提供一基底100，如一矽基底，來作為整個半導體結構的基礎。基底100上可預先定義有NMOS區域與PMOS區域，並已形成對應之P井與N井結構。接著，在基底100上形成圖案化的遮罩層102，以作為後續立體鰭狀結構形成步驟中的蝕刻遮罩。其中遮罩層102可包含了單一材料層或堆疊材料層，例如一墊氧化層104(如氧化矽)以及一位於墊氧化層104上的氮化層106(如氮化矽)。遮罩層102係可經由對一所沉積的遮罩材質層進行蝕刻微影製程E1而圖案化，並裸露出部分之基底100。在形成圖案化遮罩層後，接著，如第2圖所示，以圖案化遮罩層102作為遮罩對基底100進行一蝕刻步驟，將遮罩層102所定義之圖形轉移至基底100，製作出凸起、相互平行的鰭狀結構108a及108b。在本實施例中，遮罩層102共定義出二鰭狀圖形，但並不以此數目為限。

在形成鰭狀結構108a及108b後，接著，如第3圖所示，利用沉積、平坦化與回蝕刻等製程在各鰭狀結構之間形成一絕緣結構110(如一氧化層)。舉例而言，絕緣結構110可以一般之淺溝隔離(STI)製程來形成，例如先全面性沉積一絕緣層(圖未示)以覆蓋鰭狀結構108a及108b，然後回蝕刻此絕緣層以形成絕緣結構110。如此，則可形成二鰭狀結構108a及108b於基底100上以及分別形成一絕緣結構110於鰭狀結構108a及108b之間。在一特定實施例中，鰭狀結構108a及108b的寬度可約為20奈米(nm)，其突出於絕緣結構110外的高度可約為30奈米(nm)。之後，鰭狀結構上的遮罩層102可加以移除，以於後續製程中形成一三閘極場效電晶體。在其他實施例中，遮罩層102亦可被留下，以於後續製程中形成一鰭狀場效電晶體結構。

除了上述以矽塊材(bulk Si)作為基底的例子外，在本發明另一實施例中，亦可使用矽覆絕緣基底(silicon-on-insulator,SOI)來作為基底。如第4圖所示，首先，提供一矽覆絕緣基底200，其結構中包含了一基底202、一底氧化層204位於基底202上，以及一矽質層206位於底氧化層204上，其中矽質層206係為一單晶矽層，用以形成各半導體元件之層級。接著，如第5圖所示，形成前述之遮罩層來圖案化矽質層206以形成鰭狀結構208a及208b，並裸露出部分的底氧化層204。在此實施例中，二鰭狀結構208a及208b係形成在一絕緣結構(即底氧化層204)上，如此將可使後續製作出的閘極元件彼此間有良好的隔絕，故可省卻上述之淺溝隔離(STI)製程。圖案化矽質層206的方法於前述實施例中已有詳細說明，在此不多加贅述。

就前述分別以矽基底與矽覆絕緣基底作為基材的兩實施例而言，如第1圖所示，以矽基底所形成之絕緣結構110僅會位於各鰭狀結構(如108a與108b)之間，而以矽覆絕緣基底200所形成之底氧化層204，如第5圖所示，則會位於鰭狀結構(如208a與208b)正下方。然而，此二者不同之處並不影響本發明後續半導體製程的進行。

在接下來的製程中，仍以矽基底作為基底為例來做說明，如第6圖所示，形成一閘極結構112於部分的絕緣結構110及部分的鰭狀結構108a及108b上。閘極結構112係橫跨過多個鰭狀結構，進而構成了非平面化的閘極元件。形成上述閘極結構112之製程可包含透過沉積、化學機械研磨(CMP)與圖案化等步驟在部分的絕緣結構110及部分的鰭狀結構108a及108b上形成一閘極介電層(如SiO₂和/或高介電常數high-k材料)114、形成一閘極電極116於閘極介電層114上、以及形成一蓋層118於閘極電極116上。上述該等材料層之形成方法皆為本領域習用已久之技術，故於此不再多加贅述。

在本發明中，閘極結構112於後續製程中會進行一縮減製程(pullback)來減少其線寬(critical dimension,CD)，並可能在閘極元件製作完成後還會再進行一替換性金屬閘極製程來將閘極電極116替換成至少一功函數金屬與至少一低電阻率的金屬材質。對此，在上述步驟中，以前置閘極(gate first)製程為例，閘極電極116材質可選用多晶矽(poly-Si)、金屬矽化物或金屬等導電材料，而針對後置閘極(gate last)製程而言，則可選用多晶矽(poly-Si)、氮化矽(SiN)或氮氧化矽(SiON)、碳氮化矽(SiCN)、或是美商應用材料公司所提供之進階圖案化薄膜(advanced pattern film,APF)來製備虛置閘極(dummy gate)。此外，其所對應之蓋層118則可為氮化矽(SiN)或氧化矽(SiO₂)等材質。上述縮減製程以及選擇性的替換性金屬閘極製程將於後述實施例中有詳細的說明。

承上述步驟，在完成閘極結構112之製作後，如第7圖所示，進行一磊晶製程E2以於閘極結構112的周圍被曝露的矽質材料表面形成磊晶結構120a及120b。在此階段中，未被閘極結構112所覆蓋的鰭狀結構108a及108b表面均會形成磊晶結構120a及120b。磊晶結構120a及120b的功用在於可增加作為源極/汲極區的鰭狀結構108a及108b的總體積與總表面積，並可促使後續形成之鈦(Ti)、鈷(Co)、鎳(Ni)等金屬層更容易順應地完全覆蓋於磊晶結構120a及120b表面以進行自對準金屬矽化物(salicide)製程。而磊晶結構120a及120b之材質會視多閘極場效電晶體的電性(如PMOS或NMOS)而定，其可能為一矽鍺磊晶層(Si-Ge)或一矽碳磊晶層(SiC)，或是或元素週期表中的III-V族化合物等。

在本發明另一實施例中，鰭狀結構108a及108b上的磊晶結構120a及120b可作為應力源來產生應變矽通道，以增加電子團與電洞團的遷移率。在此實施例中，如第8圖所示，方法中會先進行一蝕刻製程E3來蝕刻閘極112兩側邊的部分鰭狀結構108a及108b，該蝕刻製程E3的特點在於其會因為鰭狀結構108a及108b的各結晶面具有不同蝕刻速率之特性而在該些鰭狀結構108a及108b的側壁上分別蝕刻出一凹槽R。蝕刻製程E3可包含一乾蝕刻製程及一濕蝕刻製程或者僅進行濕蝕刻製程。如在一實施例中，濕蝕刻製程包含以含氨氣、過氧化氫及水的蝕刻液蝕刻。或是，蝕刻劑可包括氨水類蝕刻劑、甲基氫氧化銨類蝕刻劑、氫氧化類蝕刻劑或者乙烯二胺鄰苯二酚類蝕刻劑等。

承上述實施例，在蝕刻鰭狀結構108a及108b與形成凹槽R後，如第9圖所示，一磊晶製程E4會進行來在凹槽R中順應地形成一具有六角形截面形狀的磊晶結構120a及120b。視多閘極場效電晶體的電性而定，磊晶結構120a及120b可包含一矽鍺磊晶層(Si-Ge)，適用於一PMOS電晶體，或者磊晶結構120a及120b可包含一矽碳磊晶層(Si-C)，適用於一NMOS電晶體。所形成的磊晶結構120a及120b由於與鰭狀結構108a及108b(通常為矽材質)具有不同的晶格常數，故會對位於閘極結構112下方的鰭狀結構108a及108b晶格造成應力，進而產生應變矽通道，達成提昇遷移率之效果。

須注意，在閘極電極116使用一般多晶矽材質的實施例中，為了避免前述磊晶製程E2或E4中磊晶結構120亦生長在閘極結構112上造成閘極結構112與鰭狀結構108橋接，多晶矽的閘極電極116在進行磊晶製程前會先進行一閘極預縮減(pre-pullback)製程。該製程可包含對閘極結構112進行氧化或氮化處理，以在閘極電極116的裸露側面上形成一層氧化層(圖未示)或氮化層(圖未示)。如此，在後續的磊晶製程E2或E4中，多晶矽材質的閘極電極116上將不會長出磊晶層，以避免閘極結構112與鰭狀結構108橋接。

在完成了鰭狀結構與磊晶結構之後，接下來的實施例將以第7圖所示之實施例為基礎，以截面圖來表示其後本發明方法的各步驟，以讓閱者能容易、充分地瞭解本發明。第10圖係為以第7圖中線A-A’所作之截面圖，其繪示出本發明實施例中一非平面化半導體結構，其包含有：一鰭狀結構108、一閘極結構112，設在鰭狀結構108上，閘極結構112包含蓋層118、閘極電極116、及閘極氧化層114等部位、以及磊晶結構120，分別覆蓋在閘極結構112兩側的鰭狀結構108上。

在本發明實施例中，如第10圖所示，一離子佈植製程E5會在磊晶結構120形成後進行，以在磊晶結構120及鰭狀結構108中植入適當的摻質，如此，將可在鰭狀結構108中形成預定的一源/汲極區122a/122b。所植入的摻質將視半導體的類型而定，以NMOS電晶體為例，其源/汲極區122a/122b所植入之摻質為磷(P)、砷(As)等n型摻質。以PMOS電晶體為例，其源/汲極區122a/122b所植入之摻質則為硼(B)等P型的摻質。

在源/汲極區122a/122b形成後，接著請參照第11圖，為了增進閘極元件之速度，發明中會進行一閘極縮減製程(gate pull back) E6以縮減閘極結構112的線寬。閘極縮減製程E6可為進行一濕蝕刻製程來蝕刻閘極結構112裸露之側壁，使整個閘極結構在寬度上縮減。例如，當虛置閘極(dummy gate)閘極電極材質選用多晶矽(poly-Si)、氮化矽(SiN)或氮氧化矽(SiON)、碳氮化矽(SiCN)、或是美商應用材料公司所提供之進階圖案化薄膜(advanced pattern film,APF)時，其可分別使用稀釋後的氫氧化鉀(diluted KOH)、HF/EG(乙二醇)混酸或低溫磷酸(H₃PO₄)，或是以氧電漿(O₂ plasma)的方式來蝕刻為之。由於蓋層118的保護，閘極縮減製程E6僅會蝕刻閘極結構112的側壁，而不會傷害到磊晶結構120或是縮減閘極結構112的高度。閘極縮減製程E6不僅使得閘極結構112介於兩側磊晶結構120之間的線寬變小，並會使得閘極結構112與兩側的磊晶結構120分隔，裸露出底下的鰭狀結構108，進而形成凹槽126結構。

在閘極縮減製程E6後，接著請參照第12圖，一離子佈植製程E7會被施行來在裸露出的鰭狀結構108中植入摻質，以在閘極電極116兩側形成輕摻雜汲極區(lightly doped drain,LDD)128。同前述源/汲極區122a/122b之製作，所植入的摻質將視半導體的類型，其可能是以輕度摻雜方式植入磷(P)、砷(As)等n型摻質(對NMOS)，或是硼(B)等P型摻質(對NMOS)。對本發明而言，由於此階段閘極結構112上尚未形成有間隙壁結構，且其為一縮減之閘極結構，更可再選擇性搭配一斜角離子佈植製程，故摻質將不會受到間隙壁的阻擋而能直接地植入下層的鰭狀結構108中，其將有助於更精準有效地控制所形成之輕摻雜汲極區128的摻雜濃度與摻雜圖形。

在進一步的實施例中，輕摻雜汲極區128形成後可再進行一金屬矽化物(salicide)製程，以在磊晶結構120表面形成金屬矽化物124，其中上述金屬矽化物製程可包含前清洗製程、金屬沉積製程、退火製程、選擇性蝕刻製程及測試製程等，該些製程已為本領域中所習知者，故在此不多加贅述。或者，上述的金屬矽化物製程亦可能留待後續替換性金屬閘極製程完成後、挖出接觸孔之後才施行。

承前述實施例，在形成輕摻雜汲極區128後，接著，如第13圖所示，整個基底面上會毯覆一層材質層130以作為後續間隙壁形成步驟的材料來源。特別係，在本發明一較佳實施例中，材質層130係可以旋轉塗佈玻璃製程(spin on glass,SOG)或流動式化學氣相沉積(flowable CVD,FCVD)等製程方式形成。再者，該些製程可使用低介電常數(low-K)材質來形成材質層130，如Polysilozane等材料。在本發明進一步的實施例中，形成材質層130之前可先在基底面上形成一層襯墊層(圖未示)，如Si3N4,SiON,SiCN等材質，其將有助於使後續的材質層130更能有效附著在基底面上，提升閘極元件整體可靠度。

接著請參照第14圖，在形成材質層130後，一蝕刻製程E8會進行來蝕刻材質層130，而在閘極結構112與磊晶結構120的側壁上形成間隙壁132結構。蝕刻製程E8可能同時包含一材質層130的回蝕製程與一形成間隙壁132的乾蝕刻製程。該回蝕製程可將原先所沉積之材質層130的厚度蝕刻到一預定值，之後再進行該乾蝕刻製程來蝕刻剩餘的材質層130以形成間隙壁132結構。須注意者，在本較佳實施例中，所形成的間隙壁132將會填平閘極結構112與磊晶結構120之間的凹槽126以及各鰭狀結構108之間的間隙，並且，間隙壁132會具有一部位132a與接壤的磊晶結構120的頂面齊平或略低。

接著請參照第15圖，其描繪出根據本發明製程所形成之閘極元件的立體示意圖。如圖所示，對本實施例所形成之最終結構而言，其閘極結構112之側壁可能會因為蝕刻的關係而未全部覆蓋有間隙壁132，僅會在低於磊晶結構120的頂面之高度有間隙壁132存在，且填入凹槽126內的間隙壁132會與磊晶結構120的表面齊平。

綜合上述間隙壁之形成步驟，對本發明而言，使用旋轉塗佈玻璃製程或流動式化學氣相沉積製程將可使用低介電常數材質來製作間隙壁之概念變為可能。以低介電常數材料來形成間隙壁結構將可有效降低寄生電容的產生，且由於上述製程具有較佳的填洞率，其對於凹陷結構會具有較好的填補效果，故之後所形成的間隙壁132能完整填入閘極結構112與磊晶結構120之間的凹槽126中，是為一具有相當優勢的製作方式。

對本發明而言，本發明方法同樣可應用到平面化半導體的製作中。在接下來的實施例中，吾人將參照第16-21圖來說明本發明平面化半導體製程之步驟流程。首先請參照第16圖，一基底300會先被提供來作為整個半導體結構的基礎。基底300可包含但不限定於是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)等基材。基底300上可以預先定義有NMOS區域與PMOS區域，並已形成對應之P井與N井結構。接著，一圖案化的閘極結構302會形成在基底300上，形成閘極結構302之製程可包含：依序在基底300上形成閘極氧化層304、閘極電極306、及蓋層308等層結構，接著圖案化蓋層308，並以圖案化後的蓋層308為遮罩來進行蝕刻，以形成圖案化的閘極電極306與閘極氧化層304。上述閘極結構302之形成方法為本領域習用已久之技術，故於此不再多加贅述。

在本發明中，閘極結構302於後續製程中會進行一縮減製程(pullback)來減少其線寬(critical dimension,CD)，並可能在閘極元件製作完成後還會再進行一替換性金屬閘極製程來將閘極電極替換成至少一功函數與至少一低電阻率的金屬材質。對此，在上述步驟中，以前置閘極(gate first)製程為例，閘極電極306材質可選用多晶矽(poly-Si)、金屬矽化物或金屬等導電材料，而針對後置閘極(gate last)製程而言，則可選用多晶矽(poly-Si)、氮化矽(SiN)或氮氧化矽(SiON)、碳氮化矽(SiCN)、或是美商應用材料公司所提供之進階圖案化薄膜(advanced pattern film,APF)來製備虛置閘極(dummy gate)。此外，其所對應之蓋層308則可為氮化矽(SiN)或氧化矽(SiO₂)等材質。上述縮減製程以及替換性金屬閘極製程將於後述實施例中有詳細的說明。

在定義出閘極結構302圖形後，如第17圖所示，流程中將進行一蝕刻製程E9在基底300中形成凹槽310，以供後續磊晶結構的形成之用。該蝕刻製程E9對於基底300具有選擇性，其可包含了一第一乾蝕刻製程與一第一濕蝕刻製程，其中第一乾蝕刻製程主要係向下蝕刻，其可使用以六氟化硫為主(SF₆-base)的蝕刻劑或是以三氟化氮為主(NF₃-base)的蝕刻劑。而該第一濕蝕刻製程則包含了向下蝕刻與側向蝕刻，故會在基底300中形成有往閘極結構302方向凹入的凹面310a特徵。

須注意者，上述第17圖的截面結構與先前第8圖所示結構(對鰭狀結構108進行蝕刻後再生長磊晶結構120)類似，故第16圖以降的各步驟亦可作為第8圖所示結構之後的各製程步驟。

在接下來的製程中，請參照第18圖，方法中會採用一選擇性磊晶製程(Selective Epitaxy Growth,SEG)在前述形成的凹槽310中長出磊晶結構312。磊晶結構312係作為應變矽通道的應力源，在本實施例中，磊晶結構312的材質可為矽鍺(SiGe，對PMOS電晶體而言)或碳化矽(SiC，對NMOS電晶體而言)，其會對鄰近的矽通道區域300a造成應力，進而達成提升載子遷移率的效果。

在本發明實施例中，復參照第18圖，一離子植入製程E10會施加在前述所形成的磊晶結構312，以將N型摻質(如磷、砷或銻)、P型摻質(如硼、二氟化硼)並混合其他共同摻質(如碳、氮、氟、鍺、矽)分別植入相對應之NMOS或PMOS的磊晶結構312中，以在閘極結構302側邊的磊晶結構312中定義出源極/汲極區314a/314b，完成電晶體整體架構。

接下來請參照第19圖，同樣地，在源/汲極區314a/314b形成後，為了增進閘極元件之速度，發明中會進行一閘極縮減製程E11以縮減閘極結構302的線寬。閘極縮減製程E11可為進行一濕蝕刻製程來蝕刻閘極結構302之側壁，使整個閘極結構在寬度上縮減。視閘極電極306材質的不同，所使用的蝕刻液可包含稀釋後的氫氧化鉀(diluted KOH)、HF/EG(乙二醇)混酸、低溫磷酸(H₃PO₄)，或是以氧電漿(O₂ plasma)的方式為之。由於蓋層308的保護，閘極縮減製程E11僅會蝕刻閘極結構302的側壁，而不會傷害到磊晶結構312或是縮減閘極結構302的高度。閘極縮減製程E11會使閘極結構302介於兩側磊晶結構312之間的線寬變小，進而裸露出部分的下層基底300b。

同樣地，須注意在閘極電極306使用一般多晶矽材質的實施例中，為了避免前述磊晶製程中磊晶結構312亦會生長在閘極結構302上造成閘極結構302與基底300橋接，多晶矽的閘極電極306在進行磊晶製程前會先進行一閘極預縮減製程。該製程可包含對閘極結構302進行氧化或氮化處理，以在閘極電極306的裸露面上形成一層氧化層或氮化層(圖未示)。如此，在後續的磊晶製程中，多晶矽材質的閘極電極306上將不會長出磊晶結構，避免閘極結構302與基底300橋接。

在閘極縮減製程E11後，接著請參照第20圖，一離子佈植製程E12會被施行來在裸露出的基底300b中植入摻質，以在閘極結構302兩側形成輕摻雜汲極區(LDD)318。同前述源/汲極區314a/314b之製作，所植入的摻質將視半導體的類型，其可能是以輕度摻雜方式植入磷(P)、砷(As)等n型摻質(對NMOS)，或是硼(B)等P型摻質(對NMOS)。對本發明而言，由於此階段閘極結構302上尚未形成有間隙壁結構，且其為一縮減之閘極結構，更可再選擇性搭配一斜角離子佈植製程，故摻質將不會受到間隙壁的阻擋而能直接地植入下層的基底300b中，其將有助於更精準有效地控制所形成之輕摻雜汲極區318的摻雜濃度與摻雜圖形。

在形成輕摻雜汲極區318後，接著，如第21圖所示，在閘極結構302的側壁上形成間隙壁320結構。間隙壁320可藉由沉積一材質層再對其進行蝕刻之方式產生，其於前述實施例中已有詳細說明，在此不再多加贅述。

在進一步的實施例中，間隙壁320形成後可再進行一金屬矽化物製程，以在源極/汲極區314a/314b表面形成金屬矽化物316，或者，上述的金屬矽化物製程亦可能留待後續替換性金屬閘極製程完成後、挖出接觸孔之後才施行。其中上述金屬矽化物製程可包含前清洗製程、金屬沉積製程、退火製程、選擇性蝕刻製程及測試製程等，該些製程已為本領域中所習知者，故在此不多加贅述。如此，即完成了完整的閘極元件。

在接下來的實施例中，吾人將參照第22-25圖來說明本發明半導體製程中後續選擇性的替換性金屬閘極製程，亦即整合於後置閘極(gate last)的步驟。採用替換性金屬閘極製程將可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，且具有較寬廣的材料選擇，是為一相當具有優勢之技術。須注意該替換性金屬閘極製程可以接續前述本發明非平面化與平面化半導體製程的任一者，不會有製程相容性的問題。第22-25圖係以前述第14圖所完成之結構為基礎，其中可能有部分元件有所差異，但不影響到整體製程。

請參照第22圖，其中繪示出第14圖所示實施例中所完成的半導體元件結構，其包含閘極結構112、鰭狀結構108、及磊晶結構120等主要部位。首先方法中會先進行一沉積製程在基底面上選擇性形成一接觸洞蝕刻停止層(CESL)(圖未示)，再形成一層間介電層(inter-layer dielectric，ILD)134。層間介電層134會毯覆整個基底面(包含整個閘極結構112與磊晶結構120區域)並超出閘極結構112一預定厚度。

接著請參閱第23圖。在形成層間介電層134後，藉由一平坦化製程E13移除部分的層間介電層134以及蓋層118，直至暴露出閘極結構112中的閘極電極116。閘極電極116在此實施例中係作為一虛置閘極(dummy gate)，其於後續製程中將會被移除。

在平坦化製程E13後，如第24圖所示，一蝕刻製程E14會被進行來蝕刻裸露出的閘極電極116。閘極電極116在此步驟會被移除殆盡，而裸露出其下方的閘極介電層114。此製程會形成一閘極溝渠136，以供後續替代性閘極金屬材料填入。

值得注意的是，本較佳實施例係可與前置高介電常數層(high-K first)製程整合。在此類製程中，閘極介電層114包含一高介電常數(high dielectric constant，high-k)之閘極介電層，其可以是一金屬氧化物層，例如一稀土金屬氧化物層。該閘極介電層114係於閘極結構112進行圖案化之前就會先形成在鰭狀結構108，並隨著閘極結構112一起圖案化。高介電常數之閘極介電層114係可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi₁-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr₁-xTiO₃,BST)所組成之群組。在此實施例中，閘極溝渠136內的閘極介電層114上還可能形成有底部阻障層(如氮化鈦材質TiN)與蝕刻停止層(如氮化鉭材質TaN)(圖未示)，於此不再多加贅述。

另外值得注意的是，本較佳實施例係可與後置高介電常數層(high-K last)製程整合。在此製程中，高介電常數之閘極介電層將不會在閘極結構112圖案化之前進行製作，而係在移除虛置閘極形成閘極溝渠136後才形成在整個基底面上(包括閘極溝渠136表面)，如第25圖中的閘極介電層138所示。同樣地，所形成的高介電常數之閘極介電層138上還可形成有底部阻障層(如氮化鈦材質TiN，未圖示)與蝕刻停止層(如氮化鉭材質TaN，未圖示)，於此不再多加贅述。

復參照第25圖，在形成閘極介電層138後，係進行一化學氣相沈積(chemical vapor deposition，CVD)製程、一物理氣相沈積(physical vapor deposition，PVD)製程、或一原子層沉積(atomic layer deposition，ALD)，以於閘極溝渠136內形成一功函數金屬層140。視閘極元件的種類而定，功函數金屬層140可為一具有p型導電型式的p型功函數金屬層，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。或是具有n型導電型式之n型功函數金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，功函數金屬層140可為一單層結構或一複合層結構，如功函數金屬層140可能同時包含複數層不同的功函數金屬層，藉以對閘極元件的電性作最佳的調整。

在形成功函數金屬層140後，接下來，係於閘極溝渠136內選擇性形成一頂部阻障層(圖未示)，再形成一填充金屬層142。填充金屬層168係用以填滿閘極溝渠136以作為閘極電極之主體，其可選擇具有優良填充能力與較低阻率的金屬或金屬氧化物，例如鋁(Al)、鎢(W)、銅(Cu)、鋁化鈦(TiAl)或氧化鋁鈦(TiAlO)，但不限於此。

在完成上述閘極電極之製作後，最後，進行一或多道平坦化製程，如一CMP製程，用以移除形成在層間介電層134表面、多餘的填充金屬層142、功函數金屬層140、以及閘極介電層138，而完成了一替代性金屬閘極結構之製作。此外，本發明之另一實施態樣亦可於完成替代性金屬閘極結構之後，將層間介電層134與接觸洞蝕刻停止層(CESL)完全去除，然後再重新形成接觸洞蝕刻停止層(CESL)(圖未示)與層間介電層(ILD)(圖未示)，以確保接觸洞蝕刻停止層(CESL)能提供完整且適當的壓縮或伸張應力。須注意，上述所提供之替代性金屬閘極製程之實施例係僅供例示之用，其僅重點性地說明了製作替代性金屬閘極各部件的基本步驟，可能省略了一些繁複的步驟或是被必要之元件，但並不影響本發明半導體製程可結合替代性金屬閘極製程之概念。

綜合上述本發明各實施例所提供之製程方法及各技術特徵，本發明於此亦提供了一種新穎的非平面化半導體結構，該非平面化半導體結構係具有根據本發明上述相關實施例所提供之製程方法形成的諸多技術特徵，其特徵在於，如第9圖與第14圖所示，包含有：一基底100；至少一鰭狀結構108，設於該基底上；一閘極結構112，覆蓋在部分該鰭狀結構108與部分該基底100上；複數個磊晶結構120，覆蓋在該閘極結構112兩側的該些鰭狀結構108上並與閘極結構112相分隔，以在每一閘極結構112、磊晶結構120、以及鰭狀結構108之間界定出一凹槽126；一源極122a與一汲極122b，分別形成在閘極結構112兩側的各鰭狀結構108與各磊晶結構120中；輕摻雜汲極區128，分別形成在位於閘極結構112與閘極兩側的各磊晶結構120之間的鰭狀結構108中；以及間隙壁132，形成在閘極結構112與各磊晶結構120的側壁上，其中填入凹槽126中的間隙壁132係與磊晶結構120的頂面齊平。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．遮罩層

104．．．墊氧化層

106．．．氮化層

108/108a/108b．．．鰭狀結構

110．．．絕緣結構

112．．．閘極結構

114．．．閘極介電層

116．．．閘極電極

118．．．蓋層

120/120a/120b．．．磊晶結構

122a/122b．．．源極/汲極區

124．．．金屬矽化物

126．．．凹槽

128．．．輕摻雜汲極區

130．．．材質層

132．．．間隙壁

132a．．．部位

134．．．層間介電層

136．．．閘極溝渠

138．．．閘極介電層

140．．．功函數金屬層

142．．．填充金屬層

200．．．矽覆絕緣基底

202．．．基底

204．．．底氧化層

206．．．矽質層

208a/208b．．．鰭狀結構

300/300b．．．基底

300a．．．矽通道區域

302．．．閘極結構

304．．．閘極介電層

306．．．閘極電極

308．．．蓋層

310．．．凹槽

310a．．．凹面

312．．．磊晶結構

314a/314b．．．源極/汲極區

316．．．金屬矽化物

318．．．輕摻雜汲極區

320．．．間隙壁

E1．．．蝕刻微影製程

E2．．．磊晶製程

E3．．．蝕刻製程

E4．．．磊晶製程

E5．．．離子佈植製程

E6．．．閘極縮減製程

E7．．．離子佈植製程

E8．．．蝕刻製程

E9．．．蝕刻製程

E10．．．離子佈植製程

E11．．．閘極縮減製程

E12．．．離子佈植製程

E13．．．平坦化製程

E14．．．蝕刻製程

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：

第1-14圖繪示出根據本發明一實施例一非平面化半導體製程的截面示意圖；

第15圖繪示出根據本發明製程所形成之閘極元件的立體示意圖；

第16-21圖繪示出根據本發明另一實施例一平面化半導體製程的截面示意圖；以及

第22-25圖繪示出本發明進一步實施例中一替換性金屬閘極製程的截面示意圖。

須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。

108．．．鰭狀結構

112．．．閘極結構

114．．．閘極介電層

116．．．閘極電極

118．．．蓋層

120．．．磊晶結構

122a/122b．．．源極/汲極區

124．．．金屬矽化物

128．．．輕摻雜汲極區

132．．．間隙壁

132a．．．部位

E8．．．蝕刻製程

Claims (35)

1. 一種非平面化半導體製程，其步驟包含：提供一基底；形成至少一鰭狀結構於該基底上；形成一閘極覆蓋在部分該些鰭狀結構上；形成複數個磊晶結構覆蓋在該閘極兩側的該些鰭狀結構上；在該閘極兩側的該些鰭狀結構與該些磊晶結構中分別形成一源極與一汲極；進行一閘極縮減製程以縮減該閘極，使得該閘極與該閘極兩側的該些磊晶結構分隔；進行一離子佈植製程，以在位於該閘極與該閘極兩側的該些磊晶結構之間的該鰭狀結構中分別形成一輕摻雜汲極；以及在該閘極與該些磊晶結構的側壁上分別形成一間隙壁。
2. 如申請專利範圍第1項所述之非平面化半導體製程，其中該形成間隙壁之步驟包含：以旋轉塗佈玻璃製程(spin on glass,SOG)或流動式化學氣相沉積(flowable CVD,FCVD)形成一間隙壁材質層；以及蝕刻該間隙壁材質層以形成該些間隙壁。
3. 如申請專利範圍第2項所述之非平面化半導體製程，其中該間隙壁材質層包含Polysilozane低介電常數(low-K)材質。
4. 如申請專利範圍第2項所述之非平面化半導體製程，更包含在形成該些間隙壁前先在該基底上形成一襯墊層，該襯墊層之材質為Si₃N₄、SiON或SiCN。
5. 如申請專利範圍第1項所述之非平面化半導體製程，其中該基底包含一塊矽基底(bulk silicon)或一矽覆絕緣基底(silicon-on-insulator,SOI)。
6. 如申請專利範圍第5項所述之非平面化半導體製程，其中形成至少一鰭狀結構於該基底上之步驟包含：形成一遮罩層於該基底上；以及圖案化該遮罩層並以圖案化後的該遮罩層為遮罩對該基底進行蝕刻，以形成該些鰭狀結構。
7. 如申請專利範圍第6項所述之非平面化半導體製程，其中該遮罩層包含一墊氧化層以及一氮化層。
8. 如申請專利範圍第5項所述之非平面化半導體製程，其中該矽覆絕緣基底，包含：一基底；一底氧化層位於該基底上；以及一矽層位於該底氧化層上。
9. 如申請專利範圍第8項所述之非平面化半導體製程，其中形成至少一鰭狀結構於該基底上之步驟包含：圖案化該矽層以形成該些鰭狀結構，並暴露出部分該底氧化層於該些鰭狀結構之間。
10. 如申請專利範圍第1項所述之非平面化半導體製程，其中形成複數個磊晶結構覆蓋在該閘極兩側的該些鰭狀結構上之步驟包含：進行一蝕刻製程，蝕刻該閘極兩側的部分該些鰭狀結構以於該些鰭狀結構中形成至少一凹槽；以及進行一磊晶製程，以於該些凹槽中形成該些磊晶結構。
11. 如申請專利範圍第1項所述之非平面化半導體製程，其中該閘極的材質包含多晶矽(poly-Si)。
12. 如申請專利範圍第11項所述之非平面化半導體製程，更包含在形成該複數個磊晶結構之步驟前先進行一閘極預縮減(pre-pullback)製程，以氧化或氮化該閘極的裸露側面。
13. 如申請專利範圍第11項所述之非平面化半導體製程，其中進行一閘極縮減製程以縮減該閘極之步驟包含以稀釋的氫氧化鉀(diluted KOH)蝕刻該閘極。
14. 如申請專利範圍第1項所述之非平面化半導體製程，其中該閘極的材質包含氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、或進階圖案化薄膜(advanced pattern film,APF)。
15. 如申請專利範圍第14項所述之非平面化半導體製程，其中進行一閘極縮減製程以縮減該閘極之步驟包含以下列群組中選出之材料蝕刻該閘極：HF/EG(乙二醇)混酸、低溫磷酸(H₃PO₄)與氧電漿(O₂ plasma)。
16. 如申請專利範圍第1項所述之非平面化半導體製程，其中該閘極為一虛置閘極，且在形成該些間隙壁後更包含進行一替換性金屬閘極製程，以金屬電極層取代該閘極。
17. 如申請專利範圍第16項所述之非平面化半導體製程，其中該替換性金屬閘極製程包含下列步驟：在整個該基底面上覆蓋一層間介電層；進行一平坦化製程移除該層間介電層直至裸露出該虛置閘極；進行一蝕刻製程移除裸露之該虛置閘極而形成一閘極溝渠；於該閘極溝渠內形成一功函數金屬層；以及於該閘極溝渠內形成一填充金屬層。
18. 如申請專利範圍第17項所述之非平面化半導體製程，其中該替換性金屬閘極製程為一前置高介電常數層(high-K first)製程，其步驟更包含在形成該閘極之前先在該基底上形成一高介電常數層。
19. 如申請專利範圍第17項所述之非平面化半導體製程，其中該替換性金屬閘極製程為一後置高介電常數層(high-K last)製程，其步驟更包含在形成該功函數金屬層之前先在該閘極溝渠內形成一高介電常數層。
20. 如申請專利範圍第1項所述之非平面化半導體製程，其中該磊晶結構包含一矽鍺磊晶層(Si-Ge)或一矽碳磊晶層(Si-C)。
21. 一種平面化半導體製程，其步驟包含：提供一基底；形成一閘極在該基底上；形成磊晶結構；在該閘極兩側的該些磊晶結構中分別形成一源極與一汲極；進行一閘極縮減製程以縮減該閘極，使得該閘極與該閘極兩側的該些磊晶結構分隔；進行一離子佈植製程於該閘極縮減製程之後，以在位於該閘極與該閘極兩側的該些磊晶結構之間的該基底中形成輕摻雜汲極；以及在該閘極的側壁上形成一間隙壁。
22. 如申請專利範圍第21項所述之平面化半導體製程，其中該基底包含一塊矽基底(bulk silicon)或一矽覆絕緣基底(silicon-on-insulator,SOI)。
23. 如申請專利範圍第21項所述之平面化半導體製程，其中該閘極的材質包含多晶矽(poly-Si)。
24. 如申請專利範圍第23項所述之平面化半導體製程，更包含在形成該複數個磊晶結構之步驟前先進行一閘極預縮減(pre-pullback)製程，以氧化或氮化該閘極的裸露側面。
25. 如申請專利範圍第23項所述之平面化半導體製程，其中進行一閘極縮減製程以縮減該閘極之步驟包含以稀釋的氫氧化鉀(diluted KOH)蝕刻該閘極。
26. 如申請專利範圍第21項所述之平面化半導體製程，其中該閘極的材質包含氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、或進階圖案化薄膜(advanced pattern film,APF)。
27. 如申請專利範圍第26項所述之平面化半導體製程，其中進行一閘極縮減製程以縮減該閘極之步驟包含以下列群組中選出之材料蝕刻該閘極：HF/EG(乙二醇)混酸、低溫磷酸(H₃PO₄)與氧電漿(O₂ plasma)。
28. 如申請專利範圍第21項所述之平面化半導體製程，其中該閘極為一虛置閘極，且在形成該間隙壁後更包含進行一替換性金屬閘極製程，以金屬電極層取代該閘極。
29. 如申請專利範圍第28項所述之平面化半導體製程，其中該替換性金屬閘極製程包含下列步驟：在整個該基底上覆蓋一層間介電層；進行一平坦化製程移除該層間介電層直至裸露出該虛置閘極；進行一蝕刻製程移除裸露之該虛置閘極而形成一閘極溝渠；於該閘極溝渠內形成一功函數金屬層；以及於該閘極溝渠內形成一填充金屬層。
30. 如申請專利範圍第29項所述之平面化半導體製程，其中該替換性金屬閘極製程為一前置高介電常數層(high-K first)製程，其步驟更包含在形成該閘極之前先在該基底上形成一高介電常數層。
31. 如申請專利範圍第29項所述之平面化半導體製程，其中該替換性金屬閘極製程為一後置高介電常數層(high-K last)製程，其步驟更包含在形成該功函數金屬層之前先在該閘極溝渠內形成一高介電常數層。
32. 如申請專利範圍第21項所述之平面化半導體製程，其中該磊晶結構包含一矽鍺磊晶層(Si-Ge)或一矽碳磊晶層(Si-C)。
33. 一種非平面化半導體結構，包含有：一基底；至少一鰭狀結構，設於該基底上；一閘極，覆蓋在部分該鰭狀結構與部分該基底上，如此該鰭狀結構會被定義為一與該閘極交疊的通道區以及分別位於該閘極兩側的源極區與汲極區；複數個磊晶結構，覆蓋在該些鰭狀結構的源極區與汲極區上該鰭狀結構的通道區與該磊晶結構之間具有一凹槽；以及一間隙壁，形成在該閘極與該些磊晶結構的側壁上，其中填入該凹槽中的該間隙壁係與該些磊晶結構的頂面齊平或略低。
34. 如申請專利範圍第33項所述之非平面化半導體結構，其中該鰭狀結構更包含輕摻雜汲極，分別形成在該通道區與該源極區/汲極區之間。
35. 如申請專利範圍第33項所述之非平面化半導體結構，其中該間隙壁之材質為Polysilozane低介電常數(low-K)材質。