CN107731919B - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，其中，形成方法包括：提供基底，所述基底包括：衬底和位于衬底上的鳍部；在衬底上形成初始隔离结构，初始隔离结构表面低于鳍部顶部表面；在鳍部侧壁表面形成侧墙；以侧墙为掩膜对所述初始隔离结构进行刻蚀，形成隔离结构，隔离结构包括隔离体和凸出于隔离体表面的初始凸出部；去除侧墙；去除侧墙之后，在隔离体和初始凸出部上形成初始隔离层；对初始隔离层和初始凸出部进行刻蚀，形成隔离层和凸出部，在对初始隔离层和初始凸出部进行刻蚀的条件下，初始隔离层材料与初始凸出部材料的刻蚀选择比值小于1。所述形成方法能够降低所形成的凸出部和隔离层的表面高度差，从而降低所形成半导体结构的漏电流。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而提高器件的性能。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出于衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应，减小漏电流。然而，鳍式场效应晶体管仍然存在短沟道效应。
在现有技术中，鳍式场效应晶体管的鳍部之间形成有隔离结构，能够实现相邻鳍部之间的隔离。
然而，现有的鳍式场效应晶体管仍然存在漏电流较大的缺点。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够降低所形成半导体结构的漏电流。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述鳍部部分侧壁，所述初始隔离结构表面低于所述鳍部顶部表面；在形成初始隔离结构之后，在所述鳍部侧壁表面形成侧墙；以所述侧墙为掩膜对所述初始隔离结构进行刻蚀，去除部分初始隔离结构，形成隔离结构，所述隔离结构包括隔离体和凸出于所述隔离体表面的初始凸出部，所述初始凸出部覆盖所述鳍部部分侧壁；对所述初始隔离结构进行刻蚀之后，去除所述侧墙；去除所述侧墙之后，在所述隔离体和所述初始凸出部上形成初始隔离层；对所述初始隔离层和初始凸出部进行刻蚀，形成隔离层和凸出部，在对所述初始隔离层和初始凸出部进行刻蚀的条件下，所述初始隔离层材料与所述初始凸出部材料的刻蚀选择比值小于1。
可选的，所述侧墙的材料为氮化硅。
可选的，形成所述侧墙的步骤包括：在所述初始隔离结构上和所述鳍部侧壁和顶部上形成侧墙材料层；去除所述初始隔离结构和鳍部顶部上的侧墙材料层。
可选的，形成侧墙材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
可选的，去除所述初始隔离结构和鳍部顶部上的侧墙材料层的工艺包括各向异性干法刻蚀。
可选的，所述初始隔离结构与所述初始隔离层的材料相同。
可选的，所述初始隔离结构与所述初始隔离层的材料为氧化硅。
可选的，形成所述初始隔离层的工艺包括：高密度等离子体沉积工艺或高深宽比沉积工艺。
可选的，形成所述初始隔离结构的工艺包括：流体化学气相沉积工艺。
可选的，对所述初始隔离层和初始凸出部进行刻蚀的工艺包括：干法刻蚀或湿法刻蚀工艺。
可选的，对所述初始隔离层和初始凸出部进行刻蚀的条件下，刻蚀气体对所述初始隔离层材料和凸出部材料的刻蚀选择比值为0.5～0.9。
可选的，对所述初始隔离层和初始凸出部进行刻蚀的刻蚀气体包括：He、NH3和NF3；对所述初始隔离层和初始凸出部进行刻蚀的工艺参数包括：He的流量为600sccm～2000sccm，NH3的流量为200sccm～500sccm，NF3的流量为20sccm～200sccm；反应腔内压强为2mTorr～10Torr；刻蚀时间为5s～400s。
可选的，以所述侧墙为掩膜对所述初始隔离结构进行刻蚀之后，刻蚀去除的初始隔离结构的厚度为10埃～100埃。
可选的，所述隔离层的厚度为5埃～90埃。
可选的，对所述初始隔离层和初始凸出部进行刻蚀的过程中，所述初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。
可选的，所述侧墙的厚度为10埃～50埃。
相应的，本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括：衬底和位于衬底上的鳍部；位于所述衬底上的隔离体，所述隔离体覆盖所述鳍部部分侧壁；位于所述隔离体上的凸出部，所述凸出部覆盖所述鳍部部分侧壁；位于所述隔离体上的隔离层。
可选的，所述隔离体与所述隔离层的材料相同，所述凸出部与所述隔离层的材料相同。
可选的，所述隔离体、凸出部和所述隔离层的材料为氧化硅。
可选的，所述隔离层的厚度为5埃～90埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，通过在所述鳍部侧壁形成侧墙，可以通过以所述侧墙为掩膜对初始隔离结构进行刻蚀，形成隔离结构，从而使所述隔离结构包括位于所述隔离体上的初始凸出部。由于对所述初始隔离层和初始凸出部进行刻蚀的刻蚀条件下，所述初始隔离层材料与所述初始凸出部材料的刻蚀选择比值小于1，因此，在所述条件下，初始隔离层材料的刻蚀速率小于所述初始凸出部材料的刻蚀速率。此外，由于所述初始凸出部邻近所述鳍部，所述初始凸出部的刻蚀速率容易减小。综上可得，所述形成方法能够在对所述初始隔离层和初始凸出部进行刻蚀的过程中，降低初始凸出部与初始隔离层刻蚀速率的差，或使初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。因此，所述形成方法能够降低所形成的凸出部和隔离层的表面高度差，从而降低所形成半导体结构的漏电流。
进一步，在对所述初始隔离层和初始凸出部进行刻蚀的过程中，所述初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。当对所述初始隔离层刻蚀至暴露出所述初始凸出部顶部表面的过程中，由于邻近鳍部侧壁附近区域的初始隔离层的刻蚀速率小于相邻鳍部之间初始隔离层的刻蚀速率，当暴露出所述初始凸出部顶部表面时，初始隔离层的表面低于所述初始凸出部的顶部表面。在继续对暴露出的初始凸出部和初始隔离层进行刻蚀的过程中，初始凸出部的刻蚀速率大于初始隔离层的刻蚀速率，因此，随着刻蚀的进行，初始凸出部顶部表面与初始隔离层表面高度差逐渐降低，可以通过控制刻蚀时间使形成的凸出部顶部表面与隔离层表面平齐。
本发明的半导体结构中，所述隔离体上具有凸出部，所述半导体结构的凸出部顶部表面与隔离层表面的高度差较小。因此所述半导体结构的漏电流较小。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构漏电流较大。
现结合一种半导体结构的形成方法，分析所述半导体结构的形成方法所形成半导体结构漏电流较大的原因：
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底，所述基底包括：衬底100和位于衬底上的鳍部101。
继续参考图1，形成覆盖所述衬底100、鳍部101侧壁和顶部表面的初始隔离结构110。
请参考图2，对所述初始隔离结构110(如图1所示)进行刻蚀，使所述初始隔离结构110表面低于所述鳍部101顶部表面，形成隔离结构111。
请参考图3，形成隔离结构111之后，形成横跨所述鳍部101的栅极结构120，所述栅极结构120覆盖所述鳍部101部分侧壁和顶部表面。
所述栅极结构120包括：横跨所述鳍部101的栅介质层，所述栅介质层覆盖所述鳍部101部分侧壁和顶部表面；位于所述栅介质层表面的栅极。
所述形成方法在对初始隔离结构110进行刻蚀的过程中，由于与鳍部101侧壁距离越远的区域内的初始隔离结构110越容易被刻蚀。因此，形成隔离结构111之后，相邻鳍部101中间区域的隔离结构111表面低于邻近所述鳍部101侧壁区域内的隔离结构111表面。
形成所述栅极结构120后，在所述鳍部101侧壁的隔离结构111表面沟槽拐角处，栅介质层容易被击穿而产生漏电流。因此，所述形成方法形成的半导体结构的漏电流较大。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述鳍部部分侧壁，所述初始隔离结构表面低于所述鳍部顶部表面；在所述鳍部侧壁表面形成侧墙；以所述侧墙为掩膜对所述初始隔离结构进行刻蚀，去除部分初始隔离结构，形成隔离结构，所述隔离结构包括隔离体和凸出于所述隔离体表面的初始凸出部，所述初始凸出部覆盖所述鳍部部分侧壁；去除所述侧墙；去除所述侧墙之后，在所述隔离体和所述初始凸出部上形成初始隔离层；对所述初始隔离层和初始凸出部进行刻蚀，形成隔离层和凸出部，所述隔离层和凸出部形成隔离组件，在对所述初始隔离层和初始凸出部进行刻蚀的条件下，所述初始隔离层与所述隔离体的刻蚀选择比值小于1。
其中，通过在所述鳍部侧壁形成侧墙，可以通过以所述侧墙为掩膜对初始隔离结构进行刻蚀，形成隔离结构，从而使所述隔离结构包括位于所述隔离体上的初始凸出部。由于对所述初始隔离层和初始凸出部进行刻蚀的刻蚀条件下，所述初始隔离层材料与所述初始凸出部材料的刻蚀选择比值小于1，因此，在所述条件下，初始隔离层材料的刻蚀速率小于所述初始凸出部材料的刻蚀速率；此外，由于所述初始凸出部邻近所述鳍部，所述初始凸出部的刻蚀速率容易减小。综上可得，所述形成方法能够在对所述初始隔离层和初始凸出部进行刻蚀的过程中，降低初始凸出部与初始隔离层刻蚀速率的差，或使初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。因此，所述形成方法能够降低所形成的凸出部和隔离层的表面高度差，从而降低所形成半导体结构的漏电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图4，提供基底，所述基底包括：衬底200和位于所述衬底200上的鳍部201。
本实施例中，形成所述基底的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的硬掩膜202；以所述硬掩膜202为掩膜对所述初始衬底进行刻蚀，形成衬底200和位于所述衬底200上的鳍部201。
本实施例中，所述硬掩膜202还可以在后续对初始隔离结构和初始隔离层进行刻蚀的过程中，保护鳍部201顶部不被刻蚀。
本实施例中，所述衬底200上具有多个鳍部201。相邻鳍部201之间间隙的深宽比为5～8。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗衬底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
本实施例中，通过各向异性干法刻蚀对所述初始衬底进行刻蚀。各向异性干法刻蚀为在纵向的刻蚀速率较大，在横向的刻蚀速率较小，对鳍部201侧壁损伤小，且各向异性干法刻蚀具有很好的线宽控制，能够控制鳍部201的宽度。
请参考图5和图6，在所述衬底200上形成初始隔离结构211，所述初始隔离结构211覆盖所述鳍部201部分侧壁，所述初始隔离结构211表面低于所述鳍部201顶部表面。
以下结合附图对形成所述初始隔离结构211的步骤进行详细说明。
请参考图5，在所述衬底200上形成隔离结构材料层210，所述隔离结构材料层210覆盖所述鳍部201顶部和侧壁。
所述隔离结构材料层210用于后续形成初始隔离结构。
本实施例中，所述隔离结构材料层210的材料为氧化硅。
本实施例中，形成所述隔离结构材料层210的工艺包括：流体化学气相沉积工艺。通过流体化学气相沉积工艺形成所述隔离结构材料层210的方法包括：在相邻鳍部201之间的间隙中形成前驱体；进行退火处理，使所述前驱体激活并固化。由于所述前驱体为流体，能够充分填充鳍部201之间间隙。因此，流体化学气相沉积工艺能够形成充分填充鳍部201之间间隙的隔离结构材料层210，从而能够提高所形成的初始隔离结构的隔离性能。
此外，由于流体化学气相沉积工艺形成隔离结构材料层210的机理在于：所述前驱体为含有硅、氢、氮等原子的聚合物，在退火过程中使水汽中的氧替代所述聚合物中的氢原子和氮原子，形成隔离结构材料层210。由于水汽中的氧原子很难充分替换所述聚合物中的氢原子和氮原子，从而使形成的隔离结构材料层210的中氢原子和氮原子含量较高，形成的隔离结构材料层210致密性较低，容易被刻蚀。
请参考图6，对所述隔离材料层210进行刻蚀，使所述隔离材料层210(如图5所示)表面低于所述鳍部201顶部表面，形成初始隔离结构211。
所述初始隔离结构211用于形成隔离结构，实现相邻鳍部201之间的电绝缘。
本实施例中，所述初始隔离结构211的材料与所述隔离结构材料层210的材料相同。具体的，所述初始隔离结构211的材料为氧化硅。
本实施例中，通过流体化学气相沉积工艺形成的隔离结构材料层210的致密性较小，容易被刻蚀。
本实施例中，可以通过干法刻蚀、湿法刻蚀或干法、湿法刻蚀的共同应用对所述隔离结构材料层210进行刻蚀。
请参考图7和图8，形成初始隔离结构211之后，在所述鳍部201侧壁表面形成侧墙221。
以下结合附图对形成所述侧墙221的步骤做详细说明。
请参考图7，在所述初始隔离结构211上和所述鳍部201侧壁和顶部形成侧墙材料层220。
所述侧墙材料层220用于后续形成侧墙。
本实施例中，所述侧墙材料层220的材料与所述初始隔离结构211的材料不相同。所述初始隔离结构211的材料为氧化硅，所述侧墙材料层220的材料为氮化硅或氮氧化硅。
本实施例中，形成侧墙材料层220的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
如果所述侧墙材料层220的厚度过大，不利于后续对所述侧墙材料层220进行刻蚀；如果所述侧墙材料层220的厚度过小，对后续形成于侧墙下方的初始隔离结构211的保护作用小，不容易形成初始凸出部。因此，本实施例中，所述侧墙材料层220应具有合适的厚度。具体的，所述侧墙材料层220的厚度为15埃～55埃，例如，30埃。
请参考图8，去除所述初始隔离结构211和鳍部201顶部上的侧墙材料层220(如图7所示)，形成侧墙221。
所述侧墙221用于用作后续对初始隔离结构211进行刻蚀的掩膜。
本实施例中，通过各向异性干法刻蚀，去除所述初始隔离结构211和鳍部201顶部上的侧墙材料层220。各向异性干法刻蚀在横向的刻蚀速率小于纵向的刻蚀速率，因此对鳍部201侧壁的侧墙材料层220的损耗小，能够形成所述侧墙221。
本实施例中，所述侧墙221由所述侧墙材料层220形成。因此，所述侧墙221的材料与所述侧墙材料层220的材料相同。具体的，所述侧墙221的材料为氮化硅或氮氧化硅。
如果所述侧墙221的厚度过大，不利于后续去除所述侧墙221；如果所述侧墙221的厚度过小，对后续形成于侧墙221下方的初始隔离结构211的保护作用小，不容易形成初始凸出部。此外，所述侧墙221厚度过大或过小，容易使后续形成的初始凸出部的宽度过大或过小，不利于使后续形成的凸出部顶部表面与隔离层表面齐平。因此，本实施例中，所述侧墙221应具有合适的厚度。具体的，所述侧墙221的厚度为10埃～50埃，例如，25埃。
请参考图9，以所述侧墙221为掩膜对所述初始隔离结构211进行刻蚀，去除部分初始隔离结构211，形成隔离结构230，所述隔离结构230包括隔离体231和凸出于所述隔离体231表面的初始凸出部232，所述初始凸出部232覆盖所述鳍部201部分侧壁。
本实施例中，通过干法刻蚀工艺对所述初始隔离结构211进行刻蚀。在其他实施例中，还可以通过湿法刻蚀工艺对所述初始隔离结构进行刻蚀。
如果刻蚀去除的初始隔离结构211的厚度过小，不容易使后续形成的隔离层表面与凸出部顶部表面齐平；如果刻蚀去除的初始隔离结构211的厚度过大，容易增加工艺复杂性。具体的，本实施例中，刻蚀去除的初始隔离结构211的厚度为10埃～100埃，例如，25埃。
请参考图10，对所述初始隔离结构211进行刻蚀之后，去除所述侧墙221(如图9所示)。
本实施例中，通过干法刻蚀或湿法刻蚀去除所述侧墙221。
本实施例中，通过干法刻蚀去除所述侧墙221的刻蚀气体包括：CF2、CF3、CF4、C2F6、C4F8或C4F6。
请参考图11，去除所述侧墙221之后，在所述隔离体231和所述初始凸出部232上形成初始隔离层240。
所述初始隔离层240用于形成隔离层。
本实施例中，所述初始隔离层240的材料与所述隔离结构230的材料相同。具体的，所述初始隔离层240的材料为氧化硅。
本实施例中，所述初始隔离层240表面高于所述鳍部201顶部表面。
本实施例中，通过高密度等离子沉积工艺或高深宽比沉积工艺形成所述初始隔离层240。高密度等离子沉积工艺或高深宽比沉积工艺形成的初始隔离层240致密性比所述隔离结构230的致密性高。因此，在后续刻蚀所述初始隔离层240和初始凸出部232的条件下，所述初始隔离层240材料与所述初始凸出部232材料的刻蚀速率小于1。
本实施例中，通过高密度等离子体沉积工艺形成所述初始隔离层240的反应气体包括：SiH4和O2。
通过高密度等离子体沉积工艺形成所述初始隔离层240的工艺参数包括：SiH4的流量为：100sccm～5000sccn，O2的流量为50sccm～2000sccm；反应温度为100℃～500℃；反应腔内压强为0.01Torr～200Torr。
本实施例中，形成初始隔离层240之后，还包括：对所述初始隔离层240表面进行平坦化处理，增加所述初始隔离层240表面平坦度。
本实施例中，所述初始隔离层240的厚度为为300埃～800埃。
本实施例中，通过化学机械研磨对所述初始隔离层240表面进行平坦化处理。
请参考图12，对所述初始隔离层240(如图11所示)和初始凸出部232(如图11所示)进行刻蚀，形成隔离层241和凸出部233，在对所述初始隔离层240和初始凸出部232进行刻蚀的条件下，所述初始隔离层240材料与所述初始凸出部232材料的刻蚀选择比小于1。
在对所述初始隔离层240和初始凸出部232进行刻蚀的条件下，所述初始隔离层240材料与所述初始凸出部232材料的刻蚀选择比小于1指的是，在相同的刻蚀气体，相同的工艺参数等，以及初始隔离层240和初始凸出部232与鳍部201的位置关系相同的条件下，初始隔离层240的刻蚀速率小于初始凸出部232的刻蚀速率。
需要说明的是，所述初始凸出部232邻近所述鳍部201，由于鳍部201对刻蚀气体的阻挡作用，容易降低所述初始凸出部232的刻蚀速率；此外，在对所述初始凸出部232和所述初始隔离层240进行刻蚀的条件下，所述初始隔离层240材料与所述初始凸出部232材料的刻蚀选择比小于1，能够平衡由于鳍部201阻挡导致的初始凸出部232刻蚀速率的降低。因此，所形成凸出部233顶部表面与隔离层241表面的高度差较小，从而能够降低所形成半导体结构的漏电流。
本实施例中，所述隔离体241和所述凸出部233形成隔离组件234。
本实施例中，在对所述初始凸出部232和所述初始隔离层240进行刻蚀的过程中，所述初始隔离层240的刻蚀速率小于所述初始凸出部232的刻蚀速率。当对所述隔离层240刻蚀至暴露出所述初始凸出部232顶部表面的过程中，由于邻近鳍部201侧壁附近区域的初始隔离层240的刻蚀速率小于相邻鳍部201之间初始隔离层240的刻蚀速率，因此当暴露出所述初始凸出部232顶部表面时，初始隔离层240的表面低于所述初始凸出部232的顶部表面。在继续对暴露出的初始凸出部232和初始隔离层240进行刻蚀的过程中，初始凸出部232的刻蚀速率大于初始隔离层240的刻蚀速率，因此，随着刻蚀的进行，能够使初始凸出部232顶部表面与初始隔离层240表面高度差逐渐降低直至平齐，从而形成凸出部233和隔离层241。
在其他实施例中，在对所述初始凸出部和所述初始隔离层进行刻蚀的过程中，所述初始隔离层的刻蚀速率还可以等于或略大于所述初始凸出部的刻蚀速率。
本实施例中，通过干法刻蚀工艺对所述初始凸出部232和所述初始隔离层240进行刻蚀。在其他实施例中，还可以通过湿法刻蚀工艺对所述初始凸出部和所述初始隔离层进行刻蚀。
本实施例中，对所述初始隔离层和初始凸出部进行刻蚀的刻蚀气体包括：He、NH3和NF3。
本实施例中，通过干法刻蚀工艺对所述初始凸出部232和所述初始隔离层240进行刻蚀的工艺参数包括：He的流量为600sccm～2000sccm，NH3的流量为200sccm～500sccm，NF3的流量为20sccm～200sccm；压强为2mTorr～10Torr；刻蚀时间为5s～400s。
本实施例中，所述刻蚀气体对所述隔离结构230和所述初始隔离层240的刻蚀选择比为0.5～0.9。
本实施例中，所述隔离层241的厚度5埃～90埃。
请参考图13，对所述始凸出部232和所述初始隔离层240进行刻蚀之后，还包括：形成横跨所述鳍部201的栅极结构250，所述隔离结构250覆盖所述鳍部201侧壁和顶部表面。
所述栅极结构250包括横跨所述鳍部201的栅介质层，所述栅介质覆盖所述鳍部201部分侧壁和顶部表面；位于所述栅介质层上的栅极。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高K介质材料(K大于3.9)，如HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述栅极的材料为多晶硅，在其他实施例中，所述栅极的材料还可以为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
本实施例中，形成所述栅极结构250之前，还包括：去除所述硬掩膜202(如图12所示)。
本实施例中，通过干法刻蚀去除所述硬掩膜202。
综上，本发明实施例的半导体结构的形成方法中，通过在所述鳍部侧壁形成侧墙，可以通过以所述侧墙为掩膜对初始隔离结构进行刻蚀，形成隔离结构，从而使所述隔离结构包括位于所述隔离体上的初始凸出部。由于对所述初始隔离层和初始凸出部进行刻蚀的刻蚀条件下，所述初始隔离层材料与所述初始凸出部材料的刻蚀选择比值小于1，因此，在所述条件下，初始隔离层材料的刻蚀速率小于所述初始凸出部材料的刻蚀速率；此外，由于所述初始凸出部邻近所述鳍部，所述初始凸出部的刻蚀速率容易减小。综上可得，所述形成方法能够在对所述初始隔离层和初始凸出部进行刻蚀的过程中，降低初始凸出部与初始隔离层刻蚀速率的差，或使初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。因此，所述形成方法能够降低所形成的凸出部和隔离层的表面高度差，从而降低所形成半导体结构的漏电流。
进一步，在对所述初始隔离层和初始凸出部进行刻蚀的过程中，所述初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。当对所述初始隔离层刻蚀至暴露出所述初始凸出部顶部表面的过程中，由于邻近鳍部侧壁附近区域的初始隔离层的刻蚀速率小于相邻鳍部之间初始隔离层的刻蚀速率，当暴露出所述初始凸出部顶部表面时，初始隔离层的表面低于所述初始凸出部的顶部表面。在继续对暴露出的初始凸出部和初始隔离层进行刻蚀的过程中，初始凸出部的刻蚀速率大于初始隔离层的刻蚀速率，因此，随着刻蚀的进行，初始凸出部顶部表面与初始隔离层表面高度差逐渐降低，可以通过控制刻蚀时间使形成的凸出部顶部表面与隔离层表面平齐。
继续参考图13，本发明的实施例还提供一种半导体结构，包括：基底，所述基底包括：衬底200和位于衬底200上的鳍部201；位于所述衬底200上的隔离体231，所述隔离体231覆盖所述鳍部201部分侧壁，位于所述隔离体231表面的凸出部233，所述凸出部233覆盖所述鳍部201部分侧壁；位于所述隔离体231表面的隔离层241。
本发明的半导体结构中，所述隔离层241与所述凸出部233的材料相同，且所述隔离层241的致密性大于所述凸出部233的致密性，因此，所述半导体结构的凸出部233顶部表面与隔离层241表面的高度差较小。因此所述半导体结构的漏电流较小。
本实施例中，所述隔离体231与所述凸出部233形成隔离组件234。
本实施例中，所述衬底200上具有多个鳍部201。相邻鳍部201之间间隙的深宽比值为5～8。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗衬底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
本实施例中，所述隔离体231与所述凸出部233的材料相同，具体的，所述隔离体231与所述凸出部233的材料为氧化硅。在其他实施例中，所述隔离体与所述凸出部的材料还可以为氮氧化硅。
本实施例中，所述隔离组件234与所述隔离层241的材料相同。具体的，所述隔离层241的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮氧化硅。
本实施例中，所述凸出部233的宽度为凸出部233在平行于所述衬底200表面方向上的尺寸。所述凸出部233的宽度为10埃～50埃。
本实施例中，所述隔离层241的厚度为5埃～90埃。
本实施例中，所述半导体结构还包括栅极结构250。
所述栅极结构250包括横跨所述鳍部201的栅介质层，所述栅介质层覆盖所述鳍部201部分侧壁和顶部表面；位于所述栅介质层上的栅极。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高K介质材料(K大于3.9)，如HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
所述栅介质层的材料为高K介质材料(K大于3.9)，如HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4；所述金属栅电极层的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
综上，本发明实施例的半导体结构中所述隔离层的致密性大于所述凸出部的致密性，因此，所述半导体结构的凸出部顶部表面与隔离层表面的高度差较小。因此所述半导体结构的漏电流较小。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；
在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述鳍部部分侧壁，所述初始隔离结构表面低于所述鳍部顶部表面；
在形成初始隔离结构之后，在所述鳍部侧壁表面形成侧墙；
以所述侧墙为掩膜对所述初始隔离结构进行刻蚀，去除部分初始隔离结构，形成隔离结构，所述隔离结构包括隔离体和凸出于所述隔离体表面的初始凸出部，所述初始凸出部覆盖所述鳍部部分侧壁；
对所述初始隔离结构进行刻蚀之后，去除所述侧墙；
去除所述侧墙之后，在所述隔离体和所述初始凸出部上形成初始隔离层；
对所述初始隔离层和初始凸出部进行刻蚀，形成隔离层和凸出部，在对所述初始隔离层和初始凸出部进行刻蚀的条件下，所述初始隔离层材料与所述初始凸出部材料的刻蚀选择比值小于1。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤包括：在所述初始隔离结构上和所述鳍部侧壁和顶部上形成侧墙材料层；去除所述初始隔离结构和鳍部顶部上的侧墙材料层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成侧墙材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述初始隔离结构和鳍部顶部上的侧墙材料层的工艺包括各向异性干法刻蚀。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始隔离结构与所述初始隔离层的材料相同。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述初始隔离结构与所述初始隔离层的材料为氧化硅。
8.如权利要求1或6所述的半导体结构的形成方法，其特征在于，形成所述初始隔离层的工艺包括：高密度等离子体沉积工艺或高深宽比沉积工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述初始隔离结构的工艺包括：流体化学气相沉积工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始隔离层和初始凸出部进行刻蚀的工艺包括：干法刻蚀或湿法刻蚀工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始隔离层和初始凸出部进行刻蚀的条件下，刻蚀气体对所述初始隔离层材料和所述初始凸出部材料的刻蚀选择比值为0.5～0.9。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始隔离层和初始凸出部进行刻蚀的刻蚀气体包括：He、NH3和NF3；
对所述初始隔离层和初始凸出部进行刻蚀的工艺参数包括：He的流量为600sccm～2000sccm，NH3的流量为200sccm～500sccm，NF3的流量为20sccm～200sccm；反应腔内压强为2mTorr～10Torr；刻蚀时间为5s～400s。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙为掩膜对所述初始隔离结构进行刻蚀之后，刻蚀去除的初始隔离结构的厚度为10埃～100埃。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的厚度为5埃～90埃。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始隔离层和初始凸出部进行刻蚀的过程中，所述初始凸出部的刻蚀速率大于所述初始隔离层的刻蚀速率。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的厚度为10埃～50埃。
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