CN1263095C - 双栅极介电层及其制造方法 - Google Patents
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Abstract
本发明提供一种双栅极介电层，其制造方法为，首先，提供一半导体基底，半导体基底具有一第一区块及一第二区块，在半导体基底上形成一第一高介电常数材料层并进行一退火步骤以在表面上形成一致密层；接着，在第一高介电常数材料层上形成一第二高介电常数材料层并使致密层为蚀刻停止层，蚀刻形成于第一区块上方的第二高介电常数材料层至露出第一高介电常数材料层为止。
Description
技术领域
本发明是涉及一种半导体元件的制造方法，特别是涉及一种在同一芯片上混合设置有低功率元件及高效能元件的半导体元件及其制造方法。
背景技术
通常同时具有两种不同栅极元件的做法，是将逻辑元件及周边元件分别形成在不同的芯片，再将其设置在同一板上，这样的做法并无法确保其高速性。因此，后来出现一种混合有两种元件的半导体装置，即所谓的嵌入式半导体装置。通常，逻辑元件区域的晶体管的栅极氧化层需要较薄的厚度，以提升晶体管的驱动能力，而周边元件区域，例如存储器元件区域的晶体管则需要较厚的栅极氧化层，以避免例如5.5伏特的供给电压产生的电击穿(break down)现象。因此，此种嵌入式半导体装置需要双栅极氧化层(dual gate oxide)、亦即不同厚度的栅极氧化层。以下特举二例以说明通常形成双栅极氧化层的方法。
请参考图1a-1c，图1a-1c是显示通常形成双栅极氧化层的方法的示意图。
请参考图1a，首先，提供一半导体基底101，半导体基底101具有隔离区(未显示)，隔离区是用来将半导体基底101上的第一有源区11及第二有源区12隔离开来。其中，隔离区例如是浅沟槽隔离区(shallow trench isolation，STI)。
然后，于半导体基底101上形成一氧化层103，并于氧化层103上形成一图案化掩模层104。以图案化掩模层104为掩模蚀刻氧化层103，使得半导体基底101的第一有源区上形成栅极氧化层103a。其中，氧化层103例如是氮氧化硅层；蚀刻的方法例如是以氩氟酸溶液进行湿蚀刻。
请参考图1b，将图案化掩模104移除后，以氧气或氮气对形成有栅极氧化层103a的半导体基底101进行热氧化处理。
请参考图1c，进行热氧化处理之后，会在半导体基底101的第二有源区12表面上形成一薄氧化层，此薄氧化层即为第二栅极介电层105；同时，栅极介电层103a会因为先前进行热氧化法的关系而追加成长，成为厚度较厚的第一栅极介电层103b。这样，即形成同时具备有不同厚度的栅极氧化层的嵌入式半导体装置。
因为上述光致抗蚀剂层直接与薄氧化层接触，所以光致抗蚀剂层中所含的各种不纯物(例如金属不纯物)会扩散至薄栅极氧化层，并且在剥除光致抗蚀剂层时，也会损坏栅极氧化层，而严重影响薄栅极氧化层的可靠度。同时，物理性厚度越厚的栅极氧化层，其隧穿至栅极的隧穿电流(tunnel current)会越小，导致栅极漏电流变高，尤其是预计在2005年时，逻辑元件的栅极氧化层将具有等效氧化层厚度(equivalent oxide thickness，EOT)为1.8nm的氧化层将会严重影响产品的品质；因此，一种以高介电常数材料层作为栅极介电层的方法即应运而生。
请参考图2a-2d，图2a-2d是显示另一通常的形成双栅极氧化层的方法的示意图。
请参考图2a，首先，提供一半导体基底201，半导体基底201具有隔离区(未显示)，隔离区是用来将半导体基底201上的第一有源区21.及第二有源区22隔离开来。其中，隔离区例如是浅沟槽隔离区(shallow trench isolation，STI)。
然后，在半导体基底201上按照顺序形成一接口层203及一高介电常数材料层204，并于第一有源区22上方的高介电常数材料层204上形成一图案化掩模层205。其中，接口层203的材料例如是氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等，接口层203是用来使高介电常数材料层204与半导体基底201紧密连接；高介电常数材料层204例如是氧化钽(Ta2O5)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钇(Y2O3)、氧化镧(La2O5)、上述材料的铝化物或硅化物、或上述材料的叠层，厚度大约为5至50。
请参考图2b，以图案化掩模层205为掩模，对高介电常数材料层204进行蚀刻步骤，以去除半导体基底201的第一有源区21上的高介电常数材料层204，而在第二有源区22上形成高介电常数材料层204a。其中，蚀刻步骤例如是以蚀刻液对高介电常数材料层204进行蚀刻，蚀刻液例如是氢氟酸(HF)或硫酸(H2SO4)或磷酸(H3PO4)或硝酸(HNO3)其中之一。
因为高介电常数材料层通常都具有很高的化学阻抗性，活性低、不易进行反应；所以在对高介电常数材料层204进行蚀刻时，处理室的射频及偏压(biasvoltage)必须设定为很高的值，并且，必须进行很长的时间。
由于上述原因，高介电常数材料层204很难达到自接口层203上移除的目的，接口层203会在高介电常数材料层204的蚀刻过程中被移除，且在半导体基底201的表面上产生少许残留，将会导致后续在第一有源区21上形成的高介电常数材料层无法被紧密附著；所以，在蚀刻之后需增加一预先清洗(pre-clean)步骤来清洗半导体基底201的表面。对半导体基底201进行清洗之后，以图案化掩模层205为掩模，在半导体基底201的第一有源区21上形成一新的接口层206，然后将图案化掩模层205去除，如图2c所示。
请参考图2d，接著，在接口层206上形成一厚度大约为10至500的高介电常数材料层207，高介电常数材料层207亦同时会形成在高介电常数材料层204a上。半导体基底201的第一有源区21上所形成的高介电常数材料层207即为第一栅极介电层；而第二有源区22上所形成的高介电常数材料层204a及高介电常数材料层207则共同组成第二栅极介电层。这样，即形成同时具备有不同厚度的栅极氧化层的嵌入式半导体装置。其中高介电常数材料层207与高介电常数材料层204a的材质可以相同，但厚度小于高介电常数材料层204a。
上述方法中，增加了预先清洗(pre-clean)步骤及再一次形成接口层的步骤，额外增加的步骤不仅延长了制作过程时间，还增加了制作成本的花费。
发明内容
本发明所要解决的技术问题提供一种双栅极介电层的制造方法，不需要额外的预先栅极清洗步骤(pre-gate clean)及接口层成长；同时，另外在二栅极介电层的形成期间所增加的退火步骤可有效改善栅极介电层的质量。
本发明的另一目的在于提供一种双栅极介电层，可有效避免隧穿电流变小，栅极漏电流变高的问题，同时并能解决光致抗蚀剂污染栅极氧化层的问题。
为实现上述目的，本发明提供一种双栅极介电层的制造方法，包括下列步骤：提供一半导体基底，该半导体基底具有一第一区块及一第二区块；于该半导体基底上形成一第一高介电常数材料层；对第一高介电常数材料层的表面进行一退火步骤，以形成一致密层；在该第一高介电常数材料层上形成一第二高介电常数材料层；及以该致密层为蚀刻停止层，蚀刻形成于该第一区块上方的该第二高介电常数材料层至露出该第一高介电常数材料层为止。
根据上述目的，本发明再提供一种双栅极介电层的制造方法，包括下列步骤：提供一半导体基底，半导体基底具有一第一区块及一第二区块，且半导体基底上具有一接口层；在接口层上形成一第一高介电常数材料层；对第一高介电常数材料层的表面进行第一次退火处理，以形成一致密层；在第一高介电常数材料层上形成一第二高介电常数材料层；在第二区块上方的第二高介电常数材料层上形成一图案化掩模层；使致密层为蚀刻停止层，且以图案化掩模层为掩模蚀刻第一区块上的第二高介电常数材料层至露出第一高介电常数材料层为止，在第一区块上形成一第一栅极介电层；及去除图案化掩模层，在第二区块上形成一第二栅极介电层，第二栅极介电层为第一高介电常数材料层及第二高介电常数材料层的组合。
根据上述目的，本发明另提供一种双栅极介电层，包括：一半导体基底，半导体基底具有一第一区块及一第二区块；一第一高介电常数材料层，形成于第一区块上，用以作为第一栅极介电层，其中第一高介电常数材料层上具有一致密化表层；及一第二高介电常数材料层与第一高介电常数材料层的组合层，形成于第二区块上，用来作为第二栅极介电层。
为使本发明的目的、特征、和优点能有进一步的了解，配合附图，详细说明如下：
附图说明
图1a-1c是显示通常形成双栅极氧化层的方法的示意图。
图2a-2d图是显示另一通常形成双栅极氧化层的方法的示意图。
图3a-3e是显示本发明的形成双栅极氧化层的方法的示意图。
具体实施方式
请参考图3a-3e，图3a-3e是显示本发明的形成双栅极氧化层的方法的示意图。
请参考图3a，首先，提供一半导体基底301，半导体基底301具有隔离区(未显示)，隔离区是用来将半导体基底301上的第一有源区31及第二有源区32隔离开来。其中，隔离区例如是浅沟槽隔离区(shallow trench isolation，STI)。
在基底301的表面进行栅极前清洗的步骤(pre-gate clean)，此清洗步骤可使用通常中任何的亲水性或疏水性清洗技术。然后，在半导体基底301上依照顺序形成一厚度约为5至50的接口层(interfacial layer)303及一厚度约为10至500的高介电常数材料层304，高介电常数材料层304的厚度较好者为20。其中，接口层303的材料例如是氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)等，接口层303是用以使高介电常数材料层304与半导体基底301紧密连接；高介电常数材料层304例如是氧化钽(Ta2O5)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钇(Y2O3)、氧化镧(La2O5)、上述材料的铝化物或硅化物、或上述材料的叠层。
请参考图3b，然后，在摄氏400至1000度的温度下，以氧气(O2)、一氧化氮(NO)、一氧化二氮(N2O)、氨气(NH3)、氮气(N2)或上述气体的混合气体等气体对高介电常数材料层304进行30秒至5分的退火步骤，退火步骤可使高介电常数材料层304更加稳定，并且在高介电常数材料层304的表面上会形成一致密层，例如是高介电常数材料氧化层304a，如图3c所示。退火步骤后形成的高介电常数材料氧化层304a的结构会因结构重组的关系而较高介电常数材料层304更加致密，可在后续制造过程中作为蚀刻停止层用。
请参考图3d，在高介电常数材料氧化层304a上形成一厚度约为10至500的高介电常数材料层305，高介电常数材料层305的厚度较佳者为30；并形成一图案化掩模层306，图案化掩模层306会覆盖第二有源区32上方的高介电常数材料氧化层305的表面。其中，高介电常数材料层305的材质可与高介电常数材料层304的材质相同或不相同都可以，例如是氧化钽(Ta2O5)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钇(Y2O3)、氧化镧(La2O5)、上述材料的铝化物或硅化物、或上述材料的叠层。
请参考图3e，然后，以图案化掩模层306为掩模对高介电常数材料层305进行蚀刻，直至露出高介电常数材料氧化层304a的表面为止，然后，将图案化掩模层306去除。其中，蚀刻步骤例如是以蚀刻液对高介电常数材料层304进行蚀刻，蚀刻液例如是氢氟酸(HF)或硫酸(H2SO4)或磷酸(H3PO4)或硝酸(HNO3)其中之一。
这样，第一有源区31上即形成一由高介电常数材料层304构成的厚度大约为15至25的第一栅极介电层；第二有源区32上形成一由高介电常数材料层304及305a共同构成第二栅极介电层的厚度约为10至500的第二栅极介电层。
然后，可在摄氏500至1000度的温度下，以氧气(O2)、一氧化氮(NO)、一氧化二氮(N2O)、氨气(NH3)、氮气(N2)或上述气体的混合气体等气体对高介电常数材料层304进行一次30秒至5分的再退火步骤，可以使由高介电常数材料层所组成的第一栅极介电层及第二栅极介电层的质量更加稳定。
因为高介电常数材料的介电常数较氧化层要来的高，在相同的等效氧化层厚度下，高介电常数材料的厚度会是氧化层厚度的介电常数比值的倒数。换句话说，如果高介电常数材料的介电常数为N，氧化层的介电常数为1，当两者的等效氧化层厚度相同时，高介电常数材料厚度会是氧化层厚度的1/N。
本发明提供的双栅极介电层具有一由高介电常数材料层304构成的厚度较薄的第一栅极介电层及由高介电常数材料层304及305构成的厚度较厚的第二栅极介电层。高介电常数材料层304的表面上还包含一形成在高介电常数材料层304表面上的致密层，致密层除了可提供较佳的质量外，其紧实的构造还可作为蚀刻停止层用，具有保护高介电常数材料层304的作用。
利用本发明所提供的双栅极介电层的制造方法所制造的双栅极介电层，逻辑元件的栅极介电层会比一般制造方法具有高的等效氧化层厚度，但是物理性厚度却会较薄，因此可改善一般的栅极漏电流的问题；同时，因为制造由氧化层所构成的厚度较薄的周边元件时，因为不进行形成二高介电常数的栅极介电层之间进行蚀刻步骤，不会使接口层被去除，因此也不会使半导体基底被污染，周边元件的栅极介电层可具有良好的质量，而提高了产品的可靠度。而且本发明所提供的双栅极介电层的制造方法可在同一处理室中进行，例如是ASMPolygon公司出产的多腔室高介电常数材料沉积器具(cluster High-k depositiontools)的处理室，可免除破真空对产品所造成的污染。
虽然本发明以较佳实施例公开如上，然其并非用来限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作更动与润饰，因此本发明的保护范围应当视后面所附的申请专利范围所界定的权利要求为准。
Claims (16)
1.一种双栅极介电层的制造方法，其特征在于，它包括下列步骤：
提供一半导体基底，该半导体基底具有一第一区块及一第二区块；
在该半导体基底上形成一第一高介电常数材料层；
对该第一高介电常数材料层的表面进行一退火步骤，以形成一致密层；
在该第一高介电常数材料层上形成一第二高介电常数材料层；及
以该致密层作为蚀刻停止层，蚀刻形成于该第一区块上方的该第二高介电常数材料层直至露出该第一高介电常数材料层为止。
2.如权利要求1所述的双栅极介电层的制造方法，其特征在于还包括一后退火步骤，在摄氏500度至1000度的温度下，以30秒至300秒的时间进行处理。
3.如权利要求2所述的双栅极介电层的制造方法，其特征在于后退火步骤以氮气、氨气、氧气、一氧化氮或一氧化二氮或上述气体的混合气体作为反应气体。
4.如权利要求1所述的双栅极介电层的制造方法，其特征在于第一高介电常数材料层的厚度为10至500。
5.如权利要求1所述的双栅极介电层的制造方法，其特征在于第二高介电常数材料层的厚度为10至500。
6.如权利要求1所述的双栅极介电层的制造方法，其特征在于半导体基底还包括一隔离区以隔离该第一区块及该第二区块。
7.如权利要求1所述的双栅极介电层的制造方法，其特征在于第一高介电常数材料层为氧化钽、氧化钛、氧化铝、氧化锆、氧化铪、氧化钇、氧化镧、上述材料的铝化物或硅化物、或上述材料的叠层。
8.如权利要求1所述的双栅极介电层的制造方法，其特征在于所述的第二高介电常数材料层为氧化钽、氧化钛、氧化铝、氧化锆、氧化铪、氧化钇、氧化镧、上述材料的铝化物或硅化物、或上述材料的叠层。
9.一种双栅极介电层，其特征在于，它包括：
一半导体基底，该半导体基底具有一第一区块及一第二区块；
一第一高介电常数材料层，形成于该第一区块上，用以作为第一栅极介电层，其中该第一高介电常数材料层上具有一致密化表层；及
一第二高介电常数材料层与该第一高介电常数材料层的组合层，形成于该第二区块上，用来作为第二栅极介电层。
10.如权利要求9所述的双栅极介电层，其特征在于所述的半导体基底还包括一隔离区，用来隔离该第一区块及该第二区块。
11.如权利要求9所述的双栅极介电层，其特征在于所述的第一高介电常数材料层与该半导体基底之间还具有一接口层，该接口层为氮氧化硅层。
12.如权利要求9所述的双栅极介电层，其特征在于所述的第一高介电常数材料层为氧化钽、氧化钛、氧化铝、氧化锆、氧化铪、氧化钇、氧化镧、上述材料的铝化物或硅化物、或上述材料的叠层。
13.如权利要求9所述的双栅极介电层，其特征在于所述的第二高介电常数材料层为氧化钽、氧化钛、氧化铝、氧化锆、氧化铪、氧化钇、氧化镧、上述材料的铝化物或硅化物、或上述材料的叠层。
14.如权利要求9所述的双栅极介电层，其特征在于所述的第一高介电常数材料层的厚度为10至500。
15.如权利要求9所述的双栅极介电层，其特征在于所述的第二高介电常数材料层的厚度为10至500。
16.如权利要求9所述的双栅极介电层，其特征在于所述的第一高介电常数材料层的厚度小于该第二高介电常数材料层。
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