CN104934373A - 一种阵列基板及其制作方法 - Google Patents

一种阵列基板及其制作方法 Download PDF

Info

Publication number
CN104934373A
CN104934373A CN201510386024.XA CN201510386024A CN104934373A CN 104934373 A CN104934373 A CN 104934373A CN 201510386024 A CN201510386024 A CN 201510386024A CN 104934373 A CN104934373 A CN 104934373A
Authority
CN
China
Prior art keywords
thin film
type thin
film transistor
insulating layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510386024.XA
Other languages
English (en)
Other versions
CN104934373B (zh
Inventor
文亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianma Microelectronics Co Ltd
Xiamen Tianma Microelectronics Co Ltd
Original Assignee
Tianma Microelectronics Co Ltd
Xiamen Tianma Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianma Microelectronics Co Ltd, Xiamen Tianma Microelectronics Co Ltd filed Critical Tianma Microelectronics Co Ltd
Priority to CN201510386024.XA priority Critical patent/CN104934373B/zh
Publication of CN104934373A publication Critical patent/CN104934373A/zh
Application granted granted Critical
Publication of CN104934373B publication Critical patent/CN104934373B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种阵列基板及其制作方法，所述阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，其中，所述N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同。所述制作方法包括在多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层和栅极之间形成绝缘层，其中所述N型薄膜晶体管和P型薄膜晶体管的绝缘层厚度不同，以实现减少阵列基板功耗，提高器件稳定性的效果。

Description

一种阵列基板及其制作方法
技术领域
本发明实施例涉及液晶显示器技术领域，尤其涉及一种阵列基板及其制作方法。
背景技术
低温多晶硅技术(Low Temperature Poly-silicon，LTPS)技术是新一代的薄膜晶体管(Thin Film Transistor，TFT)显示器制造流程，主要是通过准分子激光退火、金属优化晶化或固相晶化法工艺将非晶硅薄膜转变为多晶硅薄膜。LTPS TFT显示器具有更快的响应时间，更高的分辨率，因此具有更佳的画面显示品质。并且还可以在阵列基板的周边电路区使用LTPS技术，制作多个N型薄膜晶体管和多个P型薄膜晶体管，实现逻辑电路，减少集成电路，简化显示装置的外围。进而实现窄边框技术。
图1为现有技术中阵列基板N型薄膜晶体管和P型薄膜晶体管的电流电压曲线曲线示意图，传统的LTPS TFT阵列基板由于在制备工艺中采用“fullchannel doping”技术，即同时对N型薄膜晶体管和P型薄膜晶体管进行沟道掺杂，导致N型薄膜晶体管和P型薄膜晶体管的阈值电压Vth距离太近，从而使栅极电压为零时的漏极电流比较大，造成较大的功耗，并且N型薄膜晶体管和P型薄膜晶体管的阈值电压Vth距离太近还会导致器件不稳定。
发明内容
本发明实施例提供一种阵列基板及其制作方法，以实现减少阵列基板功耗，提高器件稳定性的效果。
第一方面，本发明实施例提供了一种阵列基板，所述阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，其中，所述N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同。
第二方面，本发明实施例还提供一种阵列基板的制作方法，所述阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，所述制作方法包括：
在多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层和栅极之间形成绝缘层，其中所述N型薄膜晶体管和P型薄膜晶体管的绝缘层厚度不同。
本发明实施例提供的阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，并且所述N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同。由于N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同，因此，N型薄膜晶体管和P型薄膜晶体管的Vth之间的距离变大，从而使栅极电压为零时对应的漏极电流减小，降低了阵列基板功耗，提高器件稳定性。
附图说明
图1为现有技术中阵列基板N型薄膜晶体管和P型薄膜晶体管的电流电压曲线示意图；
图2为本发明实施例提供的阵列基板的N型薄膜晶体管和P型薄膜晶体管的电流电压曲线示意图；
图3为本发明实施例提供的一种阵列基板的示意图；
图4a-图4h为制备图3所示阵列基板的制作方法各步骤对应结构的剖面图；
图5为本发明实施例提供的又一种阵列基板的结构示意图；
图6a-图6h为制备图5所示阵列基板的制作方法各步骤对应结构的剖面图；
图7为本发明实施例提供的又一种阵列基板的结构示意图；
图8为本发明实施例提供的又一种阵列基板的结构示意图；
图9a-图9h为制备图7所示阵列基板的制作方法各步骤对应结构的剖面图；
图10为本发明实施例提供的又一种阵列基板的结构示意图；
图11a-图11g为制备图10所示阵列基板的制作方法各步骤对应结构的剖面图；
图12为本发明实施例提供的又一种阵列基板的结构示意图；
图13为本发明实施例提供的又一种阵列基板的结构示意图；
图14为本发明实施例提供的又一种阵列基板的结构示意图；
图15a-图15g为制备图13所示阵列基板的制作方法各步骤对应结构的剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供一种阵列基板，所述阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，其中，所述N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同。
图2为本发明实施例提供的阵列基板的N型薄膜晶体管和P型薄膜晶体管的电流电压曲线示意图，参见图2，N型薄膜晶体管的Vth为1.5V，P型薄膜晶体管的Vth为-1.5V，与图1中的Vth(N型薄膜晶体管)＝0.6V，Vth(P型薄膜晶体管)＝-0.6V相比，N型薄膜晶体管的Vth与P型薄膜晶体管的Vth之间的距离显著增加，当栅极电压Vg等于0时对应的漏极电流Id也显著变小，从现有技术中的10-8～10-9A降低到10-12A。因此，本发明实施例通过将N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层设置为不同厚度，能够解决现有技术中在full channeldoping过程中引起N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
需要说明的是，本发明实施例提供的阵列基板包括显示区和周边电路区，其中显示区中的薄膜晶体管可以是N型薄膜晶体管或者P型薄膜晶体管，本发明实施例在此不作限制，并且，所述阵列基板的多个N型薄膜晶体管和多个P型薄膜晶体管可以为顶栅结构，还可以是底栅结构。
本发明实施例还提供一种阵列基板的制作方法，所述阵列基板的周边电路区包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，所述制作方法包括：
在多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层和栅极之间形成绝缘层，其中所述多个N型薄膜晶体管和多个P型薄膜晶体管的绝缘层厚度不同。
具体的，当所述阵列基板的N型薄膜晶体管和P型薄膜晶体管为顶栅结构时，所述方法包括：
形成多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的绝缘层；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的栅极；
其中，所述N型薄膜晶体管和P型薄膜晶体管的绝缘层厚度不同。
当所述阵列基板的N型薄膜晶体管和P型薄膜晶体管为底栅结构时，所述方法包括：
形成多个N型薄膜晶体管和多个P型薄膜晶体管的栅极；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的绝缘层；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层；
其中，所述N型薄膜晶体管和P型薄膜晶体管的绝缘层厚度不同。
对于上述实施例中，设置所述N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同，具体有多种实现方式，下面就各优选实施方式进行详细描述。
图3为本发明实施例提供的一种阵列基板的示意图，如图3所示，该阵列基板包括多个N型薄膜晶体管11和多个P型薄膜晶体管12(图3为描述方便，仅示出一个N型薄膜晶体管和1个P型薄膜晶体管)，所述N型薄膜晶体管11包括多晶硅层110、栅极130，以及位于所述多晶硅层110和栅极130之间的绝缘层120；所述P型薄膜晶体管12包括多晶硅层110、栅极130，以及位于所述多晶硅层110和栅极130之间的绝缘层140。其中，所述N型薄膜晶体管11中多晶硅层110和栅极130之间的绝缘层120厚度D1，与所述P型薄膜晶体管20中多晶硅层110和栅极130之间的绝缘层140厚度D2不同，即D1≠D2。参见图3，所述N型薄膜晶体管11中所述多晶硅层110和栅极130之间的绝缘层120包括栅极绝缘层121；所述P型薄膜晶体管12中所述多晶硅层110和栅极130之间的绝缘层140包括栅极绝缘层121，以及位于所述栅极绝缘层121与多晶硅层110之间的隔离层141；并且N型薄膜晶体管11的栅极绝缘层121和P型薄膜晶体管12的栅极绝缘层121的厚度相同都为D1，P型薄膜晶体管12的隔离层141的厚度为D3，P型薄膜晶体管12中所述多晶硅层110和栅极130之间的绝缘层140厚度D2＝D1+D3。本发明实施例通过在P型薄膜晶体管的栅极绝缘层与多晶硅层之间设置隔离层，使N型薄膜晶体管和P型薄膜晶体管的多晶硅层和栅极之间的绝缘层厚度不同，防止在full channel doping过程中引起N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
本发明实施例还提供了一种制作上述阵列基板的方法，下面对本发明实现上述实施例提供的阵列基板的制作方法做详细说明。图4a-图4h是本发明实施例提供的阵列基板的制作方法各步骤对应结构的剖面图，该阵列基板的制作方法用于制备如图3所示的阵列基板，该阵列基板的制作方法包括：
步骤11、在衬底上依次形成多晶硅层和隔离层；
参见图4a，在衬底100上依次形成多晶硅层110和隔离层141。
其中，所述多晶硅层110是通过准分子激光退火、金属优化晶化或固相晶化法工艺将非晶硅薄膜转变而成。所述隔离层141可以是在形成多晶硅层110后，对所述多晶硅层110进行热氧化形成，还可以是通过物理/化学气相沉积单独的制程工艺形成隔离层141，本实施例对此不作限制。
可选的，为防止光线照射导致薄膜晶体管的多晶硅层110退化引起薄膜晶体管产生漏电流，在所述多晶硅层110朝向衬底100的一侧设置遮光层150。
进一步的，还可以根据实际生产需要在所述遮光层150朝向多晶硅层110的依次设置缓冲层160，以获得较高质量的多晶硅层110。
步骤12、对所述多晶硅层和隔离层进行刻蚀，形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
参见图4b，对所述多晶硅层110和隔离层141进行刻蚀，形成N型薄膜晶体管的岛区图形101和P型薄膜晶体管的岛区图形102。N型薄膜晶体管的岛区图形101和P型薄膜晶体管的岛区图形102均包括两层，即多晶硅层110和隔离层141。N型薄膜晶体管的岛区图形101包括沟道区1011以及位于所述沟道区1011两侧的源区1012和漏区1013；P型薄膜晶体管的岛区图形102包括沟道区1021以及位于所述沟道区1021两侧的源区1022和漏区1023。
步骤13、对所述N型薄膜晶体管的源区和漏区进行掺杂；
参见图4c，对所述N型薄膜晶体管的源区1012和漏区1013进行掺杂时，先形成第一光阻图形170，所述第一光阻图形170覆盖P型薄膜晶体管的岛区图形以及N型薄膜晶体管的沟道区1011，且曝露所述N型薄膜晶体管的源区1012和漏区1013，从而实现对N型薄膜晶体管的源区1012和漏区1013的N型掺杂。
步骤14、去除所述N型薄膜晶体管的隔离层；
参见图4d1和图4d2，去除N型薄膜晶体管的隔离层141可以采用干法刻蚀或者湿法刻蚀的工艺，就还可以通过干法与湿法刻蚀相配合去除N型薄膜晶体管的隔离层141。
具体的，参见图4d1,可以先采用干法刻蚀去除N型薄膜晶体管的隔离层141上的部分光阻层以及隔离层；参见图4d2，然后采用湿法刻蚀进一步去除N型薄膜晶体管中剩余的隔离层141，然后清除膜层上的光阻，此时，只有P型薄膜晶体管中设置有隔离层141。
步骤15、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
参见图4e，对N型薄膜晶体管和P型薄膜晶体管的岛区图形101和102进行沟道掺杂，由于P型薄膜晶体管中设置有隔离层141，因此沟道掺杂后，P型薄膜晶体管的多晶硅层110中的掺杂量比N型薄膜晶体管的多晶硅层110中的掺杂量少，使N型薄膜晶体管的阈值电压Vth与P型薄膜晶体管的阈值电压Vth之间的距离变大，并且可以显著降低栅极电压Vg等于0时对应的漏极电流Id，因此可以避免沟道掺杂过程中引起N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
步骤16、依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极绝缘层和栅极；
参见图4f，依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极绝缘层121和栅极130。其中，所述N型薄膜晶体管中所述多晶硅层110和栅极130之间的绝缘层120为栅极绝缘层121；所述P型薄膜晶体管中所述多晶硅层110和栅极130之间的绝缘层140包括栅极绝缘层121，以及位于所述栅极绝缘层121与多晶硅层110之间的隔离层141，隔离层141的厚度为D3；所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层121厚度相同，均为D1。因此，N型薄膜晶体管中多晶硅层110和栅极130之间的绝缘层厚度D1与P型薄膜晶体管中多晶硅层110和栅极130之间的绝缘层厚度D2不同，由于P型薄膜晶体管中设置有隔离层141，因此，P型薄膜晶体管中多晶硅层110和栅极130之间的绝缘层厚度D2＝D1+D3。
对N型薄膜晶体管的源区1012和漏区1013进行N型掺杂后，N型薄膜晶体管的源区1012和漏区1013与沟道区1011的掺杂浓度相差较大，会形成突变结，容易引起较大的漏电流。可选的，在依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极绝缘层121和栅极130后，还可以对所述N型薄膜晶体管和P型薄膜晶体管进行轻掺杂，以降低N型薄膜晶体管的源区和漏区进行N型掺杂引起的漏电流。
步骤17、对所述P型薄膜晶体管的源区和漏区进行掺杂；
参见图4g，对所述P型薄膜晶体管的源区1022和漏区1023进行掺杂时，先形成第二光阻图形180，所述第二光阻图形180覆盖N型薄膜晶体管的岛区图形，且曝露所述P型薄膜晶体管的源区1022和漏区1023，从而实现对P型薄膜晶体管的源区1022和漏区1023的P型掺杂。对P型薄膜晶体管的源区1022和漏区1023的P型掺杂之后清除膜层上的光阻。
步骤18、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述源区和漏区连接；
参见图4h，依次形成层间绝缘层190、过孔(图中未示出)、所述N型薄膜晶体管的源极191和漏极192、P型薄膜晶体管的源极193和漏极194，所述N型薄膜晶体管的源极191和漏极192分别通过所述层间绝缘层190的过孔与所述N型薄膜晶体管的源区1012、漏区1013连接、P型薄膜晶体管的源极143和漏极144分别通过所述层间绝缘层190的过孔与所述P型薄膜晶体管的源区1022、漏区1023连接。
本发明实施例提供的制作方法，由于在多晶硅层上方设置了隔离层，因此在沟道掺杂以及N型薄膜晶体管以及P型薄膜晶体管的源区掺杂、漏区掺杂过程中，可以避免多晶硅层与光阻材料的直接接触。光阻材料与多晶硅层直接接触会导致光阻材料中的离子向多晶硅层中扩散，以及光阻材料中的有机残留物对多晶硅层的污染，从而因此后续源/漏金属电极与多晶硅层的接触电阻变大，导致期间不稳定。所以本发明实施例还可以避免光阻材料对多晶硅层的污染导致的发热以及不稳定的问题。此外，本发明实施例无需分步光刻制作掩膜图形进行N型薄膜晶体管和P型薄膜晶体管的沟道掺杂，因此节省了制程，提高了生产效率。
图5为本发明实施例提供的又一种阵列基板的结构示意图，与上述实施例不同的是该阵列基板包括多个N型薄膜晶体管21和多个P型薄膜晶体管22(图5为描述方便，仅示出一个N型薄膜晶体管和1个P型薄膜晶体管)，所述N型薄膜晶体管21包括多晶硅层210、栅极230，以及位于所述多晶硅层210和栅极230之间的绝缘层220；所述P型薄膜晶体管22包括多晶硅层210、栅极230，以及位于所述多晶硅层210和栅极230之间的绝缘层240。其中，所述N型薄膜晶体管21中多晶硅层210和栅极230之间的绝缘层220，与所述P型薄膜晶体管22中多晶硅层210和栅极230之间的绝缘层240厚度不同。所述N型薄膜晶体管21中所述多晶硅层210和栅极230之间的绝缘层220包括栅极绝缘层221，以及位于所述栅极绝缘层221与多晶硅层210之间的隔离层222；所述P型薄膜晶体管22中所述多晶硅层210和栅极230之间的绝缘层240为栅极绝缘层221；并且N型薄膜晶体管21的栅极绝缘层221和P型薄膜晶体管22的栅极绝缘层221的厚度相同。本发明实施例通过在N型薄膜晶体管的栅极绝缘层与多晶硅层之间设置隔离层，使N型薄膜晶体管和P型薄膜晶体管的多晶硅层和栅极之间的绝缘层厚度不同，防止在full channel doping过程中引起N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
本发明实施例还提供了一种制作上述阵列基板的方法，下面对本发明实现上述实施例提供的阵列基板的制作方法做详细说明。图6a-图6h是本发明实施例提供的阵列基板的制作方法各步骤对应结构的剖面图，该阵列基板的制作方法用于制备如图5所示的阵列基板，该阵列基板的制作方法包括：
步骤21、在衬底上依次形成多晶硅层和隔离层；
参见图6a，在衬底200上依次形成多晶硅层210和隔离层222。
可选的，为防止光线照射导致薄膜晶体管的多晶硅层210退化引起薄膜晶体管产生漏电流，在所述多晶硅层210朝向衬底200的一侧设置遮光层250。
进一步的，还可以根据实际生产需要在所述遮光层250朝向多晶硅层210的依次设置缓冲层260，以获得较高质量的多晶硅层210。
步骤22、对所述多晶硅层和隔离层进行刻蚀，形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
参见图6b，对所述多晶硅层210和隔离层222进行刻蚀，形成N型薄膜晶体管的岛区图形201和P型薄膜晶体管的岛区图形202。N型薄膜晶体管的岛区图形201和P型薄膜晶体管的岛区图形202均包括两层，即多晶硅层210和隔离层222。N型薄膜晶体管的岛区图形201包括沟道区2011以及位于所述沟道区2011两侧的源区2012和漏区2013；P型薄膜晶体管的岛区图形202包括沟道区2021以及位于所述沟道区2021两侧的源区2022和漏区2023。
步骤23、对所述P型薄膜晶体管的源区和漏区进行掺杂；
参见图6c，对所述P型薄膜晶体管的源区2022和漏区2023进行掺杂时，先形成第二光阻图形270，所述第二光阻图形270覆盖N型薄膜晶体管的岛区图形以及P型薄膜晶体管的沟道区2011，且曝露所述P型薄膜晶体管的源区2022和漏区2023，从而实现对P型薄膜晶体管的源区2022和漏区2023的P型掺杂。
步骤24、去除所述P型薄膜晶体管的隔离层；
P型薄膜晶体管的隔离层的去除过程与上述实施例中N型薄膜晶体管的隔离层的去除过程类似在此不作赘述，去除所述P型薄膜晶体管的隔离层后，最终得到图6d所述的剖面结构，参见图6d，此时，只有N型薄膜晶体管中设置有隔离层222。
步骤25、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
参见图6e，对N型薄膜晶体管和P型薄膜晶体管的岛区图形201和202进行沟道掺杂，由于N型薄膜晶体管中设置有隔离层222，因此沟道掺杂后，N型薄膜晶体管的多晶硅层210中的掺杂量比P型薄膜晶体管的多晶硅层210中的掺杂量少，使N型薄膜晶体管的阈值电压Vth与P型薄膜晶体管的阈值电压Vth之间的距离变大，并且可以显著降低栅极电压Vg等于0时对应的漏极电流Id，因此可以避免沟道掺杂过程中引起N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
步骤26、依次形成所述N型薄膜晶体管和P型薄膜晶体管栅极绝缘层和栅极；
参见图6f，依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极绝缘层221和栅极230。其中，所述N型薄膜晶体管中所述多晶硅层210和栅极230之间的绝缘层包括栅极绝缘层221和隔离层222，绝缘层的厚度D1，等于栅极绝缘层221厚度D2和隔离层222厚度D3之和，即D1＝D2+D3；所述P型薄膜晶体管中所述多晶硅层210和栅极230之间的绝缘层的厚度等于栅极绝缘层221的厚度D2。所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层221厚度相同，均为D2。因此，N型薄膜晶体管中多晶硅层210和栅极230之间的绝缘层厚度D1与P型薄膜晶体管中多晶硅层210和栅极230之间的绝缘层厚度D2不同，N型薄膜晶体管中多晶硅层210和栅极230之间的绝缘层厚度为D1＝D2+D3，P型薄膜晶体管中多晶硅层210和栅极230之间的绝缘层厚度等于D2。
与上述实施例类似，在依次形成所述N型薄膜晶体管和P型薄膜晶体管栅极绝缘层221和栅极230之后，还可以对所述N型薄膜晶体管和P型薄膜晶体管进行轻掺杂，以降低P型薄膜晶体管的源区和漏区进行N型掺杂引起的漏电流。
步骤27、对所述N型薄膜晶体管的源区和漏区进行掺杂；
参见图6g，对所述N型薄膜晶体管的源区2012和漏区2013进行掺杂时，先形成第一光阻图形280，所述第二光阻图形280覆盖P型薄膜晶体管的岛区图形，且曝露所述N型薄膜晶体管的源区2012和漏区2013，从而实现对N型薄膜晶体管的源区2012和漏区2013的N型掺杂。对N型薄膜晶体管的源区2012和漏区2013的N型掺杂之后清除膜层上的光阻。
步骤28、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述源区和漏区连接；
参见图6h，依次形成层间绝缘层290、过孔(图中未示出)、所述N型薄膜晶体管的源极291和漏极292、P型薄膜晶体管的源极293和漏极294，所述N型薄膜晶体管的源极291和漏极292分别通过所述层间绝缘层290的过孔与所述N型薄膜晶体管的源区2012、漏2013区相连；P型薄膜晶体管的源极293和漏极294分别通过所述层间绝缘层290的过孔与所述P型薄膜晶体管的的源区2022、漏2023区相连。
在上述各实施例的基础上，所述隔离层的材料可以是SiOx和SiNx中的任意一种或其组合。需要说明的是，所述隔离层可以是一层还可以是多层复合膜层结构，例如在靠近多晶硅层一侧设置SiOx层，在靠近栅极绝缘层的一侧设置SiNx层，所述隔离层包括SiOx层和所述SiNx层，这样设置的好处是，在靠近多晶硅层一侧设置SiOx层可以避免隔离层与多晶硅层之间发生较大的晶格失配，在靠近栅极绝缘层的一侧设置SiNx层可以提高抗击穿能力。
进一步的，所述隔离层的厚度优选设置为1nm-1um。
图7为本发明实施例提供的又一种阵列基板的结构示意图，该阵列基板包括多个N型薄膜晶体管31和多个P型薄膜晶体管32(图7为描述方便，仅示出一个N型薄膜晶体管和1个P型薄膜晶体管)，所述N型薄膜晶体管31包括多晶硅层310、栅极330，以及位于所述多晶硅层310和栅极330之间的绝缘层320；所述P型薄膜晶体管32包括多晶硅层310、栅极330，以及位于所述多晶硅层310和栅极330之间的绝缘层340。其中，所述N型薄膜晶体管31中多晶硅层310和栅极330之间的绝缘层320，与所述P型薄膜晶体管32中多晶硅层310和栅极330之间的绝缘层340厚度不同。与上述各实施例不同的是，所述N型薄膜晶体管31中的多晶硅层310和栅极330之间的绝缘层320仅为栅极绝缘层321；所述P型薄膜晶体管32中的多晶硅层310和栅极330之间的绝缘层340仅为栅极绝缘层341，且所述N型薄膜晶体管31的栅极绝缘层321和所述P型薄膜晶体管32的栅极绝缘层341厚度不同，所述N型薄膜晶体管31的栅极绝缘层321厚度大于所述P型薄膜晶体管32的栅极绝缘层341厚度。本发明实施例通过设置所述N型薄膜晶体管31的栅极绝缘层321厚度大于所述P型薄膜晶体管32的栅极绝缘层341厚度，使N型薄膜晶体管与P型薄膜晶体管形成非对称结构，同样可以防止N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
需要说明的是，在其他实施方式中，当所述N型薄膜晶体管中的多晶硅层和栅极之间的绝缘层仅为栅极绝缘层；所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层仅为栅极绝缘层，且所述N型薄膜晶体管的栅极绝缘层和所述P型薄膜晶体管的栅极绝缘层厚度不同时，还可以设置P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度，如图8所示，所述N型薄膜晶体管41(包括多晶硅层410、栅极430，以及位于所述多晶硅层410和栅极430之间的绝缘层420；所述P型薄膜晶体管42(包括多晶硅层410、栅极430，以及位于所述多晶硅层410和栅极430之间的绝缘层440。其中，所述N型薄膜晶体管41中多晶硅层410和栅极430之间的绝缘层420，与所述P型薄膜晶体管42中多晶硅层410和栅极430之间的绝缘层440厚度不同。所述N型薄膜晶体管41中的多晶硅层410和栅极430之间的绝缘层420仅为栅极绝缘层421；所述P型薄膜晶体管42中的多晶硅层410和栅极430之间的绝缘层440仅为栅极绝缘层441，且所述N型薄膜晶体管41的栅极绝缘层421和所述P型薄膜晶体管42的栅极绝缘层441厚度不同，所述P型薄膜晶体管42的栅极绝缘层441厚度大于所述N型薄膜晶体管41的栅极绝缘层421厚度。
本发明实施例还提供了一种制作上述图7所示的阵列基板的方法，下面，对本发明实现上述实施例提供的阵列基板的制作方法做详细说明。图9a-图9h是本发明实施例提供的阵列基板的制作方法各步骤对应结构的剖面图，该阵列基板的制作方法包括：
步骤31、在衬底上形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
参见图9a，在衬底300上形成多晶硅层310，并刻蚀形成N型薄膜晶体管的岛区图形301和P型薄膜晶体管的岛区图形302，其中N型薄膜晶体管的岛区图形301包括沟道区3011以及位于所述沟道区3011两侧的源区3012和漏区3013；P型薄膜晶体管的岛区图形302包括沟道区3021以及位于所述沟道区3021两侧的源区3022和漏区3023。
可选的，为防止光线照射导致薄膜晶体管的多晶硅层310退化引起薄膜晶体管产生漏电流，在所述多晶硅层310朝向衬底300的一侧设置遮光层350。
进一步的，还可以根据实际生产需要在所述遮光层350朝向多晶硅层310的依次设置缓冲层360，以获得较高质量的多晶硅层310。
步骤32、形成栅极绝缘层；
参见图9b，形成栅极绝缘层321，此时，N型薄膜晶体管和P型薄膜晶体管中的栅极绝缘层321厚度相同。
步骤33、对所述P型薄膜晶体管的源区和漏区进行掺杂；
参见图9c，对所述[型薄膜晶体管的源区3022和漏区3023进行掺杂时，先形成第二光阻图形370，所述第二光阻图形370覆盖N型薄膜晶体管的岛区图形301，以及P型薄膜晶体管的沟道区3021，曝露所述P型薄膜晶体管的源区3022和漏区3023，从而实现对P型薄膜晶体管的源区3022和漏区3023的P型掺杂。
步骤34、对栅极绝缘层进行刻蚀，以使所述N型薄膜晶体管的栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度；
参见图9d1和图9d2，具体的可以通过采用干法刻蚀或者湿法刻蚀的工艺，就还可以通过干法与湿法刻蚀相配合去除部分P型薄膜晶体管的栅极绝缘层，最终获得P型薄膜晶体管的栅极绝缘层341，使N型薄膜晶体管的栅极绝缘层321厚度大于P型薄膜晶体管的栅极绝缘层341厚度。刻蚀完成后，清除膜层上的光阻材料。
步骤35、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
参见图9e，对N型薄膜晶体管和P型薄膜晶体管的岛区图形301和302进行沟道掺杂，由于N型薄膜晶体管的栅极绝缘层321的厚度大于所述P型薄膜晶体管的栅极绝缘层341的厚度，因此沟道掺杂后，N型薄膜晶体管的多晶硅层310中的掺杂量比P型薄膜晶体管的多晶硅层310中的掺杂量少，使N型薄膜晶体管的阈值电压Vth与P型薄膜晶体管的阈值电压Vth之间的距离变大，并且可以显著降低栅极电压Vg等于0时对应的漏极电流Id，因此可以避免沟道掺杂过程中引起N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
步骤36、在所述栅极绝缘层上方依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极；
参见图9f，在所述栅极绝缘层上方依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极330。
步骤37、对所述N型薄膜晶体管的源区和漏区进行掺杂；
参见图9g，对所述N型薄膜晶体管的源区3012和漏区3013进行掺杂时，先形成第一光阻图形380，所述第一光阻图形380覆盖P型薄膜晶体管的岛区图形302，曝露所述N型薄膜晶体管的源区3012和漏区3013，从而实现对N型薄膜晶体管的源区3012和漏区3013的N型掺杂。对N型薄膜晶体管的源区3012和漏区3013的N型掺杂之后清除膜层上的光阻。
步骤38、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接。
参见图9h，依次形成层间绝缘层390、过孔(图中未示出)、所述N型薄膜晶体管的源极391和漏极392，以及P型薄膜晶体管的源极393和漏极394。其中，所述N型薄膜晶体管的源极391和漏极392分别通过层间绝缘层390的过孔与所述N型薄膜晶体管的源区3012和漏区3013连接，所述P型薄膜晶体管的源极393和漏极394分别通过层间绝缘层390的过孔与所述P型薄膜晶体管的源区3022和漏区3023连接。
本发明实施例还提供了一种制作上述图8所示的阵列基板的方法，该阵列基板的制作方法包括：
步骤41、在衬底上形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
步骤42、形成栅极绝缘层；
步骤43、对所述N型薄膜晶体管的源区和漏区进行掺杂；
步骤44、对栅极绝缘层进行刻蚀，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度；
步骤45、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
步骤46、在所述栅极绝缘层上方依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极；
步骤47、对所述N型薄膜晶体管的源区和漏区进行掺杂；
步骤48、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层为栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同。
进一步的，所述对栅极绝缘层进行刻蚀，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度，包括：
通过干法刻蚀和/或湿法刻蚀去除部分N型薄膜晶体管的栅极绝缘层，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度。
需要说明的是，上述各图3-图9示例性的以顶栅结构为例，并非对本发明的限制，本发明提供的所述阵列基板中的所述N型薄膜晶体管和P型薄膜晶体管可以为上述各实施例所示的顶栅结构还可以为底栅结构。下面详细介绍采用底栅结构时的阵列基板。
图10为本发明实施例提供的又一种阵列基板的结构示意图，如图10所示，该阵列基板包括多个N型薄膜晶体管51和多个P型薄膜晶体管52(图10为描述方便，仅示出一个N型薄膜晶体管和1个P型薄膜晶体管)，所述N型薄膜晶体管51包括多晶硅层510、栅极530，以及位于所述多晶硅层510和栅极530之间的绝缘层520；所述P型薄膜晶体管52包括多晶硅层510、栅极530，以及位于所述多晶硅层510和栅极530之间的绝缘层540。其中，所述N型薄膜晶体管51中多晶硅层510和栅极530之间的绝缘层520，与所述P型薄膜晶体管52中多晶硅层510和栅极530之间的绝缘层540厚度不同。参见图10，所述N型薄膜晶体管51中所述多晶硅层510和栅极530之间的绝缘层520包括栅极绝缘层521；所述P型薄膜晶体管52中所述多晶硅层510和栅极530之间的绝缘层540包括栅极绝缘层521，以及位于所述栅极绝缘层521与多晶硅层510之间的隔离层541；并且N型薄膜晶体管51的栅极绝缘层521和P型薄膜晶体管52的栅极绝缘层521的厚度相同。本发明实施例通过在P型薄膜晶体管的栅极绝缘层与多晶硅层之间设置隔离层，使N型薄膜晶体管和P型薄膜晶体管的多晶硅层和栅极之间的绝缘层厚度不同，从而增加N型薄膜晶体管和P型薄膜晶体管的Vth距离，解决了现有技术中N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
本发明实施例还提供了一种制作上述阵列基板的方法，下面，对本发明实现上述实施例提供的阵列基板的制作方法做详细说明。图11a-图11g是本发明实施例提供的阵列基板的制作方法各步骤对应结构的剖面图，该阵列基板的制作方法用于制备如图10所示的阵列基板，该阵列基板的制作方法包括：
步骤51、在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层和隔离层；
参见图11a，在衬底500上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极530、栅极绝缘层521。
步骤52、形成P型薄膜晶体管的隔离层；
参见图11b，通过光刻、显影形成P型薄膜晶体管的隔离层541。
步骤53、形成N型薄膜晶体管和P型薄膜晶体管的多晶硅层，并刻蚀形成多个N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
参见图11c，形成N型薄膜晶体管和P型薄膜晶体管的多晶硅层510，并刻蚀形成多个N型薄膜晶体管的岛区图形501和P型薄膜晶体管的岛区图形502，N型薄膜晶体管的岛区图形501包括沟道区5011以及位于所述沟道区5011两侧的源区5012和漏区5013。P型薄膜晶体管的岛区图形502包括沟道区5021以及位于所述沟道区5021两侧的源区5022和漏区5023。
步骤54、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
参见图11d，对所述N型薄膜晶体管的岛区图形501和P型薄膜晶体管的岛区图形502进行沟道掺杂。
步骤55、对所述N型薄膜晶体管的源区和漏区进行掺杂；
参见图11e，对所述N型薄膜晶体管的源区5012和漏区5013进行掺杂时，先形成第一光阻图形570，所述第一光阻图形570覆盖P型薄膜晶体管的岛区图形502以及N型薄膜晶体管的沟道区5011，且曝露所述N型薄膜晶体管的源区5012和漏区5013，从而实现对N型薄膜晶体管的源区5012和漏区5013的N型掺杂。
步骤56、对所述P型薄膜晶体管的源区和漏区进行掺杂；
步骤55对所述N型薄膜晶体管的源区和漏区进行掺杂后，将第一光阻图形清洗后，对所述N型薄膜晶体管的源区和漏区进行掺杂。参见图11f，对所述P型薄膜晶体管的源区5022和漏区5023进行掺杂时，先形成第二光阻图形580，所述第二光阻图形580覆盖N型薄膜晶体管的岛区图形以及P型薄膜晶体管的沟道区5021，且曝露所述P型薄膜晶体管的源区5022和漏区5023，从而实现对P型薄膜晶体管的源区5022和漏区5023的P型掺杂。
步骤57、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
参见图11g，依次形成层间绝缘层590、过孔(图中未示出)、所述N型薄膜晶体管的源极591和漏极592，以及P型薄膜晶体管的源极593和漏极594，其中，所述N型薄膜晶体管的源极591和漏极592分别通过所述层间绝缘层590的过孔与所述N型薄膜晶体管的源区5012、漏区5013连接、P型薄膜晶体管的源极593和漏极594分别通过所述层间绝缘层590的过孔与所述P型薄膜晶体管的源区5022、漏区5023连接。其中，所述N型薄膜晶体管中所述多晶硅层510和栅极530之间的绝缘层包括栅极绝缘层521；所述P型薄膜晶体管中所述多晶硅层510和栅极530之间的绝缘层包括栅极绝缘层521，以及位于所述栅极绝缘层521与多晶硅层510之间的隔离层541；所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层521的厚度相同。
图12为本发明实施例提供的又一种阵列基板的结构示意图，如图12所示，该阵列基板包括多个N型薄膜晶体管61和多个P型薄膜晶体管62(图12为描述方便，仅示出一个N型薄膜晶体管和1个P型薄膜晶体管)，所述N型薄膜晶体管61包括多晶硅层610、栅极630，以及位于所述多晶硅层610和栅极630之间的绝缘层620；所述P型薄膜晶体管62包括多晶硅层610、栅极630，以及位于所述多晶硅层610和栅极630之间的绝缘层640。其中，所述N型薄膜晶体管61中多晶硅层610和栅极630之间的绝缘层620，与所述P型薄膜晶体管60中多晶硅层610和栅极630之间的绝缘层640厚度不同。参见图12，所述N型薄膜晶体管61中所述多晶硅层610和栅极630之间的绝缘层620包括栅极绝缘层621，以及位于所述栅极绝缘层621与多晶硅层610之间的隔离层622；所述P型薄膜晶体管62中所述多晶硅层610和栅极630之间的绝缘层640包括栅极绝缘层621；并且N型薄膜晶体管61的栅极绝缘层621和P型薄膜晶体管62的栅极绝缘层621的厚度相同。本发明实施例通过在N型薄膜晶体管的栅极绝缘层与多晶硅层之间设置隔离层，从而增加N型薄膜晶体管和P型薄膜晶体管的Vth距离，解决了现有技术中N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
本发明实施例还提供了一种制作上述阵列基板的方法，该阵列基板的制作方法用于制备如图12所示的阵列基板，该阵列基板的制作方法包括：
步骤61、在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层和隔离层；
步骤62、形成N型薄膜晶体管的隔离层；
步骤63、形成N型薄膜晶体管和P型薄膜晶体管的多晶硅层，并刻蚀形成多个N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
步骤64、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
步骤65、对所述P型薄膜晶体管的源区和漏区进行掺杂；
步骤66、对所述N型薄膜晶体管的源区和漏区进行掺杂；
步骤67、依次形成层间绝缘层、过孔、源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层；所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度相同。
需要说明的是，当阵列基板的各薄膜晶体管采用底栅结构时，与顶栅结构类似，所述隔离层的材料也可以是SiOx和SiNx中的任意一种或其组合。所述隔离层可以是一层还可以是多层复合膜层结构，例如在靠近多晶硅层一侧设置SiOx层，在靠近栅极绝缘层的一侧设置SiNx层，所述隔离层包括SiOx层和所述SiNx层，这样设置的好处是，在靠近多晶硅层一侧设置SiOx层可以避免隔离层与多晶硅层之间发生较大的晶格失配，在靠近栅极绝缘层的一侧设置SiNx层可以提高抗击穿能力。
进一步的，所述隔离层141的厚度优选设置为1nm-1um。
图13为本发明实施例提供的又一种阵列基板的结构示意图，该阵列基板包括多个N型薄膜晶体管71和多个P型薄膜晶体管72(图13为描述方便，仅示出一个N型薄膜晶体管和1个P型薄膜晶体管)，所述N型薄膜晶体管71包括多晶硅层710、栅极730，以及位于所述多晶硅层710和栅极730之间的绝缘层720；所述P型薄膜晶体管72包括多晶硅层710、栅极730，以及位于所述多晶硅层710和栅极730之间的绝缘层740。其中，所述N型薄膜晶体管71中多晶硅层710和栅极730之间的绝缘层720，与所述P型薄膜晶体管72中多晶硅层710和栅极730之间的绝缘层740厚度不同。与上述各实施例不同的是，所述N型薄膜晶体管71中的多晶硅层710和栅极730之间的绝缘层720仅为栅极绝缘层721；所述P型薄膜晶体管72中的多晶硅层710和栅极730之间的绝缘层740仅为栅极绝缘层741，且所述N型薄膜晶体管71的栅极绝缘层721和所述P型薄膜晶体管72的栅极绝缘层741厚度不同，所述N型薄膜晶体管71的栅极绝缘层721厚度大于所述P型薄膜晶体管72的栅极绝缘层741厚度。本发明实施例通过设置所述N型薄膜晶体管71的栅极绝缘层721厚度大于所述P型薄膜晶体管72的栅极绝缘层741厚度，使N型薄膜晶体管与P型薄膜晶体管形成非对称结构，同样可以增加N型薄膜晶体管和P型薄膜晶体管的Vth距离，解决现有技术中N型薄膜晶体管和P型薄膜晶体管的Vth距离过近而造成的功耗大以及器件不稳定的问题。
需要说明的是，在其他实施方式中，当所述N型薄膜晶体管中的多晶硅层和栅极之间的绝缘层仅为栅极绝缘层；所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层仅为栅极绝缘层，且所述N型薄膜晶体管的栅极绝缘层和所述P型薄膜晶体管的栅极绝缘层厚度不同时，还可以设置P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度，如图14所示，所述N型薄膜晶体管81包括多晶硅层810、栅极830，以及位于所述多晶硅层810和栅极830之间的绝缘层820；所述P型薄膜晶体管82包括多晶硅层810、栅极830，以及位于所述多晶硅层810和栅极830之间的绝缘层840。其中，所述N型薄膜晶体管81中多晶硅层810和栅极830之间的绝缘层820，与所述P型薄膜晶体管82中多晶硅层810和栅极830之间的绝缘层840厚度不同。所述N型薄膜晶体管81中的多晶硅层810和栅极830之间的绝缘层820仅为栅极绝缘层821；所述P型薄膜晶体管82中的多晶硅层810和栅极830之间的绝缘层840仅为栅极绝缘层841，且所述N型薄膜晶体管81的栅极绝缘层821和所述P型薄膜晶体管82的栅极绝缘层841厚度不同，所述P型薄膜晶体管82的栅极绝缘层841厚度大于所述N型薄膜晶体管N型薄膜晶体管81的栅极绝缘层821厚度。
本发明实施例还提供了一种制作上述图13所示的阵列基板的方法，下面，对本发明实现上述实施例提供的阵列基板的制作方法做详细说明。图15a-图15g是本发明实施例提供的阵列基板的制作方法各步骤对应结构的剖面图，该阵列基板的制作方法包括：
步骤71、在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层；
参见图15a，在衬底700上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极730、栅极绝缘层721。此时，N型薄膜晶体管和P型薄膜晶体管中的栅极绝缘层721厚度相同。
步骤72、对所述栅极绝缘层进行刻蚀，以使所述N型薄膜晶体管的栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度；
参见图15b，对所述栅极绝缘层721进行刻蚀，优选的，刻蚀P型薄膜晶体管72的栅极绝缘层721，最终获得P型薄膜晶体管72的栅极绝缘层741，使N型薄膜晶体管的栅极绝缘层721厚度大于P型薄膜晶体管72的栅极绝缘层741厚度。
步骤73、形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
参见图15c，形成多晶硅层710，并刻蚀形成N型薄膜晶体管的岛区图形701和P型薄膜晶体管的岛区图形702，N型薄膜晶体管的岛区图形701包括沟道区7011以及位于所述沟道区7011两侧的源区7012和漏区7013；P型薄膜晶体管的岛区图形702包括沟道区7021以及位于所述沟道区7021两侧的源区7022和漏区7023。
步骤74、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
参见图15d，对所述N型薄膜晶体管71和P型薄膜晶体管72的岛区图形701和702进行沟道掺杂。
步骤75、对所述P型薄膜晶体管的源区和漏区进行掺杂；
参见图15e，对所述N型薄膜晶体管的源区7012和漏区7013进行掺杂时，先形成第二光阻图形770，所述第二光阻图形770覆盖N型薄膜晶体管的岛区图形701以及P型薄膜晶体管的沟道区7021，且曝露所述P型薄膜晶体管的源区7022和漏区7023，从而实现对P型薄膜晶体管的源区7022和漏区7023的P型掺杂。
步骤76、对所述N型薄膜晶体管的源区和漏区进行掺杂；
参见图15f，对所述N型薄膜晶体管的源区7012和漏区7013进行掺杂时，先形成第一光阻图形780，所述第一光阻图形780覆盖P型薄膜晶体管的岛区图形702以及N型薄膜晶体管的沟道区7011，且曝露所述N型薄膜晶体管的源区7012和漏区7013，从而实现对N型薄膜晶体管的源区7012和漏区7013的N型掺杂。对N型薄膜晶体管的源区7012和漏区7013的N型掺杂之后清除膜层上的光阻。
步骤77、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
参见图15g，依次形成层间绝缘层790、过孔(图中未示出)、所述N型薄膜晶体管的源极791和漏极792和P型薄膜晶体管的源极793和漏极794，所述N型薄膜晶体管的源极791和漏极792分别通过层间绝缘层790的过孔与所述N型薄膜晶体管的源区7012和漏区7013连接，所述P型薄膜晶体管的源极793和漏极794分别通过层间绝缘层790的过孔与所述P型薄膜晶体管的源区7022和漏区7023连接。
本发明实施例还提供了一种制作上述图14所示的阵列基板的方法，该阵列基板的制作方法包括：
步骤81、在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层；
步骤82、对所述栅极绝缘层进行刻蚀，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度；
步骤83、形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
步骤84、对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
步骤85、对所述N型薄膜晶体管的源区和漏区进行掺杂；
步骤86、对所述P型薄膜晶体管的源区和漏区进行掺杂；
步骤87、依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层包括栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同。
需要说明的是，上述实施例所述的阵列基板的制作方法中，步骤32和步骤36的顺序可以互换；步骤42和步骤46的顺序可以互换；步骤55和步骤56的顺序可以互换；步骤65和步骤66的顺序可以互换；步骤75和步骤76的顺序可以互换；步骤85和步骤86的先后顺序可以互换；即本实施例不限制该制作方法中对N型薄膜晶体管的源区和漏区进行掺杂，和对P型薄膜晶体管的源区和漏区进行掺杂的先后顺序。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (20)

1.一种阵列基板，其特征在于，所述阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，其中，所述N型薄膜晶体管中多晶硅层和栅极之间的绝缘层，与所述P型薄膜晶体管中多晶硅层和栅极之间的绝缘层厚度不同。
2.根据权利要求1所述的阵列基板，其特征在于，所述N型薄膜晶体管和P型薄膜晶体管为顶栅或底栅结构。
3.根据权利要求2所述的阵列基板，其特征在于，所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层；
或者，所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层。
其中，所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度相同。
4.根据权利要求3所述的阵列基板，其特征在于，所述隔离层的材料为SiOx和SiNx任意一种或其组合。
5.根据权利要求3所述的阵列基板，其特征在于，所述隔离层的厚度为1nm-1um。
6.根据权利要求2所述的阵列基板，其特征在于，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层包括栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同；
其中，所述N型薄膜晶体管栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度；
或者，所述P型薄膜晶体管栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度。
7.一种阵列基板的制作方法，其特征在于，所述阵列基板包括多个N型薄膜晶体管和多个P型薄膜晶体管，所述N型薄膜晶体管和P型薄膜晶体管包括多晶硅层、栅极，以及位于所述多晶硅层和栅极之间的绝缘层，所述制作方法包括：
在多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层和栅极之间形成绝缘层，其中所述N型薄膜晶体管和P型薄膜晶体管的绝缘层厚度不同。
8.根据权利要求7所述的方法，其特征在于，包括：
形成多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的绝缘层；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的栅极；
或者，
形成多个N型薄膜晶体管和多个P型薄膜晶体管的栅极；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的绝缘层；
形成多个N型薄膜晶体管和多个P型薄膜晶体管的多晶硅层；
其中，所述N型薄膜晶体管和P型薄膜晶体管的绝缘层厚度不同。
9.根据权利要求8所述的方法，其特征在于，包括：
在衬底上依次形成多晶硅层和隔离层；
对所述多晶硅层和隔离层进行刻蚀，形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
对所述N型薄膜晶体管的源区和漏区进行掺杂；
去除所述N型薄膜晶体管的隔离层；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极绝缘层和栅极；
对所述P型薄膜晶体管的源区和漏区进行掺杂；
依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述源区和漏区连接；
其中，所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层；所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度相同。
10.根据权利要求8所述的方法，其特征在于，包括：
在衬底上依次形成多晶硅层和隔离层；
对所述多晶硅层和隔离层进行刻蚀，形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
对所述P型薄膜晶体管的源区和漏区进行掺杂；
去除所述P型薄膜晶体管的隔离层；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
依次形成所述N型薄膜晶体管和P型薄膜晶体管栅极绝缘层和栅极；
对所述N型薄膜晶体管的源区和漏区进行掺杂；
依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述源区和漏区连接；
其中，所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层，所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度相同。
11.根据权利要求8所述的方法，其特征在于，包括：
在衬底上形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
形成栅极绝缘层；
对所述N型薄膜晶体管的源区和漏区进行掺杂；
对栅极绝缘层进行刻蚀，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
在所述栅极绝缘层上方依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极；
对所述N型薄膜晶体管的源区和漏区进行掺杂；
依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层为栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同。
12.根据权利要求11所述的方法，其特征在于，对栅极绝缘层进行刻蚀，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度，包括：
通过干法刻蚀和/或湿法刻蚀去除部分N型薄膜晶体管的栅极绝缘层，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度。
13.根据权利要求8所述的方法，其特征在于，包括：
在衬底上形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
形成栅极绝缘层；
对所述P型薄膜晶体管的源区和漏区进行掺杂；
对所述栅极绝缘层进行刻蚀，以使所述N型薄膜晶体管的栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
在所述栅极绝缘层上方依次形成所述N型薄膜晶体管和P型薄膜晶体管的栅极；
对所述N型薄膜晶体管的源区和漏区进行掺杂；依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层包括栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同。
14.根据权利要求13所述的方法，其特征在于，对所述栅极绝缘层进行刻蚀，以使所述N型薄膜晶体管的栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度，包括：
通过干法刻蚀和/或湿法刻蚀去除部分P型薄膜晶体管的栅极绝缘层，以使所述N型薄膜晶体管的栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度。
15.据权利要求8所述的方法，其特征在于，包括：
在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层；
形成P型薄膜晶体管的隔离层；
形成N型薄膜晶体管和P型薄膜晶体管的多晶硅层，并刻蚀形成多个N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
对所述N型薄膜晶体管的源区和漏区进行掺杂；
对所述P型薄膜晶体管的源区和漏区进行掺杂；依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层；所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度相同。
16.据权利要求8所述的方法，其特征在于，包括：
在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层；
形成N型薄膜晶体管的隔离层；；
形成N型薄膜晶体管和P型薄膜晶体管的多晶硅层，并刻蚀形成多个N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
对所述P型薄膜晶体管的源区和漏区进行掺杂；
对所述N型薄膜晶体管的源区和漏区进行掺杂；依次形成层间绝缘层、过孔、源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述P型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层；所述N型薄膜晶体管中所述多晶硅层和栅极之间的绝缘层包括栅极绝缘层，以及位于所述栅极绝缘层与多晶硅层之间的隔离层；所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度相同。
17.据权利要求8所述的方法，其特征在于，包括：
在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层；
对所述栅极绝缘层进行刻蚀，以使所述P型薄膜晶体管的栅极绝缘层厚度大于所述N型薄膜晶体管的栅极绝缘层厚度；
形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
对所述N型薄膜晶体管的源区和漏区进行掺杂；
对所述P型薄膜晶体管的源区和漏区进行掺杂；依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层包括栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同。
18.据权利要求8所述的方法，其特征在于，包括：
在衬底上依次形成多个N型薄膜晶体管和P型薄膜晶体管的栅极、栅极绝缘层；
对所述栅极绝缘层进行刻蚀，以使所述N型薄膜晶体管的栅极绝缘层厚度大于所述P型薄膜晶体管的栅极绝缘层厚度；
形成多晶硅层，并刻蚀形成N型薄膜晶体管和P型薄膜晶体管的岛区图形，所述岛区图形包括沟道区以及位于所述沟道区两侧的源区和漏区；
对所述N型薄膜晶体管和P型薄膜晶体管的岛区图形进行沟道掺杂；
对所述P型薄膜晶体管的源区和漏区进行掺杂；
对所述N型薄膜晶体管的源区和漏区进行掺杂；依次形成层间绝缘层、过孔、所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极，所述N型薄膜晶体管和P型薄膜晶体管的源极和漏极通过所述层间绝缘层的过孔分别与所述N型薄膜晶体管和P型薄膜晶体管的源区和漏区连接；
其中，所述N型薄膜晶体管和所述P型薄膜晶体管中的多晶硅层和栅极之间的绝缘层包括栅极绝缘层，且所述N型薄膜晶体管和所述P型薄膜晶体管的栅极绝缘层厚度不同。
19.根据权利要求9-18中任一所述的方法，其特征在于，对所述N型薄膜晶体管源区和漏区进行掺杂，包括：
形成第一光阻图形，曝露所述N型薄膜晶体管的源区和漏区，并对所述N型薄膜晶体管的源区和漏区进行掺杂；
对所述P型薄膜晶体管源区和漏区进行掺杂，包括：
形成第二光阻图形，曝露所述P型薄膜晶体管的源区和漏区，并对所述P型薄膜晶体管的源区和漏区进行掺杂。
20.根据权利要求9或10所述的方法，其特征在于，去除所述N型薄膜晶体管或P型薄膜晶体管的隔离层，包括：
通过干法刻蚀和/或湿法刻蚀去除所述N型薄膜晶体管或P型薄膜晶体管的隔离层。
CN201510386024.XA 2015-06-30 2015-06-30 一种阵列基板及其制作方法 Active CN104934373B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510386024.XA CN104934373B (zh) 2015-06-30 2015-06-30 一种阵列基板及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510386024.XA CN104934373B (zh) 2015-06-30 2015-06-30 一种阵列基板及其制作方法

Publications (2)

Publication Number Publication Date
CN104934373A true CN104934373A (zh) 2015-09-23
CN104934373B CN104934373B (zh) 2018-10-26

Family

ID=54121477

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510386024.XA Active CN104934373B (zh) 2015-06-30 2015-06-30 一种阵列基板及其制作方法

Country Status (1)

Country Link
CN (1) CN104934373B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06222387A (ja) * 1993-01-21 1994-08-12 Sharp Corp 半導体装置
JPH10125928A (ja) * 1996-10-23 1998-05-15 Semiconductor Energy Lab Co Ltd 半導体集積回路及びその作製方法
CN1441502A (zh) * 2002-02-28 2003-09-10 富士通显示技术株式会社 薄膜晶体管及其制作方法
CN1619817A (zh) * 2003-11-12 2005-05-25 三星电子株式会社 具有不同栅极介质的半导体器件及其制造方法
CN102569412A (zh) * 2010-12-20 2012-07-11 京东方科技集团股份有限公司 薄膜晶体管器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06222387A (ja) * 1993-01-21 1994-08-12 Sharp Corp 半導体装置
JPH10125928A (ja) * 1996-10-23 1998-05-15 Semiconductor Energy Lab Co Ltd 半導体集積回路及びその作製方法
CN1441502A (zh) * 2002-02-28 2003-09-10 富士通显示技术株式会社 薄膜晶体管及其制作方法
CN1619817A (zh) * 2003-11-12 2005-05-25 三星电子株式会社 具有不同栅极介质的半导体器件及其制造方法
CN102569412A (zh) * 2010-12-20 2012-07-11 京东方科技集团股份有限公司 薄膜晶体管器件及其制造方法

Also Published As

Publication number Publication date
CN104934373B (zh) 2018-10-26

Similar Documents

Publication Publication Date Title
CN106847703B (zh) 低温多晶硅薄膜晶体管的制造方法和显示装置
US9935177B2 (en) Manufacturing methods of thin film transistor having an ohmic contact region and array substrate including the same
CN108735819B (zh) 低温多晶硅薄膜晶体管及其制造方法、显示基板
CN105206568B (zh) 一种低温多晶硅tft阵列基板的制备方法及其阵列基板
US10236388B2 (en) Dual gate oxide thin-film transistor and manufacturing method for the same
WO2017070868A1 (zh) N型tft的制作方法
JP2018503869A (ja) 配列基板と、表示パネルと、配列基板の調製方法
US10042211B2 (en) Liquid crystal display panel, array substrate and manufacturing method thereof
WO2017092172A1 (zh) Tft基板的制作方法
CN103456739A (zh) 阵列基板及其制造方法和显示装置
CN108565247B (zh) Ltps tft基板的制作方法及ltps tft基板
WO2021120378A1 (zh) 一种阵列基板及其制作方法
CN101236904A (zh) 具有轻掺杂漏极区的多晶硅薄膜晶体管的制造方法
US11699761B2 (en) Thin film transistor and fabrication method thereof, array substrate and fabrication method thereof, and display panel
US10290655B2 (en) Low temperature polysilicon array substrate and method for manufacturing the same
US9614104B2 (en) Co-planar oxide semiconductor TFT substrate structure and manufacture method thereof
CN107425014B (zh) 一种阵列基板及其制作方法、显示面板
TW201413825A (zh) 薄膜電晶體的製作方法
WO2022001468A1 (zh) 薄膜晶体管、显示基板及显示装置
CN106298951B (zh) 薄膜晶体管的制作方法
CN104934373A (zh) 一种阵列基板及其制作方法
KR102090460B1 (ko) 박막트랜지스터 및 그 제조 방법
CN108766935B (zh) 阵列基板及其制备方法、显示装置
US12094954B2 (en) Method for manufacturing display substrate
CN116110910A (zh) 一种新型ltpo-lcd阵列基板及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant