CN1262017C - 场效应晶体管及其制造方法 - Google Patents

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Abstract

场效应晶体管包含：半导体衬底；选择性地制作在半导体衬底上的栅绝缘膜；制作在栅绝缘膜上的栅电极；具有位于栅电极紧邻下方的相对的端部的源/漏区，各个相对的端部具有覆盖栅电极的覆盖区；以及制作在半导体衬底表面部分中的被夹在相对的源/漏区之间的沟道区。位于至少一个源/漏区覆盖栅电极的覆盖区处的栅绝缘膜部分，具有比位于沟道区上的栅绝缘膜部分更低的介电常数。从而能够完全抑制短沟道效应，并能够实现高速运行。

Description

场效应晶体管及其制造方法
本申请基于1999年9月29日提出的在先日本专利申请No.11-276259，并要求其优先权，其整个内容此处列为参考。
技术领域
本发明一般涉及到MOS结构(包括MIS结构)的场效应晶体管，更确切地说是涉及到具有改进了的栅绝缘膜的场效应晶体管及其制造方法。
背景技术
图1剖面图示出了常规场效应晶体管的器件结构。图1用举例的方法示出了一种n沟道型场效应晶体管。在图1中，参考号1表示p型硅衬底；2表示隔离区；3表示p阱区；4表示n沟道，更具体地说是掺有用来控制场效应晶体管的阈值电压的杂质的区域；5表示SiO2等组成的栅绝缘膜；6表示由多晶硅膜等制成的栅电极；7表示源/漏区；8表示布线；而9表示层间绝缘膜。
在具有上述结构的场效应晶体管中，栅绝缘膜5由被栅电极6覆盖的整个区域上的均匀的材料制成。从增强器件的电流驱动功率的观点出发，最好将栅绝缘膜5的介电常数设定为大的数值。然而，这就增大了栅电极6覆盖源/漏区7的覆盖部分的电容。覆盖部分电容的增大意味着器件的寄生电容增大，这就增大了器件的延迟时间。亦即，器件的运行速度降低了。特别是在与电源相反的pMOS部分和与地相反的nMOS部分存在镜象电容的CMOS倒相器的情况下，这一问题是严重的。
若栅绝缘膜由低介电常数的材料组成，则可以降低栅电极6与源/漏区7之间的覆盖部分的电容。但当栅绝缘膜由这种低介电常数材料组成时，器件的电流驱动功率降低，并在这种情况下，器件的运行速度也降低。而且，栅绝缘膜由低介电常数材料组成，意味着栅电极6控制沟道区中的电荷的控制能力降低。这就有增大短沟道效应的进一步的问题。
如上所述，从降低栅电极与源/漏区之间的电容的观点出发，栅绝缘膜的介电常数最好是低。但从抑制短沟道效应和增强器件的电流驱动功率的观点出发，栅和沟道区之间的电容最好是大，因而栅绝缘膜的介电常数最好是大。在这种情况下，在常规器件中是不可能充分地抑制短沟道效应并得到适当的电流驱动功率，并同时充分地降低器件中的寄生电容的。这妨碍了器件高速运行的实现。
发明内容
本发明的目的是提供一种场效应晶体管，它能够具有高的电流驱动功率和充分抑制短沟道效应的功能，同时又抑制寄生电容和获得高速运行。
为了达到此目的，根据本发明的第一情况，提供了一种场效应晶体管，包括：半导体衬底；形成在该半导体衬底上的栅绝缘膜；形成在该栅绝缘膜上的栅电极；形成在上述半导体衬底上的源漏区；以及形成在该源漏区间的沟道区，其中上述源漏区和上述栅电极以从上述半导体衬底的垂直方向上看去具有一部分相重叠的重叠区域的方式被配置在上述沟道区上，并且上述栅电极经由上述栅绝缘膜而形成在上述沟道区上，其特征在于：利用高介电常数栅绝缘膜和低介电常数栅绝缘膜来形成上述半导体衬底上的上述栅绝缘膜，其中上述高介电常数栅绝缘膜由介电常数高于氧化硅的介电常数的第一材料构成，上述低介电常数栅绝缘膜由介电常数低于上述第一材料的介电常数的第二材料构成；在上述沟道区上形成上述高介电常数栅绝缘膜；至少在上述源漏区的至少一方与上述栅电极重合的上述重合区域的上述栅电极端部一侧形成上述低介电常数栅绝缘膜；并且上述源漏区与在其相对端部的上述沟道区的边界直接与由上述第一物质形成的高介电常数栅绝缘膜相接。
根据本发明的第二情况，提供了一种场效应晶体管的制造方法，其特征在于，包括：在半导体衬底上经由第一高介电常数栅绝缘膜而形成栅电极的步骤，其中所述第一高介电常数栅绝缘膜由介电常数高于氧化硅的介电常数的第一材料构成；在上述衬底的表面层上与上述栅电极自匹配地形成源漏区的步骤；按照包含了形成在上述半导体衬底上的沟道区的整个区域的宽度，从其侧面部分地清除上述第一高介电常数栅绝缘膜的步骤；以及在部分清除了上述第一高介电常数栅绝缘膜后的区域上形成介电常数低于上述第一高介电常数栅绝缘膜的介电常数的第二低是电常数栅绝缘膜的步骤。
根据本发明的第三情况，提供了一种场效应晶体管的制造方法，其特征在于，包括：经由以包含形成在半导体衬底上的沟道区的整个区域的宽度配置的、介电常数高的第一栅绝缘膜，在上述半导体衬底上形成栅电极的步骤；在上述栅电极的侧面选择性地形成半导体膜的步骤；在上述衬底的表面层上与上述栅电极自对准地形成源/漏区的步骤；在上述半导体膜与衬底之间的区域形成介电常数低的第二栅绝缘膜的步骤。
在本发明中，沟道区上的栅绝缘膜的介电常数最好被设定为大于通常使用的氧化硅膜的介电常数。这种栅绝缘膜的例子是氧化钛膜、氮化硅膜、氮氧化硅膜、五氧化钽膜、氧化锆膜、氧化铪膜、氧化镧膜、氧化铝膜、氧化钇膜、氧化钪膜、以及前者的层状/混合膜。若使用具有这种高介电常数的栅绝缘膜，则能够有效地抑制短沟道效应，并能够实现大电流驱动能力。此外，在本发明中，源区和漏区上的栅绝缘膜的介电常数被设定为低于沟道区上的栅绝缘膜的介电常数。因此，寄生电容也被降低了。结果，能够有效地抑制短沟道效应，并能够实现高速运行。
此外，借助于在源区或漏区上的栅绝缘膜中产生空洞，能够进一步减小源/漏区和栅电极之间的电容。结果，能够更有效地抑制短沟道效应，并能够更有效地实现高速运行。
下面描述借助于如本发明那样利用高介电常数膜能够用来抑制寄生电容的增大的有利的效应。
图2示出了单位宽度的寄生电容(借助于从总的负载电容减去栅电容(栅与沟道之间产生的)而得到的数值)对本发明的结构和现有技术结构中的栅绝缘膜的介电常数的依赖关系。○标记的曲线表示栅下方的绝缘膜均匀的情况下的介电常数(图3A)，而△标记的曲线表示栅下方的绝缘膜的介电常数仅仅在沟道上高，而在源/漏上的介电常数为3.9的情况(图3B)。在二种情况下，横坐标表示沟道上的栅绝缘膜的介电常数，而纵坐标表示单位栅宽度的寄生电容。
在图3A和3B中，器件的参数被设定如下：
栅长度＝50nm
栅与源/漏之间的覆盖部分的长度＝7nm
栅绝缘膜的厚度＝1.5nm×高介电常数膜的介电常数/3.9
阱的杂质浓度＝1×1018cm-3。
图2示出了△表示的寄生电容比之○表示的减小了大约30-40％。在根据这些例子的器件中，栅电容约为每微米1fF，而在△表示的情况下，总负载电容比之○表示的情况减小了大约10-20％。考虑到延迟时间正比于负载电容的事实，图3B所示结构中的延迟时间比之图3A所示的结构减小了大约10-20％。换言之，用根据△表示的情况的结构，能够执行更高速度的运行。
在下列描述中将提出本发明的其它的目的和优点，并从描述中部分明了，或可借助于实施本发明而弄清楚。利用以下具体指出的装置和组合，可以实现和获得本发明的目的和优点。
结合在本说明书中并组成本说明书的一部分的附图，示出了本发明的最佳实施例，并与上述一般描述和下述最佳实施例的详细描述一起，用来解释本发明的原理。
附图说明
图1剖面图示出了常规MOS场效应晶体管(FET)的器件结构；
图2示出了单位宽度的寄生电容对栅绝缘膜的介电常数的依赖关系，对本发明与现有技术进行了比较；
图3A示出了图2中的现有技术的器件结构；
图3B示出了图2中的本发明的器件结构；
图4剖面图示出了根据本发明第一实施例的MOSFET的器件结构；
图5A-5G剖面图示出了根据第一实施例制造FET的工艺的各个步骤；
图6-10是包括栅电极的区域的剖面图，示出了根据第一实施例的FET的栅绝缘膜的各种模式；
图11A-11E剖面图示出了根据本发明第二实施例制造场效应晶体管的工艺的各个步骤；
图12A和12B剖面图示出了根据本发明第三实施例制造场效应晶体管的工艺的各个步骤；
图13剖面图示出了根据本发明第四实施例制造场效应晶体管的工艺；
图14剖面图示出了根据本发明第五实施例制造场效应晶体管的工艺；
图15剖面图示出了根据本发明第六实施例制造场效应晶体管的工艺；而
图16剖面图示出了根据本发明第七实施例制造场效应晶体管的工艺。
具体实施方式
(第一实施例)
图4剖面图示出了根据本发明第一实施例的MOS场效应晶体管(FET)的器件结构。
在第一实施例中，用举例的方法来描述n沟道MOSFET。若将杂质的导电类型反过来，则n沟道MOSFET的所有描述都可以用于p沟道MOSFET。此外，若采用用诸如光刻之类的工艺仅仅在衬底中特定的区域注入杂质的方法，则用互补场效应晶体管能够得到完全相同有利的效果。
用沟槽隔离方法在p型硅衬底101上制作隔离区102。p阱区103制作成被隔离区102围绕。在p阱区103的表面部分中制作n沟道(用来控制FET的阈值电压的杂质注入区)104。在沟道区104上制作由TiO2等组成的第一栅绝缘膜111。在第一栅绝缘膜111上制作多晶硅组成的栅电极106。在p阱区103的表面部分中制作源/漏区107，以便将沟道区104夹在中间。栅电极106被制作成可以局部地覆盖源/漏区107。在源/漏区107与栅电极106之间的位置处，栅绝缘膜111被局部地清除。
在得到的结构上制作层间绝缘膜109。层间绝缘膜109被均匀地填充在栅电极106与源/漏区107之间的栅绝缘膜111的局部被清除的部分中。填充在栅绝缘膜111的局部被清除的部分中的层间绝缘膜109部分，构成第二栅绝缘膜109′。一方面用于源/漏区107与栅电极106之间的连接，另一方面用于布线的接触孔，被提供在层间绝缘膜109中。布线108被制作在层间绝缘膜109上，以便填充各个接触孔。
根据第一实施例的FET的特征是，栅绝缘膜的介电常数在其沟道区104上部分与其源/漏区107上部分之间变化。具体地说，在其沟道区104上的部分中，栅绝缘膜(第一栅绝缘膜111)的介电常数高，因此保持了栅电极106用以控制沟道区104中的电荷的高控制能力。因此，能够充分地抑制短沟道效应，并获得高的电流驱动能力。另一方面，在其源/漏区107上的部分中，栅绝缘膜(第二栅绝缘膜109′)的介电常数小，因此，源/漏区107与栅电极106之间产生的电容被限制在小的数值，从而减小了寄生电容。
以下描述根据第一实施例的制造场效应晶体管的方法。
如图5A所示，用沟槽隔离方法，在p型硅衬底101上制作隔离区102。例如，在100keV和2.0×1013cm-2的条件下，将B离子注入到p阱制作区中，然后在1050℃下执行30秒钟的热处理。这样就制作了p阱区103。
然后，为了得到所需的阈值电压，如图5B所示，例如，在30keV和1.0×1013cm-2的条件下，将B离子注入到p阱区103中。这样就控制了沟道区104的靠近表面部分的杂质浓度。
在图5C所示的后续步骤中，用诸如CVD(化学汽相淀积)的工艺，制作将成为第一栅绝缘膜的厚度为15nm的TiO2膜111。
在图5D中，用LPCVD(低压化汽相淀积)方法，在TiO2膜111上淀积厚度为200nm的多晶硅膜。用诸如RIE(反应离子刻蚀)之类的各向异性腐蚀工艺对多晶硅膜进行腐蚀，从而形成栅电极106。TiO2膜111也被各向异性腐蚀。
在图5E所示的下一步骤中，例如，在50keV和5.0×1015cm-2的条件下，注入As离子，并对得到的结构进行热处理。从而制作了源/漏区107。
在图5F中，对TiO2膜111进行诸如CDE化学干法腐蚀之类的各向同性腐蚀，以便可以清除位于源/漏区107上的部分TiO2膜111。
接着，如图5G所示，用CVD方法淀积用作层间绝缘膜的厚度为500nm的氧化硅膜109，并在源/漏区107和栅电极106上用RIE方法制作接触孔112。在此步骤中，制作氧化硅膜109，以便填充部分TiO2膜111被清除时所产生的空间。
接着，用诸如溅射的工艺，在硅衬底101的整个表面上制作含有1％的例如硅的厚度为300nm的Al膜。对此Al膜进行诸如RIE的各向异性腐蚀，从而形成布线108。于是，制造了具有图4所示结构的场效应晶体管。
本发明也可应用于场效应晶体管被制作成除了场效应晶体管之外还包括诸如双极晶体管或单电子晶体管之类的有源器件或诸如电阻器.二极管、电感器或电容器之类的无源器件的半导体器件的一部分的情况。而且，本发明同样可以应用于SOI(绝缘体上硅)器件。
在第一实施例中，As被用作形成n型半导体层的杂质，而B(硼)被用作形成p型半导体层的杂质。然而，也有可能用另一种V族元素作为形成n型半导体层的杂质，以及用另一种III族元素作为形成p型半导体层的杂质。此外，III族杂质和V族杂质可以以含有它们的化合物的形式被引入。
在第一实施例中，用离子注入方法来引入杂质。但也可以用诸如固相扩散或汽相扩散之类的其它工艺来引入杂质。此外，可以淀积或生长含有杂质的半导体。
在第一实施例中，器件具有单个漏结构。但器件也可以具有诸如LDD(轻掺杂的漏)或GDD(缓变扩散的漏)结构之类的某些其它结构。而且，器件可以具有袖珍结构或源被抬高的结构。
在第一实施例中，在制作栅电极106或栅绝缘膜109′之前，将杂质引入源/漏区7。但这些步骤的顺序并不重要，可以将它们倒过来。
在第一实施例中，没有提到硅化物结构。然而，有可能对源/漏区107或栅电极106采用硅化物结构。此外，有可能采用在源/漏区107上淀积或生长金属层的方法。
在第一实施例中，用溅射方法制作用于布线的金属层。但也可以用诸如淀积方法的其它方法来制作金属层。而且，可以采用诸如金属选择性生长之类的方法。
在第一实施例中，在栅电极106中的杂质引入与制作源/漏的杂质注入同时进行。但也可以在不同于制作源/漏的杂质引入步骤的步骤中，将杂质引入栅电极106。在栅电极106中引入杂质的方法不局限于第一实施例所采用的离子注入。也有可能用固相扩散或汽相扩散方法来引入杂质，或形成含有杂质的硅膜。
在第一实施例中，多晶硅被用于栅电极106。但栅电极106也可以由单晶硅、非晶硅、金属、含金属的化合物、或它们的叠层组成。虽然栅电极106的上部具有多晶硅被暴露的结构，但也可以在上部提供诸如氧化硅或氮化硅之类的绝缘体。
在第一实施例中，在淀积栅电极材料之后，用各向异性腐蚀方法制作栅电极106。但也可以用诸如镶嵌工艺之类的掩埋工艺来制作栅电极106。
在第一实施例中，淀积方法制作的TiO2膜被用作第一栅绝缘膜111。但也可以使用诸如氮化物膜、氮氧化物膜、或叠层膜之类的其它绝缘膜。而且，诸如Ta2O5的某些高介电常数膜可以被用作栅绝缘膜111。但应该指出的是，之所以能够得到本发明方法的有利效应的主要原因是，栅绝缘膜具有逐个位置变化的介电常数。因此，若栅绝缘膜中应该具有高介电常数的区域由诸如广泛应用于常规栅绝缘膜中的氧化硅之类的介电常数不如此高的材料组成，则无法完全得到本发明的有利效果。因此，当栅绝缘膜中应该具有高介电常数的区域由具有比氧化硅更高的介电常数的材料组成时，本发明的有利效果是显著的。
制作栅绝缘膜的方法不局限于淀积。可以用诸如溅射的某些其它方法来制作栅绝缘膜。而且，当栅绝缘膜由某些物质的氧化物组成时，可以首先制作此物质的薄膜，然后可以对此薄膜进行氧化。而且，可以制造采用铁电膜作为栅绝缘膜的器件。
在第一实施例中，用汽相反应方法进行栅绝缘膜上的各向同性腐蚀。但也可以用例如将栅绝缘膜浸入到化学液体中的方法来进行各向同性腐蚀。
在第一实施例中，在栅电极上没有制作侧壁绝缘体。但也可以在栅电极上提供侧壁绝缘体。在第一实施例中，器件的隔离用沟槽隔离方法来实现。但也可以用诸如局部氧化或台面隔离之类的方法来执行隔离。
在第一实施例中，在制作栅电极之后不执行后氧化。但可以进行这种后氧化。此外，在第一实施例中，氧化硅膜被用作层间绝缘膜109。但也可以采用诸如氧化硅之外的低介电常数材料之类的材料作为层间绝缘膜。当层间绝缘膜109和栅侧壁绝缘体由不同的材料组成时，可以制作自对准接触。在第一实施例中，描述了具有单层布线108的半导体器件。但也可以采用二层或更多层的元件或布线。
在第一实施例中，栅电极下方的TiO2膜(高介电常数膜)111与SiO2膜(低介电常数膜)109′之间的边界(图4中A所示)，与源/漏区107的端部的位置基本上重合。但这一位置关系并不重要。例如，如图6所示，比之图4，边界A可以移向沟道的中央。或者，如图7所示，比之图4，边界A可以从沟道中央移开。然而，若在沟道区104上方的栅绝缘膜中存在一个包括从衬底紧邻上方到栅电极106紧邻下方范围内的低介电常数材料的区域(图6中的X所示)，则这一区域中的局部阈值电压升高，而器件的电流驱动能力降低。因此，至少在从衬底紧邻上方到栅电极106紧邻下方范围内的一个位置处，沟道区104上方给定点处的栅绝缘膜最好由高介电常数材料组成。
确切地说，在栅绝缘膜由介电常数比氧化硅更高的材料组成的所谓高介电常数栅绝缘体器件的情况下，栅绝缘膜的厚度大。若源/漏区107上的栅绝缘膜都由低介电常数材料组成，则认为在栅电极106与源/漏区107之间基本上不存在覆盖。已知此时器件的电流驱动能力也降低。因此，由高介电常数材料组成的区域(图7中Y所示)最好存在于源/漏区107上方的栅绝缘膜中。
在高介电常数栅绝缘体器件中，为了防止栅电容增大，栅电极与衬底之间的距离被增大。于是，电力线的分布就不总是垂直于衬底的表面。结果，即使在栅绝缘膜由低介电常数材料组成的图6所示的区域X存在于沟道区上，晶体管的电流驱动能力也非常低。因此，当应用本发明时，栅绝缘膜的高介电常数区最好由介电常数比氧化硅更高的材料组成。
在第一实施例中，至少在源/漏区107覆盖栅电极106的部分区域处，栅绝缘膜由都在从衬底紧邻上方到栅电极106紧邻下方上的低介电常数材料组成。但这一结构特点并不重要。当对高介电常数栅绝缘膜111进行各向同性腐蚀时，高介电常数栅绝缘膜111可以保留在源/漏区上方的衬底侧部分处或栅侧部分处。
具体地说，如图8所示，高介电常数栅绝缘膜111可以被制作成拖尾的式样，使得衬底的最上部可以被高介电常数材料覆盖。同样，如图9所示，高介电常数栅绝缘膜111可以被制作成拖尾的式样，使得栅电极106的最下部可以被高介电常数材料覆盖。而且，如图10所示，高介电常数栅绝缘膜111可以被制作成拖尾的式样，使得衬底的最上部和栅电极106的最下部二者可以被高介电常数材料覆盖。但是，为了抑制源/漏区107与栅电极106之间产生的电容，至少在源/漏区107上方部分处，栅绝缘膜最好由都在从衬底紧邻上方到栅电极106紧邻下方上的低介电常数材料组成。
图6-10中的各个图示出了单个晶体管单独的结构。但无需多说，上述栅绝缘膜的结构可以被修正成包括制作多个晶体管的情况，并能够获得相同的效果。
(第二实施例)
下面参照图11A-11D来描述根据本发明第二实施例的MOS场效应晶体管。在第二实施例中，如图11A所示，在700℃的氧气氛中，对衬底的表面进行氧化，随之以第一实施例中的图5B的步骤。从而制作厚度为1nm的氧化硅膜113。然后用诸如CVD的工艺制作厚度为15nm的TiO2膜111。
接着，如图11B所示，用LPCVD方法在TiO2膜111上淀积厚度为200nm的多晶硅膜。用诸如RIE的各向异性腐蚀方法对多晶硅膜进行加工，从而制作栅电极106。而且，TiO2膜111也被各向异性腐蚀加工。
如图11C所示，用诸如外延生长的工艺，在栅电极106的周边上制作硅层114。此时，由于氧化硅膜113被提供在衬底的表面上，故衬底表面上不生长硅层，而仅仅能够在栅电极106的周边上选择性地生长硅层114。
如图11D所示，例如在100keV和5.0×1015cm-2的条件下注入As离子。对得到的结构进行热处理，从而制作了源/漏区107。
然后，如图11E所示，用CVD方法淀积厚度为500nm的氧化硅膜109作为层间绝缘膜，随之以用RIE在源/漏区107和栅电极106上开出接触孔112。此时，氧化硅膜109被制作成完全延伸于硅层114下方。后续的各个步骤与第一实施例中的相同。
在第二实施例中，如结合第一实施例所述的那样，也能够作出各种各样的修正，并能够得到相同的有利效果。在第二实施例中，在产生小平面的条件下制作邻近栅电极106的硅层114。但硅层114也可以被制作成不产生小平面。在产生小平面的条件下制作硅层114的情况下，源/漏区107与栅电极106之间的电容被制作成小于不产生小平面的情况下的电容。因此，在产生小平面的条件下制作硅层114更有效。
在第二实施例中，栅电极106由半导体组成，然后对其进行加工，半导体层被制作成邻近栅电极106。然而，没有必要制作二种半导体，可以由半导体、金属、金属硅化物等的组合来组成。
在第二实施例中，当制作叠层结构的栅绝缘膜时，提供在衬底紧邻上方的绝缘膜113由氧化硅膜组成。但此绝缘膜113也可以由某些其它种类的膜，例如氮化硅膜、氮氧化硅膜、或其它叠层绝缘膜组成。提供在衬底紧邻上方的绝缘膜113的制作方法不局限于热氧化，可以用诸如淀积的工艺来制作。
(第三实施例)
下面参照图12A和12B来描述根据本发明第三实施例的MOS场效应晶体管。
在第三实施例中，如图12A所示，在衬底上制作光刻胶膜115，随之以第一实施例中的图5E的步骤。用诸如光刻的工艺选择性地清除光刻胶膜115。
接着，如图12B所示，对TiO2膜111进行诸如CDE的各向同性腐蚀，并清除源/漏区107之一上的部分TiO2膜111。然后清除光刻胶膜115。后续的步骤与从第一实施例中图5G步骤开始的各个步骤相同。
在第三实施例中，也能够降低栅电极与源/漏区之间的栅绝缘膜的介电常数。此外，如结合第一实施例所述的那样，能够作出栅绝缘膜结构的各种各样的修正，并能够得到相同的有利效果。
(第四实施例)
下面参照图13来描述根据本发明第四实施例的MOS场效应晶体管。
在第四实施例中，如图13所示，用诸如CVD的工艺，在半导体衬底的整个表面上制作氧化硅膜(第二栅绝缘膜)116，随之以第一实施例中图5F的步骤。后续的步骤与从第一实施例中图5G步骤开始的各个步骤相同。
在第四实施例中，如结合第一实施例所述的那样，也能够作出栅绝缘膜结构的各种各样的修正，并能够得到相同的有利效果。
在第四实施例中，氧化硅被用作填充在栅电极106下方的部分绝缘膜已经被清除的区域中的绝缘体116。即使当绝缘体116不是氧化硅而是氮化硅、氮氧化硅或含有F(氟)或C(碳)的绝缘体时，若其介电常数低于制作在沟道区上的栅绝缘膜的介电常数，则也能够得到相同的效果。
制作绝缘层的方法不局限于淀积，也可以是溅射、氧化或氮化。然而，应该指出的是，若采用消耗衬底的硅的诸如对衬底进行氧化的方法，则源/漏区被减薄，从而电阻增大。因此，最好采用不消耗衬底的硅的淀积之类的方法。
在第四实施例中，在栅电极106下方的部分栅绝缘膜111被清除之后，制作绝缘体116来填充栅绝缘膜的被清除部分，然后制作层间绝缘膜109。然而，在制作在栅电极106下方的源/漏区107上的部分绝缘体116被清除之后，也可以制作层间绝缘膜109来填充绝缘体116的被清除部分。
在第四实施例中，在栅电极106下方的部分绝缘膜被清除之后制作的绝缘体116，具有与第一栅绝缘膜111相同的厚度。但此厚度并不重要，绝缘体116的厚度可以制作成比栅绝缘膜111更厚或更薄。
(第五实施例)
下面参照图14来描述根据本发明第五实施例的MOS场效应晶体管。
在第五实施例中，如图14所示，用CVD方法淀积厚度为500nm的氧化硅膜109作为层间绝缘膜，随之以第一实施例中图5F的步骤。然而，此时在覆盖性不同于第一实施例的条件下制作氧化硅膜109，致使可以在部分TiO2膜111部分已经被清除了的区域处或靠近此区域处形成空洞117。然后，用RIE方法在源/漏区107和栅电极106上制作接触孔112。后续的步骤与第一实施例中的各个步骤相同。
在第五实施例中，空洞117起第二栅绝缘膜的作用。由于空洞117的介电常数低于氧化硅的介电常数，故能够更有效地抑制短沟道效应。在第五实施例中，如结合第一实施例所述的那样，也能够作出各种各样的修正，并能够得到相同的有利效果。
(第六实施例)
下面参照图15来描述根据本发明第六实施例的MOS场效应晶体管。
在第六实施例中，如图15所示，用CVD方法淀积厚度为500nm的氧化硅膜109作为层间绝缘膜，随之以第二实施例中图11D的步骤。然而，此时在覆盖性不同于第一实施例的条件下制作氧化硅膜109，致使可以在TiO2膜111处或靠近此处形成空洞117。然后，用RIE方法在源/漏区107和栅电极106上制作接触孔112。后续的步骤与第一实施例中的各个步骤相同。
在第六实施例中，如第五实施例那样，介电常数低于氧化硅的空洞117起第二栅绝缘膜的作用。于是，能够更有效地抑制短沟道效应。在第六实施例中，如结合第一实施例所述的那样，也能够作出各种各样的修正，并能够得到相同的有利效果。
(第七实施例)
下面参照图16来描述根据本发明第七实施例的MOS场效应晶体管。
在第七实施例中，如图16所示，用CVD方法淀积厚度为500nm的氧化硅膜109作为层间绝缘膜，随之以第三实施例中图12B的步骤。然而，此时在覆盖性不同于第一实施例的条件下制作氧化硅膜109，致使可以在部分TiO2膜111已经被清除的区域处或靠近此区域处形成空洞117。然后，用RIE方法在源/漏区107和栅电极106上制作接触孔112。后续的步骤与第一实施例中的各个步骤相同。
在第七实施例中，如第五实施例那样，介电常数低于氧化硅的空洞117起第二栅绝缘膜的作用。于是，能够更有效地抑制短沟道效应。在第七实施例中，如结合第一实施例所述的那样，也能够作出各种各样的修正，并能够得到相同的有利效果。
在第七实施例中，在对TiO2 111进行各向同性腐蚀时涂敷光刻胶的栅绝缘膜的侧面上，不产生空洞。然而，这并不重要，也可以在空洞形成在栅绝缘膜的二侧上的条件下制作层间绝缘膜。
如上面已经详细地描述的那样，在本发明中，源/漏区覆盖栅电极的区域中的栅绝缘膜的介电常数被作得低于沟道区上的栅绝缘膜的介电常数。因此，能够抑制短沟道效应并得到高的电流驱动功率，同时能够降低寄生电容。结果，能够实现充分地抑制了短沟道效应并能够高速运行的高性能半导体器件。
对于本技术领域的熟练人员，可以容易地得到其它的优点和修正。因此，本发明广义地说不局限于此处所述的具体的细节和有代表性的实施例。因此，可以作出各种各样的修正而不超越所附权利要求及其等效规定所定义的一般发明概念的构思与范围。

Claims (10)

1.一种场效应晶体管，包括：半导体衬底；形成在该半导体衬底上的栅绝缘膜；形成在该栅绝缘膜上的栅电极；形成在上述半导体衬底上的源漏区；以及形成在该源漏区间的沟道区，其中上述源漏区和上述栅电极以从上述半导体衬底的垂直方向上看去具有一部分相重叠的重叠区域的方式被配置在上述沟道区上，并且上述栅电极经由上述栅绝缘膜而形成在上述沟道区上，其特征在于：
利用高介电常数栅绝缘膜和低介电常数栅绝缘膜来形成上述半导体衬底上的上述栅绝缘膜，其中上述高介电常数栅绝缘膜由介电常数高于氧化硅的介电常数的第一材料构成，上述低介电常数栅绝缘膜由介电常数低于上述第一材料的介电常数的第二材料构成；
在上述沟道区上形成上述高介电常数栅绝缘膜；
至少在上述源漏区的至少一方与上述栅电极重合的上述重合区域的上述栅电极端部一侧形成上述低介电常数栅绝缘膜；并且
上述源漏区与在其相对端部的上述沟道区的边界直接与由上述第一物质形成的高介电常数栅绝缘膜相接。
2.根据权利要求1的场效应晶体管，其特征在于：在上述源漏区的至少一方与上述栅电极重合的上述重合区域、且至少在栅电极端部一侧的栅绝缘膜的介电常数在与衬底垂直的方向上的整个区域中都低于上述沟道区上的栅绝缘膜的介电常数。
3.根据权利要求1的场效应晶体管，其中所述第一材料包含从由氧化钛膜、氮化硅膜、氮氧化硅膜、五氧化钽膜、氧化锆膜、氧化铪膜、氧化镧膜、氧化铝膜、氧化钇膜、氧化钪膜构成的组中选择的至少一种材料。
4.根据权利要求1的场效应晶体管，其中所述第一材料包含由从由氧化钛、氮化硅、氮氧化硅、五氧化钽、氧化锆、氧化铪、氧化镧、氧化铝、氧化钇、氧化钪组成的组中选出的至少二种材料组成的混合膜。
5.根据权利要求1的场效应晶体管，其特征在于：上述高介电常数栅绝缘膜的介电常数高于氧化硅膜的介电常数。
6.一种场效应晶体管的制造方法，其特征在于，包括：
在半导体衬底上经由第一高介电常数栅绝缘膜而形成栅电极的步骤，其中所述第一高介电常数栅绝缘膜由介电常数高于氧化硅的介电常数的第一材料构成；
在上述衬底的表面层上与上述栅电极自匹配地形成源漏区的步骤；
按照包含了形成在上述半导体衬底上的沟道区的整个区域的宽度，从其侧面部分地清除上述第一高介电常数栅绝缘膜的步骤；以及
在部分清除了上述第一高介电常数栅绝缘膜后的区域上形成介电常数低于上述第一高介电常数栅绝缘膜的介电常数的第二低介电常数栅绝缘膜的步骤。
7.根据权利要求6的方法，其中形成介电常数低的第二栅绝缘膜的步骤包括：从第一栅绝缘膜的侧面清除了部分第一栅绝缘膜之后，在半导体衬底上形成一个层间绝缘膜以覆盖所述栅电极，以及在部分第一栅绝缘膜被清除的区域中填充部分层间绝缘膜作为第二栅绝缘膜的步骤。
8.根据权利要求6的方法，其中从第一栅绝缘膜的侧面清除部分栅绝缘膜的步骤包括：使用各向同性腐蚀的步骤。
9.根据权利要求6的方法，其中在半导体衬底上形成栅电极并插入第一栅绝缘膜的步骤包括：使用从由氧化钛膜、氮化硅膜、氮氧化硅膜、五氧化钽膜、氧化锆膜、氧化铪膜、氧化镧膜、氧化铝膜、氧化钇膜、氧化钪膜组成的组中选出的至少一种材料作为所述第一栅绝缘膜的材料的步骤。
10.根据权利要求6的方法，其中第一材料包含由从由氧化钛、氮化硅、氮氧化硅、五氧化钽、氧化锆、氧化铪、氧化镧、氧化铝、氧化钇、氧化钪组成的组中选出的至少二种材料组成的混合膜。
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