CN1236999A - “绝缘体上的硅”半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种SOI半导体装置,其中将在SOI衬底上形成的阱完全分离开,通过用施加到阱接触点上的偏置电压来控制该阱的电位,以动态方式使其变化。该SOI半导体装置由SOI衬底10;阱11、21以及晶体管14、24构成,阱11、21被从表面半导体层3到埋置绝缘膜2的阱完全分离膜4分离开,晶体管14、24被在表面半导体层3的表面上形成的元件分离膜5分离开,而且构成晶体管14、24的沟道区被部分地耗尽,源/漏区12、22下被完全地耗尽。

Description

“绝缘体上的硅”半导体装置及其制造方法
本发明涉及SOI(“绝缘体上的硅”)半导体装置及其制造方法，更详细地说，涉及能使激活(active)时的驱动能力提高并能使备用(standby)时的消耗电流降低的SOI半导体装置及其制造方法。
近年来，作为谋求高速化、高集成化而被使用的衬底，在埋置(buried)绝缘膜上具有非常薄的膜的半导体层、例如单晶硅层的衬底，即所谓的SOI衬底是引人注目的。
在该SOI衬底上形成互补型MISFET的情况下，因薄膜的单晶硅层的缘故，源-衬底间、漏-衬底间、栅-衬底间的任一种情况下的电容，与在现有的体硅衬底上形成的MISFET相比，都有很大的降低，于是，可实现集成电路的高速化。此外，由于存在埋置绝缘膜，故与体硅衬底相比，相邻的两个晶体管的元件分离区可形成得非常窄，故可实现更高的集成化。
但是，另一方面，为了使集成电路例如在1V以下的非常低的电源电压下工作，SOI衬底存在备用时的漏泄电流较大、且待机时的消耗电流也变大的问题。
因此，作为其对策，在特开平7-302908号公报和特开平8-125187号公报中提出了具有在SOI衬底上形成的各晶体管中形成的体接触点(body contact)的所谓四端元件的半导体集成电路。
如图12中所示，在SOI衬底40上形成了具有该四端元件的半导体集成电路，该SOI衬底40是在支撑衬底41上形成了埋置绝缘膜42和非常薄的膜的单晶硅层43。在单晶硅层43上形成了主要由栅电极46、栅绝缘膜和源/漏区48构成的PMOSFET 47和主要由栅电极56、栅绝缘膜和源/漏区58构成的NMOSFET 57，利用元件分离膜44将这些FET分离开。此外，在PMOSFET 47和NMOSFET 57的附近分别形成了体接触点45、55。
具有这样的构成的半导体集成电路中的四端元件具有下述优点：能通过将电压施加到这些体接触点45、55上来控制各晶体管的沟道部分的电位，例如，能使作为决定晶体管特性的因素之一的阈值电压以动态方式变化。
但是，具有上述的体接触点45、55的四端元件存在其单元面积与现有的MOSFET相比较大等的缺点。
此外，在特开平7-74363号公报中提出了不是对各个MOSFET、而是对多个MOSFET形成1个阱接触点(well contact)的半导体装置，由此，可谋求单元面积的缩小。
但是在该半导体装置中，作为表面半导体层，使用了厚度为50～100nm的非常薄的硅膜，而且，由于使用阱接触点来固定阱的电位，故在备用时的漏泄电流较大、且待机时的消耗电流也变大的问题。
本发明是鉴于上述的问题而进行的，其目的在于提供这样一种SOI半导体装置及其制造方法，该装置能使激活时的驱动能力提高并能使备用时的消耗电流降低，同时能将半导体装置的单元面积缩小到最低限度以实现进一步的微细化。
按照本发明，提供这样一种SOI半导体装置，该装置由层叠埋置绝缘膜和表面半导体层而构成的SOI衬底、在上述表面半导体层中形成的至少1个阱和在该阱中形成的至少1个晶体管构成，上述阱与上述表面半导体层的该阱以外的区域完全分离开，而且具有对上述阱施加偏置电压用的阱接触点，上述晶体管被在上述半导体层的表面上形成的元件分离膜分离开，而且构成上述晶体管的沟道区被部分地耗尽，源/漏区下被完全地耗尽。
此外，在具有上述构成的SOI半导体装置的制造方法中，提供一种通过在表面半导体层的预定区域中形成到达埋置绝缘膜的绝缘膜来进行阱的完全分离的半导体装置的制造方法。
图1是示出本发明的SOI半导体装置的中央部分的概略斜视剖面图。
图2是示出图1的SOI半导体装置的制造工序的概略斜视剖面图。
图3是示出图1的SOI半导体装置的制造工序的概略斜视剖面图。
图4是示出图1的SOI半导体装置的制造工序的概略斜视剖面图。
图5是示出图1的SOI半导体装置的制造工序的概略斜视剖面图。
图6是示出本发明的SOI半导体装置中施加了阱偏置电压时的晶体管的Id-Vg(亚阈值)特性的图。
图7是示出本发明的SOI半导体装置中在激活时和备用时施加了不同的阱偏置电压时的晶体管的亚阈值特性的图。
图8是说明抑制本发明的SOI半导体装置的单元面积的增大的效果用的图。
图9是说明本发明的SOI半导体装置的表面半导体层、源/漏区深度和耗尽层的宽度的关系用的概念图。
图10是说明本发明的SOI半导体装置中的耗尽层的宽度与电压(Vd-Vw)的关系用的图。
图11是示出本发明的SOI半导体装置的另外的平面图、剖面图、等效电路图的图。
图12是示出现有的四端元件的概略斜视剖面图。
本发明的SOI半导体装置主要由下述部分构成：层叠埋置绝缘膜和表面半导体层而构成的SOI衬底、在表面半导体层中形成的至少1个阱、完全地分离该阱的阱完全分离膜(其中也可以是台面(mesa)分离)、对阱施加偏置电压用的阱接触点、在阱中形成的至少1个晶体管和分离该晶体管的元件分离膜。
SOI衬底通过在通常支撑衬底上形成埋置绝缘膜、再在其上形成表面半导体层来构成，是在实现低功耗、高速工作方面很有效的衬底，可举出作为键合衬底SOI(BESOI)、SIMOX(利用氧注入的分离)型衬底等来使用。作为支撑衬底，例如可使用硅、锗等的半导体衬底、GaAs、InGaAs等化合物半导体、蓝宝石、石英、玻璃、塑料等绝缘性衬底等的各种衬底。再有，作为该支撑衬底，也可使用在上述支撑衬底上形成了晶体管及电容器等的元件或电路等的衬底。
作为埋置绝缘膜，例如可举出SiO2、SiN膜等。此时的膜厚可考虑打算得到的半导体装置的特性及使用能得到的半导体装置时的施加电压的幅度等适当地调整，例如膜厚约为50～400nm。
表面半导体层是起到形成晶体管用的有源层的作用的半导体薄膜，可用硅、锗等的半导体、GaAs、InGaAs等化合物半导体等的薄膜来形成。其中，硅薄膜是较为理想的。表面半导体层的膜厚Tsemi必须小于下述的晶体管的源/漏区的深度Xj与从该源/漏区下的耗尽层的结面算起的宽度Wdepl之和，且大于等于约100nm，即
约100nm≤Tsemi＜Xj+Wdepl
具体地说，可在约100nm～400nm的范围内选择薄膜半导体层的膜厚。再有，Xj和depl都可考虑能得到的半导体装置的特性等来适当地调整，但都可设定到约200nm。此外，特别是耗尽层的宽度Wdepl受到下述的阱的杂质浓度、对能得到的SOI半导体装置的阱施加的偏置电压Vw的幅度、构成其它半导体层的半导体的介电系数ε、电子电荷q、施加到源/漏区上的电压Vd的幅度以及自建电压Vbi等的影响。例如，如图10中所示，即使阱的杂质浓度Na为6×1017cm-3，耗尽层的宽度Wdepl也随漏电压Vd-阱的偏置电压Vw而变化。因此，耗尽层的宽度Wdepl必须在满足上述式的同时，满足以下的关系。
【式1】 W depl = 2 ϵ q · N a ( V d - W w + V bi )
在SOI衬底的表面半导体层中，至少形成1个阱。阱可以是p型和n型的某一种，其浓度可考虑打算得到的半导体的特性等来适当地调整，例如1016～1018离子数/cm3的数量级。
上述阱与上述表面半导体层的该阱以外的区域完全分离开。此时的阱的完全分离可通过LOCOS法来进行，该法中形成从表面半导体层的表面到达埋置绝缘膜的、即形成表面半导体层的膜厚以上的膜厚的LOCOS氧化膜，也可通过槽元件分离法来进行，该法中在表面半导体层的所希望的区域中形成槽，在槽内形成/埋置绝缘膜并以任意方式进行平坦化，由此形成从表面半导体层的表面到达埋置绝缘膜的槽元件分离膜，也可通过台面分离法来进行，该法中除去所希望的区域的表面半导体层直到埋置绝缘膜。这些LOCOS法、槽元件分离法和台面分离法都可通过利用众所周知的方法、例如光刻工序、刻蚀法、CMP法等来进行。
此外，阱具有对该阱施加预定的偏置电压用的阱接触点。该阱接触点可根据阱大小、阱内形成的晶体管的数目等来调整在1个阱内形成的数目，但考虑元件的占有面积的缩小，最好在1个阱中设置1个阱接触点。
阱接触点通常是阱内的一部分的区域，可通过将电极连接到成为适当的接触电阻的接触区来形成。此时的接触区可具有1020离子数/cm3数量级或在其之上的杂质浓度。此外，作为电极材料，只要是能作为通常电极或布线层使用的导电性材料，则可不作特别限定地使用。
在本发明的SOI衬底的表面半导体层中的阱中，形成了晶体管，该晶体管由通过栅氧化膜而形成的栅电极和在表面半导体层内并在栅电极的两侧形成的源/漏区构成。可由起到通常栅氧化膜的功能的材料及膜厚来形成栅氧化膜。可由多晶硅；W、Ta、Ti、Mo等的高熔点金属的硅化物；由这些硅化物和多晶硅构成的多晶硅硅化物(policide)；及其它的金属等并以约150nm～300nm的膜厚来形成栅电极。再有，考虑到下述的源/漏区形成用的杂质的向横方向的扩散等，栅电极也可具有由绝缘膜形成的侧壁隔离层。源/漏区可含有浓度约为1×1020～1×1021离子数/cm3的与阱的导电型相反的导电型的杂质而形成。再有，该源/漏区在沟道一侧的源/漏区端部可包括LDD结构那样的低浓度的区域、或者相同的浓度的区域或高浓度的区域，这些区域的深度比源/漏区的结深稍浅。此外，源/漏区的深度可根据能得到的半导体装置的特性等适当地调整，例如可定为70～200nm。
在上述阱中形成的晶体管被元件分离膜分离开。该元件分离膜可由众所周知的元件分离法、例如LOCOS法、槽分离法等来形成。再有，元件分离膜在阱中只在其表面上形成，不是在表面半导体层的整个深度方向上形成。此外，上述元件分离膜通常在形成晶体管之前形成，但也可在形成了元件分离膜之后，进行将上述的阱完全地分离开的处理，也可反过来，在进行了将阱完全地分离开的处理之后，在阱的表面上形成元件分离膜。
本发明的SOI半导体装置的晶体管中，构成晶体管的沟道区部分地被耗尽、在源/漏区下完全被耗尽。在此，所谓沟道区部分地被耗尽，意味着在栅电极正下方的沟道区在源区-漏区间均匀地被耗尽、但在其被耗尽的区域的下方没有被耗尽的状态。此外，所谓在源/漏区下完全被耗尽，意味着源/漏区的下方、即从源/漏区的结面到表面半导体层与埋置绝缘膜的界面处完全被耗尽的状态。
通过以这种方式将沟道区控制成部分耗尽的状态，施加到阱接触点上的电压传递到没有被耗尽的区域，可实现沟道区的电位控制。此外，通过将源/漏区下控制成完全被耗尽的状态，由于在源/漏区下扩展的耗尽层的电容与埋置绝缘膜的电容串联连接，故可降低晶体管的负载电容，于是可实现装置本身的低功耗化、高速化。
此外，本发明的SOI半导体装置通过对阱接触点施加偏置电压和使该偏置电压变化，来控制晶体管的阈值电压。通过将此时的偏置电压例如固定在恒定的电位上，或是使晶体管的激活时(导通时)的驱动能力提高，或是使备用时(关断时)的漏泄电流或消耗电流减少。作为另一种方法，通过在激活时和备用时使电压变化，可得到驱动能力的提高和消耗电流的减少两方面的效果。例如，可在约-2V～1V的范围内选择偏置电压。具体地说，可举出下述的例子：在晶体管是nMOS的情况下，在激活时施加约为电源电压的偏置电压、在备用时施加约为0V的偏置电压，在晶体管是pMOS的情况下，在激活时施加约为-0.5V的偏置电压、在备用时施加约为电源电压的偏置电压。
以下，根据附图来说明本发明的SOI半导体装置及其制造方法。
图1是本发明的SOI半导体装置。该半导体装置在SOI衬底10上形成，该SOI衬底10中在支撑衬底1上形成了埋置绝缘膜2和表面硅层3。将表面硅层3和埋置绝缘膜2的膜厚分别形成为约180nm、50～400nm。
在表面硅层3中形成了杂质浓度约为1016～1018离子数/cm3的P阱11和N阱21，为了将该P阱11和N阱21完全分离开，在阱11、21间形成了膜厚为表面硅层3的膜厚以上的厚膜的阱完全分离氧化膜4。
在P阱11中，在由分离各MOSFET用的元件分离膜5确定的有源区内形成了由源/漏区12和栅电极13构成的NMOSFET 14，还形成了P阱接触点15。此外，在N阱21中，在由分离各MOSFET用的元件分离膜5确定的有源区内形成了由源/漏区22和栅电极23构成的PMOSFET 24，还形成了N阱接触点25。
再有，源/漏区12、22分别以约150nm的结深来形成，由此，在源/漏区12、22下形成的耗尽层(未图示)的宽度约为30nm。
以下示出本发明的SOI半导体装置的制造方法。
如图2中所示，在由p型Si构成的支撑衬底1上形成由膜厚约为100nm的氧化膜构成的埋置绝缘膜2和膜厚约为180nm的表面硅层3，形成SOI衬底10。
在800℃以上的条件下对该SOI衬底10进行热氧化，在其表面上形成膜厚约为7nm的热氧化膜26。在该热氧化膜26上淀积膜厚约为80nm的氮化硅膜27和光致抗蚀剂28，其后，利用光刻和刻蚀工序，对光致抗蚀剂28进行图形刻蚀，作成所希望的形状。将该光致抗蚀剂28作为掩模来使用，利用CHF3+SF6系列的气体，对氮化硅膜27进行干法刻蚀，在预定的部位留下氮化硅膜27。
其次，除去光致抗蚀剂28，通过在1000℃以上的温度下进行热氧化，如图3中所示，形成未到达表面硅层3的膜厚的、即在深度方向上未使表面硅层3完全氧化的元件分离膜5，同时形成阱接触点15。其后，使用磷酸除去氮化硅膜27。
接着，如图4中所示，在800℃以上的温度下再次对所得到的SOI衬底10进行热氧化，在其表面上形成膜厚为10nm的热氧化膜36。在该热氧化膜36上淀积膜厚约为20nm的氮化硅膜37和光致抗蚀剂38，其后，利用光刻和刻蚀工序，对光致抗蚀剂38进行图形刻蚀，作成所希望的形状。将该光致抗蚀剂38作为掩模来使用，利用CHF3+SF6系列的气体，对氮化硅膜37进行干法刻蚀，在预定的部位留下氮化硅膜37。
其次，除去光致抗蚀剂38，通过在1000℃以上的温度下进行热氧化，如图5中所示，形成到达表面硅层3的膜厚的、即在深度方向上使表面硅层3完全氧化的完全分离氧化膜4。其后，使用磷酸除去氮化硅膜37。
其次，在P阱形成区域11a和N阱形成区域21a中，按照众所周知的方法以约60keV的加速能量、约7×1012cm-2的剂量分别注入硼离子、磷离子，形成最终的杂质浓度为6×1017cm-3的P阱11和N阱21。
接着，在各阱11、21内形成由800℃左右的热氧化产生的膜厚约为10m的栅绝缘膜、膜厚约为200nm的多晶硅，利用使用了HBr或HCl系列的刻蚀气体的干法刻蚀，形成所希望的形状的栅电极13、23。以该栅电极13、23为掩模，例如在NMOS的情况下，通过以约60keV的加速能量、约5×1015cm-2的剂量注入磷离子，形成结深约为150nm的源/漏区12、22，完成由图1中示出的NMOSFET14、PMOSFET24等构成的SOI半导体装置。
如上所述，可得到在沟道部中部分地被耗尽、在源/漏区中完全被耗尽的SOI半导体装置。
在用以上的方法制造的SOI半导体装置中，测定了对P阱的阱接触点施加了0～0.6V的范围内的偏置电压的情况的NMOSFET的电流-电压特性。其结果在图6中示出。再有，图6是使用栅长为0.35μm、栅宽为2μm的MOSFET、以Vds=0.6V测定的结果。
由图6可知，对阱接触点施加偏置电压，通过增大该电压，可控制晶体管的阈值电压，即，利用偏置电压的变化，可增大漏电流的自由度。
因此，如图7中所示，通过使SOI半导体装置中的n型MOS晶体管在激活时和备用时的阱的偏置电压变化，即，通过在激活时施加高电平(例如，0.6V)、在备用时施加低电平(例如，OV)的偏置电压Vw，可使激活时的阈值电压低于备用时的阈值电压，对应于该阈值电压的降低，可使施加与电源电压Vdd相同的电压作为栅电压Vgs时的漏电流上升(图7中，点A)由此可实现SOI半导体装置的驱动能力的提高。
此外可知，可使备用时的阈值电压比激活时的阈值电压升高，对应于该阈值电压的增大，可使施加0V的电压作为栅电压Vgs时的漏电流下降(图7中，点X(约100pA/μm)→点Y(约0.1pA/μm))，由此可实现备用时的消耗电流的降低。
再有，研究了在本发明的SOI半导体装置中抑制单元面积的增大的效果。利用与上述实施例相同的方法，在P阱中形成1个或多个NMOSFET和1个阱接触点，测定了相对于1个阱接触点使NMOSFET的数目增加时的1个NMOSFET所占的面积的相对比。以栅长为0.35μm、栅宽为5.0μm形成了此时的NMOSFET。在图8中示出其结果。
再有，由于1个NMOSFET所占的面积的相对比考虑元件分离膜的占有面积，对于1个NMOSFET来说1个体接触点始终是必须的，故作为与其相对应的比值、即(使用阱接触点时的1个NMOSFET所占的面积/使用体接触点时的1个NMOSFET所占的面积)来表示。
此外，为了比较起见，测定了既不形成阱接触点也不形成体接触点时的1个NMOSFET所占的面积的对于使用体接触点时的1个NMOSFET所占的面积的相对比，该值大致为0.74。
从图8的测定结果可知，例如通过用1个阱接触点来控制4个以上的NMOSFET，与形成使用了体接触点的半导体装置的情况相比，可降低约20％以上的单元面积。
因此，按照本发明的SOI半导体装置，与以往被使用的具备体接触点的半导体装置相比，可将单元面积的增大控制在最小限度。
此外，研究了本发明的SOI半导体装置中的负载电容。
如图9中所示，在NMOSFET中，通过将表面硅层3的膜厚Tsi调整成比源/漏区12的结深Xj和在其下形成的耗尽层6的宽度Wdepl的和小，具体地说，通过将表面硅层3的膜厚Tsi设定成约180nm、将源/漏区的深度Xj设定成约150nm、将耗尽层宽度Wdepl设定成约30nm，可利用与埋置绝缘膜2的电容的耦合使因耗尽层6引起的电容变得非常小，故可降低晶体管的负载电容，于是可实现装置本身的高速化。
再有，在本发明中，如图11(a)～(c)中所示，由于具有将各个阱完全分离开的阱完全分离膜，故可防止由于N阱与P阱相接而产生的寄生可控硅(thyristor)的发生，可抑制半导体装置中的锁定(latchup)现象。
此外，除了上述的LOCOS分离法之外，也可用槽分离法来形成阱完全分离膜。
首先，对SOI衬底中的表面硅层进行热氧化，在表面硅层上形成了氧化膜之后，淀积氮化硅膜。接着，利用光刻和刻蚀法，在形成氮化硅膜中的阱完全分离膜的区域中形成开口，在该开口内淀积TEOS等的氧化膜。其后，利用CMP法等对该氧化膜进行表面平坦化处理，通过使用磷酸除去氮化硅膜，形成由槽产生的阱完全分离膜。
再有，除了上述的LOCOS分离法、槽分离法之外，也可用台面分离法来形成阱完全分离膜。
首先，在SOI衬底中的表面硅层上，利用光刻工序形成对所希望的区域进行了开口的抗蚀剂掩模，使用该抗蚀剂掩模，利用使用了HBr或HCl系列的气体的干法刻蚀，除去用于分离的所希望的区域的表面硅层，可通过台面分离将阱完全分离开。
按照本发明，由于可利用阱接触点以动态方式来控制晶体管的阈值电压，故可在提高工作时的驱动能力的同时，也能降低待机时的消耗电流。
而且，在实现这样的驱动能力的提高和消耗电流的降低的同时，不会导致现有的四端元件那样的元件的占有面积的增大，可将单元面积抑制到最小限度，可得到实现了高性能·高集成化的半导体装置。
此外，由于将表面半导体层的膜厚设定成比源/漏区的结深和在其下形成的耗尽层的宽度的和薄，故因耗尽层引起的电容与埋置绝缘膜的电容串联连接，由此，可显著地降低晶体管的负载电容，可实现元件的工作的高速化。
再有，由于阱与表面半导体层中的其它区域完全分离开，故可防止在现有的双阱的情况下存在的寄生可控硅的发生，可实现无锁定现象。

Claims (4)

1．一种SOI半导体装置，其特征在于：
该装置由层叠埋置绝缘膜和表面半导体层而构成的SOI衬底、在上述表面半导体层中形成的至少1个阱和在该阱中形成的至少1个晶体管构成，
上述阱与上述表面半导体层的该阱以外的区域完全分离开，而且具有对上述阱施加偏置电压用的阱接触点，
上述晶体管被在上述半导体层的表面上形成的元件分离膜分离开，而且构成上述晶体管的沟道区被部分地耗尽，源/漏区下被完全地耗尽。
2．如权利要求1中所述的半导体装置，其特征在于：
表面半导体层的膜厚Tsemi小于源/漏区的深度Xj与从该源/漏区下的耗尽层的结面算起的宽度Wdepl之和，且大于等于约100nm，
源/漏区的结电容在膜厚方向上与埋置绝缘膜的电容串联连接而构成。
3．如权利要求1或2中所述的半导体装置，其特征在于：
通过使施加到阱接触点上的偏置电压变化来控制晶体管的阈值电压。
4．一种制造如权利要求1中所述的SOI半导体装置的方法，其特征在于：
通过在表面半导体层的预定区域中形成到达埋置绝缘膜的绝缘膜来进行阱的完全分离。
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