TW432593B - SOI semiconductor device and method for manufacturing the same - Google Patents

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Alberto Oscar Adan
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Sharp Kk
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Description

經濟部中央橾準局員工消費合作社印^ Γ 14 32 59 3_%_ 五、發明説明（！） [發明之所屬技術領域] 本發明係關於一種絕緣膜上設有矽層（SOI)之半導體裝置 及其製造方法，更詳而言之，係關於一種可使作動時之驅動 能力提昇，且減少備用時之消費電流的SOI半導體裝置及其 製造方法。 [習知技術及發明欲解決之課題] 近年，為謀求高速化、高積體化所使用的基板，埋入絕緣 膜上具有非常薄的半導體層例如單結晶矽層之基板，所謂 SOI基板乃倍受屬目。 在此SOI基板上形成互補型MISFET時，起因於薄膜單結晶 矽層而源極-基板間、汲極-基板間、閘極-基板間之任一者 的電容，亦比形成於習知整體矽基板之MISFET更大幅減 少，因此，積體電路之高速化乃成為可能。又，藉埋入絕緣 膜存在，可使鄰近之二個電晶體元件分離區域比整體矽基板 形成更狹窄，進一步之高積體化乃成為可能。 但，另一方面，SOI基板例如係以1 V以下非常低之電源電 壓使積體電路動作，備用時之漏電流又很大，待機時消費電 流亦變大。 因此，其對策已於特開平7-302908號公報及特開平8-125 187號公報等提出，係在形成於SOI基板上之各電晶體上 形成殼體接點之具有所謂四端子元件的半導體積體電路。 具有四端子元件之半導體積體電路，係如圖1 2所示般， 於支ix基板4 1上形成埋入絕緣膜4 2及非常薄的單結晶矽 層43之SOI基板40上形成=單結晶矽層43上形成：主要由 (請先閱讀背面之注意事項再填寫本頁) -4 - 本纸伕尺度適用中國國家標準（CNS ) A4規格（210Χ 297公釐） 經濟部中央標準局負工消費合作社印策 P43259 3 at B7五、發明说明（2 ) 閘極電極4 6、閘極絕緣膜及源極/汲極區域4 8所構成的 PMOSFET 47及主要由閘極電極5 6、閘極絕緣膜及源極/汲 極區域5 8所構成的NMOSFET57，此等FET被元件分離膜4 4 分離。在PMOSFET 47及NMOSFET 57的附近分別形成殼 體、接點45、55。 在具有如此構成之半導體積體電路中的四端子元件，係 藉由對此等殼體、接點4 5、5 5施加電壓，可控制各電晶 體之通道部的電位，例如可使決定電晶體特性因子之一的 臨限電壓動態地變化。 但，具有上述殼體、接點4 5、5 5之四端子元件，係具 有格室面積比習知MOSFET更增大的缺點。 又，特開平7-74363號公報中，提出一種半導體裝置，其 並非各別之MOSFET，而是相對於複數MOSFET形成1個 井 '接點。藉此，謀求格室面積的縮小化。 但，在此丰導體裝置中，表面半導體層使用非常薄至 5 0〜100 nm之矽膜，而且使用電晶、接點來固定井的電位， 故備用時之漏電流會變大，且待機時消費電流亦變大。 本發明有鑑於上述課題，目的在於提供一種SOI半導體裝 置及其製造方法，其係可使作動時之驅動能力提昇，且可 使備用時之消費電流減少，同時半導體裝置之格室面積至 最小限而實現更微細化。 [用以解決課題之方法] 若依本發明，可提供一種SOI半導體裝置，係由如下所構 成：積層埋入絕緣膜及表面半導體層而成之SOI基板、形成 (諳先閲讀背面之注意事項再禎寫本頁) 裝 訂 線 -5- 本紙汝尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 32 59 3 at B7五、發明説明（3 ) 於表面半導體層之至少一個井與形成於該井之至少一個電 晶體；前述井從表面半導體層之井以外區域完全分離， 且，具有對井施加偏壓電壓之井、接點，前述電晶體藉形 成於半導體層表面之元件分離膜分離開，且，構成電晶體 之通道區域被部分空乏，源極/汲極區域下被完全空乏化。 又，在具有上述構成之SOI半導體裝置的製造方法中，藉 由於預定區域中之表面半導體層至埋入絕緣膜形成絕緣 膜，以完全分離井。 [發明之實施形態] 本發明之SOI半導體裝置，係由如下所構成：主要乃積 層埋入絕緣膜及表面半導體層而成之SOI基板、形成於表 面半導體層之至少一個井、使此井完全分離之井完全分離 膜（但，亦可為台式分離）、用以對井施加偏壓電壓之井、 接點、形成於井之至少一個電晶體、分離此電晶體之元件 分離膜。 S01基板可舉例：於一般支持基板上形成埋入絕緣膜、再 於其上形成表面半導體層而構成的，以有效實現低消費電 力、高速動作之基板，使用來作為結合SO丨（BESOI)、 SIMOX (Separation by Implantation of Oxygen)，以氧離子植 入分離型基板等。支持基板可使用例如：矽、鍺等之半導體 基板、GaAs、InGaAs等之化合物半導體、藍寶石、石英、玻 璃、塑膠等之絕緣性基板等、各種基板。又，此支持基板亦 可使用於上述支持基板上形成電晶體或電容器等元件或電 路等之基板。 埋入絕緣膜可舉例如Si02膜、Si3N4膜等。此時之膜厚可 ---------^-------ir------0 (锖先閱讀背面之注意事項再填寫本頁) -6- 本紙法尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 鯉濟部中央標準局員工消費合作ώ印製 4 3259 3 A1 _____ B7 五、發明説明（4 ) 考慮欲得到之半導體裝置特性、使用所得到之半導體裝置 時之施加％壓的向度等而適當賙整，但，可舉例如50〜400 nm左右。 、表面半導體層係發揮作為—用以形成電晶體之活性層的 半導體薄膜，可时、緒等之半導體、GaAs、祕仏等化 合物半導體等之薄膜來形成。其中，以矽薄膜為宜。表面 半導體層之膜厚必須為：後述之電晶體的源極/汲極區域之 深度Xj、與從此源極/汲極區域下之空乏層接合面的幅寬 Wdept之合計以下，且’ ι00ηιη左右以上的膜厚丁_; 約 100 nm S Tsemi <Xj + Wdept 。 具體上’表面半導體層之膜厚可在丨〇〇 nm〜400 nm之範圍 中進行選擇《又，\及Wdept均可考慮所得到之半導體裝置的 特性等而適當選擇’但，任一者均可設定至2〇〇 。又，尤 其空乏層之幅寬\^叫受如下影響：後述之井的雜質濃度、施 加於所得到之SOI半導體裝置的井之偏壓電壓Vw高度、構 成其他表面半導體層之半導體的介電率ε、淨電荷量q、 施加於源極/汲極區域之電壓¥(1、内建電壓Vbi等。例如， 如圖1 0所示般，以井之雜質濃度队為6 X 1 〇17 cm·3時，空乏 層之幅寬Wdept受内建電壓vd-井的偏壓電壓Vw而變化。因 此’空乏層之幅寬Wdep#須滿足上述式，同時滿足以下的關 係。 [數1] 本纸張尺度通用中國國家標準（CNS } Α4規格（210Χ297公爱） ---------扣衣------ΪΤ------# (請先閎讀背面之注意事項再4'寫本頁) 經濟部中央標準局員工消費合作社印製 r F4 325 9 3 A7 ____ B7 _· 1 ~— ~ - 五、發明説明（5 ) 在SOI基板中之表面半導體層中至少形成一個井。井可 為p型及η型中之任一者，其濃度可考慮欲得到之半導體特 性等而適當調整’但，可舉例10〖6〜1〇u i〇ns/cm3級。 上述井完全從表面半導體層之井以外的區域分離。此時 之井完全分離係依LOCOS法（矽局部氧化法），從表面半導 體層之表面至埋入絕緣膜，亦即表面半導體層的膜厚以上 之膜厚的LOCOS氧化膜來實施；或，於表面半導體層所希 望區域形成深溝，在深溝内形成/埋入絕緣膜，任意地平 坦化，俾形成表面半導體層之表面至埋入絕緣膜之深溝元 件分離膜，即藉深溝元件分離法來實施；或，除去所希望 區域之表面半導體層至埋入絕緣膜，即藉台式分離法來實 施。此等LOCOS法、深溝元件分離法、及台式分離法可利 用如公知的方法、例如光蝕刻法、蝕刻法' CMp法（化學機 械研磨）等來實施》 井係具有對此井施加預定的偏壓電壓之井、接點。此井、 接點依照井的大小、形成於井内之電晶體數目等，而可調整 形成於丨個井内的數目，但，考慮元件之占有面積的縮= 化，於1井内宜形成1井' 接點。 井、接點一般為井内之一部分區域，可藉在成為適當接點 阻抗之接點區域連接電極來形成。此時之接點區域可具有 l〇2Q i〇ns/Cm3級或其以上的雜質濃度。又，電極材料只要係 可使用來作為電極或配線層之導電性材料即可，並無特別限 定。 在本發明之SOI基板表面半導體層中的井令所形成的電晶 • 8 - 本紙張尺紐财)麟格（2lGX 297^^ ---------ΐ衣-------IT------m , - (請先閱讀背面之注意事項#杖寫本頁} •43259 3 A7 B7 _____ 五、發明説明（6 ) 體’係經由閘極氧化膜所形成之閘極電極、在表面半導體 層内而形成於閘極電極兩侧之源極/汲極區域所構成。閘 極氧化膜一般可以作為閘極氧化膜之材料及膜厚來形成。 閘極電極藉多晶矽、W、Ta、Ti、Mo等之高融點金屬的石夕 化物、此等矽化物與多晶矽所構成的多晶矽化物、其他金屬 等，以膜厚150 nm〜300 nm左右來形成。又，閘極電極考慮 用以形成後述源極/汲極區域之雜質的橫方向擴散等，亦可 具有絕緣膜之侧壁空間》源極/汲極區域可含有井之導電型 與逆導电型的雜質lx 1〇20〜1 X 丨i〇ns/cm3左右的濃度來形 成。又’此源極/汲極區域在通道侧之源極/汲極區域端亦可 具有如LDD(淺摻雜汲極）構造之低濃度區域，或，在相同濃度 的區域或高濃度的區域具有比源極/汲極區域之接合深度更 略淺之區域。又，源極/汲極區域的深度可依所得到之半導 體裝置的特性等做適當調整，但，可形成7〇〜2〇〇 nm左右。 上述井所形成之電晶體係藉元件之分離膜進行分離^此元 件分離膜可依公知之元件分離法、例如LOCOS法、溝道分 離法來形成。又，元件分離膜在井中只形成於其表面，而非 形成於表面丰導體層之深度方向的全部。又，上述元件分 離膜I係在形成電晶體前所形成，但形成元件分離膜 後，亦可進行完全分離上述井之處理，或’反之，施予完 王刀離井之處理後，亦可於井表面形成元件分離膜。 •在^發明之s〇I半導體裝置中的電晶體，係構成電晶體之 通道區域被部分空乏化，源極/汲極區域下被完全空乏。此 處若通道區域被部分2乏化，乃指閘極電極正下方的通道 (請先聞讀背面之注意事項再和寫本頁) -裝- ,ιτ 旅丨 經濟部中央橾準局員工消費合作杜印製 經濟部中央標準局負工消費合作社印製 Ρ4 325 9 3 五、發明説明（7 ) 區域在源極區域-汲極區域間被均一空乏化，但，在此空乏 區域的下方不呈空乏化的狀態。又，源極/汲極區域下被完 全S乏化，乃指源極/汲極區域的下方亦即源極/汲極區域之 接合面至表面半導體層與埋入絕緣膜之界面全部被空乏化 之狀態。 藉由如此般控制通道區域呈部分空乏化之狀態，對井、 接點所施加之電壓傳導至未空乏化的區域，可實現通道區 域之電位控制。又，藉由控制源極/汲極區域下呈完全空 之化之狀態，在源極/汲極區域下廣濶的空乏層之電容乃 與埋入絕緣膜的電容串聯，故，可減少電晶體之負荷電 容，甚至可實現裝置本身之低消費電力'高速化。 本發明之SOI半導體裝置係藉由對井、接點施加偏壓電壓 及使其偏壓電壓變化，以控制電晶體之臨限電壓。此時之偏 壓電壓例如藉由固定在一定的電位，以提昇電晶體在作動時 (on時驅動能力，或’減少備用時（咐或咖以时時）之漏 電流或消費電流。另—手法係藉由在作動時或備用時使電壓 又化，以得到驅動能力之提昇及消費電流降低之兩者效果。 例如偏壓電壓可在_2V〜1V左右範圍進行選擇。具體上，當 電晶體為nMOS之情形下，作動時施加電源電壓左右，備用 時施加0V左右’當電晶體為pM〇s<情形下，作動時施加_ 0.5 V左右，備用時施加電源電壓左右。 以下，依據圖面說明本發明之s〇I半導體裝置及其製造方 法。 圖1為本發明之S0I半導體裝置。此半導體裝置係形成於 -10- 本紙乐尺錢财( ---------"-------訂------# ('锖先閱讀背面之注意事項再#寫本頁) ,4 3259 3 A7 B7 經濟部中央標孪局員工消費合作杜印製 五、發明说明（8 ) SOI基板1 〇上（其係於支ix基板1上形成埋入絕緣膜2及表面 矽層3。表面矽層3及埋入絕緣膜2的膜厚分別以18〇 左 右、50-400 nm左右形成。 在表面妙層3形成P井丨丨及]^井21呈具有1〇16〜i〇ns/cm3 級的雜質濃度’為使此等卩井Η及N井21完全分離，於井 11、12間形成表面矽層3之膜厚以上的厚膜，其井完全分離 氧化膜4。 - P井11在藉由用以分離各MOSFET之元件分離膜5所規定 的活性區域内’形成源極/汲極區域丨2及閘極電極丨3所構成 之NMOSFET 14，進一步形成p井、接點〖5 „又，N井21在 藉由用以分離各M0SFET之元件分離膜5所規定的活性區域 内’形成一由源極/汲極區域22及閘極電極23所構成的 NM0SFET 24 ’進一步形成N井、接點2 5。 又，源極/沒極區域1 2、2 2分別以15 0 nm左右形成接合深 度，藉此’於源極/汲極區域1 2 ' 2 2下所形成之空乏層（未 圖示）的幅寬呈30 nm左右。 以下’表示本發明之SOI半導體裝置的製造方法。 如圖2所示般’在由p型Si所構成之支ix基板1上，形成膜 厚100 nm左右氧化膜所構成的埋入絕緣膜2及膜厚18〇 nm& 右的表面矽層3，以形成SOI基板1 〇。 如SOI基板10在800C以上之條件下熱氧化，在其表面形 成膜厚7 nm左右熱氧化膜2 6。在此熱氧化旗26上堆積膜厚 8〇 nm左右的矽氮化物膜27及光阻28，然後，藉光阻及蝕刻 步驟’使光阻28形成預定形狀圖案。使用此光阻2g作為光 -11- 本紙伕尺度通用中國國家標準（〇!^)八4規格（210乂 297公釐） ---------^.-------ΐτ------^ (讀先閑讀背面之注意事項再填寫本頁) 鏐43259 3 A7 B7 經濟部中央樣準局員工消資合作社印製
五、發明説明（9 ) 罩，而利用CHF#SF6系之氣體以乾蝕刻矽氮化物膜2 7，矽 氮化物膜2 7殘留於預定之處。 然後，除去光阻2 8，以〗000它以上之溫度進行熱氧化，如 圖3所示，未達表面矽層3之膜厚，亦即’表面矽層3完全未 氧化至深度方向，形成元件分離膜5，同時並形成井、接點 1 5。然後’使用鱗酸而除去矽氮化物膜2 7。 繼而’如圖4所示般’所得到之s〇I基板1 〇再度以8〇〇t以 上之/m度熱氧化’於其表面形成膜厚1〇 nm的熱氧化膜36。 在其熱乳化膜36上堆積膜厚2〇 nm左右的秒氮化物膜3 7及光 阻3 S，然後，藉光蝕刻及蝕刻步驟，使光阻3 8形成預定形 狀的圖案。使用此光阻38作為光罩，利用CHF3 + SF6系之氣 體乾蝕刻矽氮化物膜3 7，矽氮化物膜3 7殘留在預定之處。 繼而，除去光阻3 8，以ΐοοοί以上之溫度熱氧化，如圖5 所示般，形成井完全分離膜4，其係達至表面矽層3之膜 厚，亦即，使表面矽層3朝深度方向完全氧化。然後，使用 鱗酸’除去矽氮化物膜3 7。 其次，於P井形成區域Ua&N井形成區域21a依公知的方 法以加速能量60 keV左右、劑量7 X 1012 cm·2左右分別注入 硼離子、磷離子’形成最後雜質濃度為6 X 1〇!7 cnr3左右之p 井1 1及N井2 1。 繼而’在各井11 ' 12内藉800。(3左右之熱氧化形成膜厚10 nm左右的閘極絕緣膜、膜厚2〇〇 nm左右之多結晶妙，藉使 用HBr系或HC1系蚀刻氣體之乾蚀刻，形成預定形狀之閉極 電極1 3、2 3。以此閘極電極1 3、2 3作為光罩，例如NM0S -12- 本紙張尺度適用中國國家標孪（CNS ) A4規格（2丨OX 297公釐） (請先Κ讳背面之注意事項再填筠本頁) -β A7 B7 rP4 32 5 9 3 五、發明説明（1〇 ) 情形下，以60 keV左右之加速能量、劑量5xl〇!5 cnT2左右 注入磷，俾形成接合深度為丨5 〇 nm左右之源極/汲極區域 12、22，元成由圖 1 所示之 nm〇SFET 14、PMOSFET 24 等 所構成的SOI半導體裝置。 從上述，可得到一種SOI半導體裝置，其係通道部部分空 乏化，源極/汲極區域已完全空乏化者。 在以上方法所製作之S0I半導體裝置中，對P井之井、接 點以0〜0.6 V範園施加偏壓電壓Vw，測定在此情形下之 NM0SFET的電流-電壓特性。其結果表示於圖6。又，圖6 係使用閉極長為〇,35 、閘極幅寬為2㈣之㈣，以 Vds = 0.6 V測定的結果。 從Η 了知對井、接點施加偏壓電壓，藉增大其電壓， 可控制電晶體之臨限電壓，亦即，藉偏壓電壓之變化，可增 大汲極電流之自由度。 因此如圖7所717般，使SOI半導體裝置中之η型M〇s電晶 社作動時與備料的井之偏壓電壓變化，亦即，藉由作動 時犯加问（例如0‘6 v) '備用時施加低（例如〇 V)之偏壓電壓 Vw，俾使作動時之臨限電壓比備料之臨限祕更降低， 對應對此臨限電壓之降低，可社t Λ 降低可使對閘極電壓Vgs施加與電源 电壓Vdd相同電壓時之汲杯雷，* 汉往電μ上昇（圖7中，A點），故可實 現SOI半導體裝置之驅動能力的提高。 、 又’可使備用時之臨限常嚴士诛逢 麼比作動時 < 臨限電壓更上异， 對應於此臨限電屦之辦士 厭 ^ 可使對閘極電壓Vgs施加0 v電 壓時疋汲極電流降低（圖7中， .』X(约 100 pA//im)—點 Y(约 ---------^------ΐτ------.^ (請先閱讀背面之注意事項再填寫本頁) 鲤濟部中央樣华局貝工消費合作社印製 -13 - 經濟部中央樣準局員工消費合作社印聚 酽4 32 59 3 B7五、發明説明（11 ) 0.1 pA/ #m)，可實現備用時之消費電流的降低。 進而，在本發明之SOI半導體裝置中，研究格室面積之增 大抑制效果。亦即，依據與上述實施例相同的方法，在P丼 形成1個或複數個之NMOSFET與1個井、接點，測定對於 井、接點1個而使NMOSFET數增加時之NMOSFET 1個占據 的面積相對比。此時之NMOSFET係以閘極長為0.35仁m、閘 極幅寬為5.Oym。其結果表示於圖8中。 又，NMOSFET 1個占據之面積相對比，考慮元件分離膜 的占有面積，每NMOSFET 1個，常必須殼體、接點為1個， 故，表示成對此之比，亦即，（使用井、接點時之NMOSFET I 個占有之面積）/(使用殼體、接點時之NMOSFET 1個占有之 面積）° 又，為了比較，使用不形成井、接點亦不形成殼體、接點 之情形下NMOSFET 1個所占有面積的殼體、接點，測定相 對於該情形下之NMOSFET 1個所占有面積的相對比後，約 為 0.74。 從圖8之測定結果，例如，以井 '接點1個控制NMOSFET 4個以上，與形成一使用殼體、接點之半導體裝置的情形相 比，可減少約20%以上格室面積。 因此，若依本發明之SOI半導體裝置，與習知所使用之殼 體、接點的半導體裝置相比，可控制格室面積之增大至最 小限。 又，研究有關本發明之SOI半導體裝置的負荷電容。 如圖9所示般，在NMOSFET中，藉由調整表面矽層3之膜 (請先閱讀背面之注意事項再填寫本頁) .裝. 訂 -14 - 本紙張尺度適用中國國家標準（CNS )厶4故格（210X297公釐） 酽4 325 9 3 A7 _ ______ B7 五、發明説明（12 ) ~~~ 厚Tsi呈比源極/汲極區域12之接合深度&與形成於其下之空 乏層6的幅寬Wdept之合計更小，具體上，將表面矽層^之^ 厚Tsi設定成180 nm左右，源極/汲極區域之深度&設定成丨分 nm，S乏層幅寬wdept設定成30 nm，空乏層6造成之電容可 藉由與埋入絕緣膜2電容之偶合減少許多’並可減少電晶俨 之負荷電容，甚至可實現裝置本身的高速化。 卵扯 繼而，於本發明中，如圖11(aHc)所示般，因具有可完全 分離每一井之井完全分離膜，故可防止因n井與p井連接而 造成之寄生（thyristor)矽控整流器之發生，並可抑制在半導體 裝置中之閉鎖。 a 又，井完全分離膜除上述L0C0S分離法以外’亦可藉溝道 分離法來形成。 ^ 首先，使SOI基板中之表面矽層熱氧化，於表面矽層表面 形成氧化膜後，堆積矽氮化物膜。繼而，藉光蝕刻及蝕刻 法，在形成矽氮化物膜中之井完全分離膜的區域形成開口， 在此開口内堆積TE0S(四乙烷基氧矽甲烷）等之氧化膜。然 後，此氧化膜以CMP法等表面平坦化，使用磷酸而除去矽 氮化物膜，俾形成以溝道造成的井完全分離膜。 進一步，井完全分離膜亦可藉上述之L〇c〇s分離法、溝道 分離法以外，尚可藉台式分離法來形成。 首先，在SOI基板中之表面硬層上，藉光触刻步驟形成— 預定區域經開口之光阻光罩，使用此光阻光罩而利用HBr系 或HC1係氣體之乾蝕刻法，除去用以分離之預定區域的表面 石夕層’藉台式分離以使井完全分離a -15- 本纸張足度通用中國國家標準（CNS ) A4洗格（2〗〇Χ 297公釐} 私衣1T------it (_請先閲讀背面之注意事項再从寫本頁) 經濟部中央糅準局—工消背合作社印製 經濟部中央標準局貝工消費合作社印裝 *43259 3 at __________ Β7 五、發明説明（彳3 ) [發明之效果] 若依本發明，利用井、接點，而可動態地控制電晶體之臨 隈電壓，故可一面提高動作時之驅動能力，一面亦可減低待 機時消費電流。 而且’實現如此之驅動能力的提昇及消費電流的減少，亦 不會造成如習知四端子元件之元件的占有面積增大，並可控 制格室面積至最小限，可得到一實現高性能、高積體化之 半導體裝置。 又’表面半導體層之膜厚乃設定成比源極/汲極區域之接 合深度與其下所形成之空乏層幅寬的合計還薄，故，空乏 層 < 電容乃與埋入氧化膜之電容串聯，藉此，可明顯減少 電晶體之負荷電容，並可實現元件動作之高速化。 進而’井乃與表面半導體層中之其他區域完全分離， 故，可防止存在於習知雙井時之寄生矽控整流器的發生， 並可實現無閉鎖情形。 [圖式之簡單說明] 圖1表示本發明之SOI丰導體裝置主要部分的概略斜視剖 面圖。 圖2表示圖itsm半導體裝置的製造步驟之概略斜視剖面 圖。 圖3表示圖1tS0I半導體裝置的製造步驟之概略斜視剖面 圖。 圖4表示圖itsm半導體裝置的製造步驟之概略斜視剖面 圖。 -16 - 冬紙俵尺度通用中國國家標準（CNS ) Μ規格（210X297公釐} ---------裝---:----訂------線 (請先閲讀背面之注意事項再禎寫本頁) ^43259 3 A7 B7____ 五、發明説明（14) 圖5表示圖1之SOI半導體裝置的製造步騾之概略斜视剖面 圖。 圖6係於本發明之SOI半導體裝置中施加井偏壓電壓時之 電晶體的Id · ve (次臨限值）特性a 圖7係於本發明之SOI半導體裝置中在作動時與備用時， 施加不同井偏壓電壓時之電晶體次臨限值特性。 圖8係用以說明本發明之s〇I半導體裝置的格室面積，其 增大抑制效果圖。 ' 、 圖9係用以說明本發明之s〇I半導體裝置的表面半導體 層、源極/汲極區域深度及空乏層之幅寬的關係概念圖。姐 圖1 0係用以說明本發明之S0I半導體裝置中的空* <届 幅寬與電壓（Vd - vw)之關係。 上 < 層勺 圖11(a)〜(C)表示本發明之S0I半導體裝置的另—平 剖面圖、等效電路圖。 圖1 2為習知四端子元件之概念斜视剖面圖。 [符號說明] 1 支持基板 2 埋入絕緣層 3 表面半導體層 4 井完全分離膜 5 元件分離膜 6 空乏層 10 SOI基板 11 P井 -17- 1 III I 奸木 I i 訂 I n H 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製
本紙ft尺度通财國辟料（CNS )如規格（21Gx 297公瘦y 〜· I 經濟部中央標準局員工消費合作社印製 Γ Ρ4 3 2 5 9 ο Α7 Β7 五、發明説明（15 ) 11a P井形成區域 12、 22 源極/汲極區域 13、 23 閘極電極
14 NM0SFET 15、25 井、接點 2 1 N井 21a N井形成區域
2 4 PM0SFET 26、 36 熱氧化膜 27、 37 矽氮化物膜 28、 38 光阻 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. ABCD P4 32 59 3 六、申請專利範圍 1 . 一種絕緣膜上設有矽層之半導體裝置（即s〇i半導體裝 置）’其特徵在於由如下所構成： 積層埋入絕緣膜及表面半導體層而形成的s〇i基板、 形成於表面半導體層之至少_個電井、與形成於該井之 至少一個電晶體； 前述井乃完全從表面半導體層之該井以外區域分離， 且具有用以對井施加偏壓電壓之井、接點； 前达電晶體係藉形成於半導體層纟面之元件分離膜而 分離，且構成電晶體之通道區域被部分空乏化，源極/ 汲極區域下被完全空乏化。 2. 根據申請專利範圍第丨項之半導體裝置，其中，表面半 導體層為源極/汲極區域之深度义與自該源極/汲極區域 下之空乏層接合面的幅寬Wdept之合計以下，且，具有1〇〇 nm以上的膜厚Tsemi， 源極/汲極區域之接合電容在膜厚方向乃與埋入絕緣膜 的電容並聯》 3. 根據申請專利範圍第丨或2項之半導體裝置，其中，藉由 知加於井、接點之偏壓電壓進行變化，可控制電晶體之 臨限電壓。 4. 一種半導體裝置之製造方法，其係於申請專利範圍第工 項之SOI半導體裝置的製造方法中，藉由在預定區域中 之表面半導體層至埋入絕緣膜形成絕緣膜，以進行井之 完全分離。 -19- 本紙狀歧财ΗH^#^(CNS)A4«^( 210x297^*) (請先閱讀背面之注意事項再填寫本頁)
    經濟部中央標準局肩工消費合作社印裝
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