KR100975972B1 - Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법 - Google Patents

Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR100975972B1
KR100975972B1 KR1020030047382A KR20030047382A KR100975972B1 KR 100975972 B1 KR100975972 B1 KR 100975972B1 KR 1020030047382 A KR1020030047382 A KR 1020030047382A KR 20030047382 A KR20030047382 A KR 20030047382A KR 100975972 B1 KR100975972 B1 KR 100975972B1
Authority
KR
South Korea
Prior art keywords
trench
well
conductive type
forming
type well
Prior art date
Application number
KR1020030047382A
Other languages
English (en)
Other versions
KR20050007782A (ko
Inventor
김성진
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030047382A priority Critical patent/KR100975972B1/ko
Publication of KR20050007782A publication Critical patent/KR20050007782A/ko
Application granted granted Critical
Publication of KR100975972B1 publication Critical patent/KR100975972B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 CMOS 트랜지스터의 구조 및 그 제조 방법에 관한 것으로서, 특히 반도체 기판에 표면으로부터 소정 깊이 식각된 트렌치를 형성하고, 반도체 기판의 트렌치 중심 바닥 아래에 웰 분리막을 형성하고, 웰 분리막과 반도체 기판의 어느 한 영역 사이에 n-웰을 형성하며 n- 웰에 인접된 웰 분리막과 반도체 기판의 다른 영역 사이에 p-웰을 형성하고, n-웰의 트렌치 바닥과 웰 표면에 서로 수직으로 이격되도록 p+ 소오스/드레인 접합층을 형성하고, p-웰의 트렌치 바닥과 윌 표면에 서로 수직으로 이격되도록 n+ 소오스/드레인 접합층을 형성한 후에, n-웰 및 p-웰의 트렌치 상부에 절연박막을 내재하여 매립된 게이트 전극을 형성하여 n채널 및 p채널 MOS 트랜지스터로 이루어진 CMOS 트랜지스터를 제조한다. 그러므로 본 발명은 트렌치 깊이에 따라 채널 길이를 조정할 수 있으며 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있다.
CMOS 트랜지스터, 트렌치, 웰 분리막, O2

Description

ＣＭＯＳ 트랜지스터의 구조 및 그 제조 방법{Structure of CMOS transistor and method for manufacturing thereof}
도 1은 종래 기술에 의한 CMOS 트랜지스터의 구조를 나타낸 수직 단면도,
도 2는 본 발명에 따른 CMOS 트랜지스터의 구조를 나타낸 수직 단면도,
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자 분리막
108 : 트렌치 112a : 웰 분리막
114 : n-웰 116 : p-웰
118 : 절연박막 120 : p+ 접합층
122 : n+ 접합층 124 : 게이트 전극
ℓ1 : p채널 MOS 트랜지스터의 채널 길이
ℓ2 : n채널 MOS 트랜지스터의 채널 길이
본 발명은 CMOS 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자의 채널 길이를 확장할 수 있는 CMOS 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
일반적으로 CMOS 트랜지스터는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터를 서로 연결하여 상호 동작하도록 한 것이다.
도 1은 종래 기술에 의한 CMOS 트랜지스터의 구조를 나타낸 수직 단면도로서, 이를 참조하여 종래 CMOS 트랜지스터의 제조 방법에 대해 설명한다.
먼저 반도체 기판(10)으로서 실리콘 기판에 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 공정으로 소자 분리막(12)을 형성한다. 그리고 반도체 기판(10)에 n형 불순물로서 인(P)을 저농도 이온 주입하여 n-웰(14)을 형성하고 그에 인접한 반도체 기판(10)에 p형 불순물로서 보론(B)을 이온 주입하여 p-웰(16)을 형성한다.
그 다음 반도체 기판(10)의 n-웰(14) 및 p-웰(16) 상부에 게이트 절연막(18)을 증착하고 그 위에 도전 물질로서 폴리 실리콘을 증착하고 이들을 게이트 마스크를 이용한 건식 식각 공정으로 패터닝한다. 이로 인해 n-웰(14) 상부에 게이트 절연막(18)과 게이트 전극(20a)이 적층되어 있으며 p-웰(16) 상부에 게 이트 절연막(18)과 게이트 전극(20b)이 적층되어 있다.
그 다음 각 웰(14, 16)에 게이트 전극(20a, 20b)을 마스크로 삼아 LDD 이온 주입 공정을 실시하고 기판 전면에 절연 물질로서 실리콘 질화막(Si3N4)을 증착한 후에 이를 건식 식각하여 n-웰(14)의 게이트 전극(20a) 측면에 스페이서(22)를 형성함과 동시에 p-웰(16)의 게이트 전극(20b) 측면에 스페이서(22)를 형성한다.
그리고나서 각 웰(14, 16)에 게이트 전극(20a, 20b) 및 스페이서(22)를 마스크로 삼아 소오스/드레인 이온 주입 공정을 실시하여 n-웰(14) 내에 고농도 p형 불순물이 주입된 p+형 소오스/드레인 접합층(24)을 형성하고 p-웰(16) 내에 고농도 n형 불순물이 주입된 n+ 소오스/드레인 접합층(26)을 형성하여 종래 CMOS 제조 공정을 완료한다.
하지만 반도체 소자의 집적도가 증가함에 따라 n채널 및 p채널 MOS 트랜지스터의 게이트전극 선폭또한 감소되고 있다. 축소된 게이트전극 선폭에 따라 유효 채널길이 또한 짧아지게 되어 쇼트 채널 효과(short channel effect)가 발생하게 된다. 이러한 쇼트 채널 효과는 트랜지스터의 문턱 전압(threshold voltage)을 저하시키는 원인으로 작용하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 반도체 기판의 트렌치 바닥 아래에 웰 분리막이 형성되어 있으며 트렌치 바닥과 트렌치 상부 에지인 웰 표면에 서로 분리된 소오스/드레인 접합층을 갖으며 트렌치 내부를 채우는 게이트 전극을 갖는 n채널 및 p채널 MOS 트랜지스터에 의해 트렌치 깊이로 채널 길이를 조정할 수 있으며 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있는 CMOS 트랜지스터의 구조를 제공하는데 있다.
본 발명의 다른 목적은 반도체 기판에 트렌치를 형성하고 트렌치 바닥 아래에 웰 분리막을 형성하며 트렌치 바닥과 트렌치 상부 에지인 웰 표면에 서로 분리된 소오스/드레인 접합층을 형성하고 트렌치 내부를 채우는 n채널 및 p채널 MOS 트랜지스터의 게이트 전극을 형성함으로써 트렌치 깊이에 따라 채널 길이를 조정할 수 있으며 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있는 CMOS 트랜지스터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 표면으로부터 소정 깊이 식각된 트렌치를 갖는 반도체 기판내에 형성된 제 1 도전형 웰 및 제 2 도전형 웰과, 제 1 및 제 2도전형 웰 사이의 트렌치 바닥 아래에 형성된 웰 분리막과, 제 1도전형 웰의 트렌치 바닥과 웰 표면에 서로 수직으로 이격되도록 형성된 제 2도전형 접합층과, 제 2도전형 웰의 트렌치 바닥과 윌 표면에 서로 수직으로 이격되도록 형성된 제 1도전형 접합층과, 제 1 및 제 2도전형 웰의 트렌치 상부에 절연박막을 내재하여 매립된 게이트 전극을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판에 표면으로부터 소정 깊이 식각된 트렌치를 형성하는 단계와, 반도체 기판의 트렌치 중심 바닥 아래에 웰 분리막을 형성하는 단계와, 웰 분리막과 반도체 기판의 어느 한 영역 사이에 제 1 도전형 웰을 형성하며 제 1도전형 웰이 인접된 웰 분리막과 반도체 기판의 다른 영역 사이에 제 2 도전형 웰을 형성하는 단계와, 제 1도전형 웰의 트렌치 바닥과 웰 표면에 서로 수직으로 이격되도록 제 2도전형 접합층을 형성하는 단계와, 제 2도전형 웰의 트렌치 바닥과 윌 표면에 서로 수직으로 이격되도록 제 1도전형 접합층을 형성하는 단계와, 제 1 및 제 2도전형 웰의 트렌치 상부에 절연박막을 내재하여 매립된 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 CMOS 트랜지스터의 구조를 나타낸 수직 단면도로서, 이를 참조하면 본 발명의 CMOS 트랜지스터는 반도체 기판(100) 표면으로부터 소정 깊이 식각된 트렌치를 갖으며 트렌치를 중심으로 어느 한 기판 내에 제 1도전형으로서 n형 불순물이 주입된 n-웰(114)과 이에 인접된 다른 한 기판내에 제 2도전형으로서 p형 불순물이 주입된 p-웰(116)이 형성되어 있다. n-웰(114) 및 p-웰(116) 사이의 트렌치 바닥 아래에 웰 분리막(112a)이 형성되어 있으며 n-웰(114)의 트렌치 모서리를 기준으로 트렌치 바닥과 n-웰(114) 표면에 서로 수직으로 이격되도록 p+ 접합층(120)이 형성되어 있다. p-웰(116)의 트렌치 모서리를 기준으로 트렌치 바닥과 p-웰(116) 표면에 서로 수직으로 이격되도록 n+ 접합층(122)이 형성되어 있 다. n-웰(114) 및 p-웰(116)의 트렌치 상부에 절연박막(118)으로서 게이트 산화막을 내재하여 트렌치에 매립되며 표면이 평탄화된 게이트 전극(124)으로 이루어진다.
여기서 CMOS의 p채널 MOS 트랜지스터는 n-웰(114)의 p+ 접합층(120)과 트렌치에 매립된 게이트 전극(124)으로 이루어지며 CMOS의 n채널 MOS 트랜지스터는 p-웰(116)의 n+ 접합층(122)과 트렌치에 매립된 게이트 전극(124)으로 이루어진다. 본 발명에서 p+ 접합층(120)과 n+ 접합층(122)은 소오스/드레인 접합층이 된다. 이들 p+ 소오스 접합층과 p+ 드레인 접합층 사이의 길이 ℓ1이 p채널 MOS 트랜지스터의 채널 길이이고, n+ 소오스 접합층과 n+ 드레인 접합층 사이의 길이 ℓ2이 n채널 MOS 트랜지스터의 채널 길이가 된다. 즉, 이들 채널 길이 ℓ1, ℓ2은 기판 표면으로부터 트렌치 수직 깊이에 따라 변경되므로 트렌치의 식각 깊이로 CMOS 트랜지스터의 채널 길이를 조정할 수 있다.
본 발명의 CMOS 트랜지스터의 웰 분리막(112a)은 절연 물질로 이루어지며 특히 트렌치 중심 바닥의 기판내에 O2 이온을 주입하고 산화 공정을 실시하여 산화 물질로 만들 수 있다. 이때 O2 농도 및 이온 주입시 에너지 크기를 조정하여 웰 분리막(112a)의 두께를 결정하여 n-웰(114) 및 p-웰(116)의 마진을 확보할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명의 CMOS 트랜 지스터의 제조 공정에 대해 설명한다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 등의 소자 분리 공정으로 소자 분리막(102)을 형성한다. 그리고 그 위에 패드 절연막(104)으로서 실리콘 산화막(SiO2)과 하드 마스크막(106)으로서 실리콘 질화막(Si3N4)을 적층하고 게이트 전극 마스크를 이용한 건식 식각 공정으로 상기 하드 마스크막(106) 및 패드 절연막(104)을 패터닝한 후에 기판을 소정 깊이로 식각하여 트렌치(108)를 형성한다. 이때 기판 표면으로부터 트렌치(108) 바닥까지의 수직 깊이가 도 2에 도시된 CMOS 트랜지스터의 채널 길이 ℓ1, ℓ2가 되고 CMOS 트랜지스터의 채널 길이에 따라 트렌치의 식각 깊이가 결정된다.
도 3b 및 도 3c에 도시된 바와 같이, 반도체 기판(100) 전면에 희생 박막(110)으로서 실리콘 산화막을 얇게 형성하고 트렌치 중심 바닥 아래에 O2 이온 주입(112)하고 산화 공정을 실시하여 실리콘 산화막으로 이루어진 웰 분리막(112a)을 형성한다. 이때 O2 농도 및 이온 주입의 에너지 크기를 조정하여 웰 분리막(112a)의 두께 및 폭을 결정하여 CMOS 트랜지스터의 n-웰 및 p-웰 영역 마진을 확보할 수 있다.
그런 다음 도 3d에 도시된 바와 같이, 트렌치 하부의 웰 분리막(112a)의 중심으로부터 반도체 기판의 어느 한 영역을 마스킹하고 나머지 영역에 n- 불순물을 이온 주입하여 n-웰(114)을 형성한다. 그리고 반대로 마스킹하고 오픈된 기판에 p- 불순물을 이온 주입하여 p-웰(116)을 형성한 후에 희생 박막(110)을 제거한다.
반도체 기판(100) 전면에 절연박막(118)으로서 게이트 산화막을 얇게 형성하고, p-웰(116)을 마스킹하고 n-웰(114)의 일부를 오픈하여 p+ 이온 주입을 실시하여 p+ 소오스/드레인 접합층(120)을 형성한다. 그런 다음 n-웰(114)을 마스킹하고 p-웰(116)의 일부를 오픈하여 n+ 이온 주입을 실시하여 n+ 소오스/드레인 접합층(122)을 형성한다. 이때 p+ 소오스/드레인 접합층(120)과 n+ 소오스/드레인 접합층(122)은 각각 트렌치의 바닥과 트렌치 상부 에지에 서로 수직으로 이격되게 형성된다.
그리고나서 도 3e에 도시된 바와 같이, 상기 기판 전면에 트렌치를 매립하도록 도전물질로서 도프트 폴리실리콘을 갭필(gap-fill)하고 전면 식각 공정으로 절연박막(118)인 게이트 산화막 표면이 드러날 때까지 도프트 폴리실리콘을 식각하여 트렌치에 매립된 CMOS 트랜지스터의 게이트 전극(124)을 형성한다.
그러므로 본 발명의 제조 방법에 의해 소자 분리막(102)과 웰 분리막(112a) 사이의 n-웰(114) 트렌치에 p+ 소오스/드레인 접합층(120)이 서로 수직으로 이격되며 트렌치 내측벽에 있는 게이트 산화막(118)과 트렌치에 매립된 게이트 전극(124)에 의해 p채널 MOS 트랜지스터가 형성된다. 또한 소자 분리막(102)과 웰 분리막(112a) 사이의 p-웰(116) 트렌치에 n+ 소오스/드레인 접합층(122)이 서로 수직으로 이격되며 트렌치 내측벽에 있는 게이트 산화막(118)과 트렌치에 매립된 게이트 전극(124)에 의해 n채널 MOS 트랜지스터가 형성된다.
상기한 바와 같이, 본 발명은 반도체 기판에 트렌치를 형성하고 트렌치 바닥 아래에 웰 분리막을 형성하며 트렌치 바닥과 트렌치 상부 에지인 웰 표면에 서로 분리된 소오스/드레인 접합층을 형성하고 트렌치 내부를 채우는 n채널 및 p채널 MOS 트랜지스터의 게이트 전극을 형성함으로써 트렌치 깊이에 따라 채널 길이를 조정할 수 있으며 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (9)

  1. 표면으로부터 소정 깊이 식각된 트렌치를 갖는 반도체 기판내에 형성된 제 1 도전형 웰 및 제 2 도전형 웰;
    상기 제 1 및 제 2도전형 웰 사이의 상기 트렌치 바닥 아래에 형성된 웰 분리막;
    상기 제 1도전형 웰 상의 상기 트렌치 바닥과 상기 제1도전형 웰 표면 사이에 상기 제 1도전형 웰과 상기 트렌치 바닥이 서로 수직으로 이격되도록 형성된 제 2도전형 접합층;
    상기 제 2도전형 웰 상의 상기 트렌치 바닥과 상기 제2도전형 윌 표면 사이에 상기 제 2도전형 웰과 상기 트렌치 바닥이 서로 수직으로 이격되도록 형성된 제 1도전형 접합층;
    상기 트렌치를 채우게 매립된 게이트 전극; 및
    상기 게이트 전극과 상기 트렌치 표면 사이에 형성된 절연박막을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 구조.
  2. 제 1항에 있어서, 상기 트렌치 깊이는 트랜지스터의 채널 길이에 따라 조정되는 것을 특징으로 하는 CMOS 트랜지스터의 구조.
  3. 제 1항에 있어서, 상기 웰 분리막은 절연 물질로 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 구조.
  4. 제 3항에 있어서, 상기 웰 분리막은 O2 이온 주입후 산화 공정에 의해 형성된 것을 특징으로 하는 CMOS 트랜지스터의 구조.
  5. 반도체 기판에 표면으로부터 소정 깊이 식각된 트렌치를 형성하는 단계;
    상기 반도체 기판의 트렌치 중심 바닥 아래에 웰 분리막을 형성하는 단계;
    상기 웰 분리막과 상기 반도체 기판의 어느 한 영역 사이에 제 1 도전형 웰을 형성하며 상기 제 1도전형 웰이 인접된 상기 웰 분리막과 상기 반도체 기판의 다른 영역 사이에 제 2 도전형 웰을 형성하는 단계;
    상기 제 1도전형 웰 상의 상기 트렌치 바닥과 상기 제1도전형 웰 표면 사이에 상기 제 1도전형 웰과 상기 트렌치 바닥이 서로 수직으로 이격되도록 제 2도전형 접합층을 형성하는 단계;
    상기 제 2도전형 웰 상의 상기 트렌치 바닥과 상기 제2도전형 웰 표면 사이에 상기 제 2도전형 웰과 상기 트렌치 바닥이 서로 수직으로 이격되도록 제 1도전형 접합층을 형성하는 단계;
    상기 트렌치의 표면 상에 절연박막을 형성하는 단계; 및
    상기 절연박막 상에 상기 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  6. 제 5항에 있어서, 상기 트렌치 깊이는 트랜지스터의 채널 길이에 따라 조정 되는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  7. 제 5항에 있어서, 상기 웰 분리막은 절연 물질로 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  8. 제 5항에 있어서, 상기 웰 분리막은 상기 반도체 기판의 트렌치 중심 바닥 아래에 O2 이온 주입하고 산화 공정을 실시하여 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  9. 제 5항에 있어서, 상기 게이트 전극은 상기 트렌치 내부를 도전 물질로 갭필하고 전면 식각으로 기판 상부의 절연박막 표면이 드러나도록 식각하여 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
KR1020030047382A 2003-07-11 2003-07-11 Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법 KR100975972B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030047382A KR100975972B1 (ko) 2003-07-11 2003-07-11 Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030047382A KR100975972B1 (ko) 2003-07-11 2003-07-11 Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050007782A KR20050007782A (ko) 2005-01-21
KR100975972B1 true KR100975972B1 (ko) 2010-08-13

Family

ID=37221115

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030047382A KR100975972B1 (ko) 2003-07-11 2003-07-11 Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100975972B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269665B2 (en) 2013-08-05 2019-04-23 Seoul National University R&Db Foundation Semiconductor device for sensor application using contacts located on top surface and bottom surface and method for fabricating thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980014820A (ko) * 1996-08-16 1998-05-25 김광호 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법
KR19990088443A (ko) * 1998-05-22 1999-12-27 마찌다 가쯔히꼬 Ｓｏｉ반도체장치및그제조방법
KR20010008504A (ko) * 1999-07-01 2001-02-05 김영환 반도체소자의 인버스 ｔ형 소자분리공정
JP2002026141A (ja) 2000-07-04 2002-01-25 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980014820A (ko) * 1996-08-16 1998-05-25 김광호 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법
KR19990088443A (ko) * 1998-05-22 1999-12-27 마찌다 가쯔히꼬 Ｓｏｉ반도체장치및그제조방법
KR20010008504A (ko) * 1999-07-01 2001-02-05 김영환 반도체소자의 인버스 ｔ형 소자분리공정
JP2002026141A (ja) 2000-07-04 2002-01-25 Toshiba Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269665B2 (en) 2013-08-05 2019-04-23 Seoul National University R&Db Foundation Semiconductor device for sensor application using contacts located on top surface and bottom surface and method for fabricating thereof
US10629503B2 (en) 2013-08-05 2020-04-21 Seoul National University R&Db Foundation Semiconductor device containing integrated circuit communicating with external apparatus via two terminals

Also Published As

Publication number Publication date
KR20050007782A (ko) 2005-01-21

Similar Documents

Publication Publication Date Title
JP3002989B2 (ja) 半導体デバイス及びその製造方法
US7154154B2 (en) MOS transistors having inverted T-shaped gate electrodes
US20030119229A1 (en) Method for fabricating a high-voltage high-power integrated circuit device
US20090261446A1 (en) Semiconductor structure and method of manufacture
JP3559723B2 (ja) 半導体装置の製造方法
JP5567832B2 (ja) ボディ・タイを形成する方法
JP2008084995A (ja) 高耐圧トレンチｍｏｓトランジスタ及びその製造方法
US6469347B1 (en) Buried-channel semiconductor device, and manufacturing method thereof
US8426912B2 (en) Semiconductor device and method of manufacturing semiconductor device
US5913122A (en) Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
WO2009055570A2 (en) Semiconductor structure and method of manufacture
JP2004247541A (ja) 半導体装置及びその製造方法
US6946710B2 (en) Method and structure to reduce CMOS inter-well leakage
JP4501183B2 (ja) 半導体装置の製造方法
KR100922557B1 (ko) Ｃｍｏｓ 트랜지스터 및 그 제조 방법
JP2004335812A (ja) 高耐圧半導体装置及びその製造方法
US5506161A (en) Method of manufacturing graded channels underneath the gate electrode extensions
JP3733252B2 (ja) 半導体記憶装置及びその製造方法
KR100457222B1 (ko) 고전압 소자의 제조방법
KR100975972B1 (ko) Ｃｍｏｓ 트랜지스터의 구조 및 그 제조 방법
JP3340361B2 (ja) 半導体装置及びその製造方法
JP2004146825A (ja) Ｍｏｓトランジスター及びその製造方法
KR100642649B1 (ko) 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법
JP2770484B2 (ja) 半導体装置の製造方法
JP4674940B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130730

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 10