DE102004044667A1 - Halbleiterbauelement sowie zugehöriges Herstellungsverfahren - Google Patents

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Abstract

Die Erfindung betrifft ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren, wobei auf einem Trägersubstrat (1) voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebiets (KA) ausgebildet sind. Im Bereich des Kanalgebiets (KA) ist ein Gate-Dielektrikum (2) ausgebildet, an dessen Oberfläche ein Gatestapel (3) mit Spacern (4) ausgebildet ist. Gemäß der vorliegenden Erfindung sind Teilbereiche (2A) des Gate-Dielektrikums (2) zwischen dem Trägersubstrat (1) und den Spacern (4) derart modifiziert, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs (2A) kleiner ist als eine Dielektrizitätskonstante des Gate-Dielektrikums (2).

Description

  • Die vorliegende Erfindun g bezieht sich auf ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren und insbesondere auf ein Halbleiterbauelement mit einem sogenannten High-k-Gate-Dielelektrikum mit verringerten Streufeldern (fringing fields).
  • In der Halbleitertechnik besteht grundsätzlich das Bedürfnis, eine steigende Anzahl von Bauelementen in einer integrierten Schaltung bei verringerter Fläche zu realisieren, um beispielsweise die Kosten zu senken und andererseits die elektrischen Eigenschaften zu verbessern. Insbesondere bei in integrierten Schaltungen (Integrated Circuits, IC) verwendeten Halbleiterbauelementen, wie z.B. Feldeffekttransistorstrukturen, werden daher jeweilige Kanallängen zunehmend verringert, wobei mittlerweile Kanallängen weit unterhalb von 100nm erreicht sind.
  • 1 zeigt eine vereinfachte Schnittansicht eines herkömmlichen Halbleiterbauelements, wie es beispielsweise als Feldeffekttransistor in CMOS-integrierten Schaltungen verwendet wird.
  • Gemäß 1 sind in einem üblicherweise aus Silizium-Halbleitermaterial bestehenden Trägersubstrat 1 voneinander beabstandete Source-/Draingebiete S und D zum Festlegen eines Kanalgebiets KA ausgebildet, wobei an der Oberfläche des Trägersubstrats 1 im Bereich des Kanalgebiets KA ein sogenanntes Gate-Dielektrikum 2 zum Isolieren eines Gatestapels 3 vom Kanalgebiet KA ausgebildet ist. Der Gatestapel 3 weist an seinen Seitenwänden Spacer 4 auf und besitzt zumindest eine Steuerschicht zum Ansteuern des Kanalgebiets KA. Auf diese Weise kann ein Strom zwischen dem Source- und Draingebiet S und D gesteuert werden.
  • Üblicherweise wurden für derartige herkömmliche Halbleiterbauelemente Oxide und insbesondere Siliziumdioxid sowie Oxynitrid als Gate-Dielektrikum 2 verwendet. Für Strukturen bzw. Kanallängen größer 100nm weisen derartige Gate-Dielektrika ausreichend brauchbare elektrische Eigenschaften auf, da sie einerseits eine ausreichend hohe Kopplung des Gatestapels 3 zum Kanalgebiet KA über die sogenannte Gate-Kanalkapazität CGK ermöglichen und darüber hinaus Leckströme insbesondere aufgrund von Tunneln ausreichend verhindern.
  • Mit der zunehmenden Miniaturisierung und insbesondere dem Verringern der kleinsten Strukturbreiten bzw. der Kanallängen derartiger Halbleiterbauelemente auf Werte weit unter 100nm ergeben sich wesentliche Probleme insbesondere hinsichtlich der gewünschten Koppeleigenschaften und Leckströme.
  • 2 zeigt eine vereinfachte Schnittansicht eines weiteren herkömmlichen Halbleiterbauelements mit derartigen kleinen Strukturgrößen bzw. Kanallängen, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in 1 bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Da bei einem derartigen sub-100 nm Bauelement bzw. bei einer derartigen Verkleinerung insbesondere der Kanallängen herkömmliche Materialien für das Gate-Dielektrikum 2 nicht mehr ausreichend sind, werden zunehmend sogenannte High-k-Dielektrika als Gate-Dielektrikum verwendet. Derartige High-k-Dielektrika sind demzufolge dielektrische Materialien mit hohem k-Wert, d.h. einer hohen Dielektrizitätskonstante, welche insbesondere wesentlich höher ist als die von thermischem Siliziumdioxid, welches sozusagen als Referenzdielektrikum betrachtet wird. Der k-Wert von thermisch hergestelltem Siliziumdioxid liegt hierbei bei ca. 3,9.
  • Durch die Verwendung von derartigen High-k-Dielektrika als Gate-Dielektrikum 2 können insbesondere die für einen Tunnel-Leckstrom relevanten physikalischen Schichtdicken wesentlich erhöht werden, während die für eine kapazitive Kopplung bzw. für die elektrischen Eigenschaften des Halbleiterbauelements bedeutsamen Äquivalenz-Schichtdicken (EOT, Equivalent Oxide Thickness) unverändert sind. Nachteilig bei derartigen High-k-Dielektrika sind jedoch die dadurch in den Randbereichen auftretenden erhöhten Streufelder bzw. „fringing fields", welche zu erhöhten, aber unerwünschten Koppelkapazitäten CGD zum Draingebiet und CGS zum Sourcegebiet führen. Derartige parasitäre Gate-Drain- und Gate-Sourcekapazitäten verschlechtern die elektrischen Eigenschaften des Halbleiterbauelements.
  • Zum Teil lässt sich dieses Problem durch einen Aufbau gemäß 3 lösen, wobei die Spacer 4 an den Seitenwänden des Gatestapels 3 nicht auf dem Gate-Dielektrikum 2 aufliegen, sondern bis zum Trägersubstrat 1 reichen.
  • 3 zeigt eine vereinfachte Schnittansicht eines weiteren derartigen herkömmlichen Halbleiterbauelements, wobei wiederum gleiche Bezugszeichen gleiche oder ähnliche Elemente wie in den 1 und 2 beschreiben und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 3 wird zur Reduzierung der unerwünschten Streufelder bzw. der parasitären Gate-Sourcekapazität CGS und Gate-Drainkapazität CGD bei der Strukturierung des Gatestapels 3 gleichzeitig auch das Gate-Dielektrikum 2 strukturiert bzw. entfernt und anschließend eine Seitenwand-Isolationsschicht bzw. ein isolierender Spacer 4 an den Seitenwänden des Gatestapels 3 und des Gate-Dielektrikums 2 ausgebildet. Obwohl auf diese Weise die unerwünschten Streufelder bzw. fringing fields bzw. die parasitären Kapazitäten wesentlich verringert werden können, ergeben sich insbesondere aufgrund des verwendeten Strukturierungsprozesses vor allem an den Seitenwänden des Gate-Dielektrikums Schädigungen wie Strahlenschäden bzw. Unterätzungen, wie sie in der teilvergrößerten Schnittansicht von 3 dargestellt sind. Derartige Schädigungen bzw. Unterätzungen der Seiten des Gate-Dielektrikums 2 resultieren jedoch in einer verschlechterten Zuverlässigkeit des Halbleiterbauelements und einem erhöhten Leckstrom.
    •
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren zu schaffen, welches kostengünstig herzustellen ist und verbesserte elektrische Eigenschaften aufweist.
  • Diese Aufgabe wird hinsichtlich des Halbleiterbauelements durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 10 gelöst.
  • Insbesondere weisen hierbei Teilbereiche des Gate-Dielektrikums zwischen dem Trägersubstrat und den Spacern eine durch Einbringen von zusätzlichen Elementen auftretende Modifizierung auf, wonach eine Dielektrizitätskonstante des modifizierten Teilbereichs kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums. Auf diese Weise werden die unerwünschten Streufelder wesentlich verringert, wobei eine Beschädigung des Gate-Dielektrikums oder eine Unterätzung in relevanten Bereichen weiterhin verhindert ist.
  • Vorzugsweise besteht das Gate-Dielektrikum aus einem High-k-Dielektrikum, wie z. B. HfO2, ZrO2 oder Al2O3. Die modifizierten Teilbereiche des Gate-Dielektrikums weisen vorzugsweise eingebrachte zusätzliche Elemente wie Sauerstoff, Silizium oder Stickstoff auf, wodurch sich eine besonders einfache und kostengünstige Modifikation der Dielektrizitätskonstante ergibt.
  • Ferner können die Source-/Draingebiete zugehörige Anschlussdotiergebiete zum Anschließen des Kanalgebiets aufweisen, wobei die modifizierten Teilbereiche unmittelbar an der Oberfläche der Anschlussdotiergebiete ausgebildet sind. Auf diese Weise erhält man besonders hochwertige Halbleiterbauelemente.
  • Vorzugsweise weist eine Verteilung der eingebrachten zusätzlichen Elemente in den modifizierten Teilbereichen ein senkrechtes oder schräges Implantations-Dotierprofil auf, wodurch sich die elektrischen Eigenschaften weiter verbessern lassen.
  • Hinsichtlich des Verfahrens wird nach dem Vorbereiten eines Trägersubstrats zunächst ein Gate-Dielektrikum ganzflächig an der Oberfläche des Trägersubstrats ausgebildet und anschließend ein Gatestapel an der Oberfläche des Gate-Dielektrikums hergestellt. Unter Verwendung des Gatestapels als Maske wird anschließend eine Modifikation von Teilbereichen des Gate-Dielektrikums durch Einbringen von zusätzlichen Elementen derart durchgeführt, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums. Abschließend werden an den Seitenwänden des Gatestapels und an der Oberfläche der modifizierten Teilbereiche Spacer ausgebildet und unter Verwendung der Spacer und des Gatestapels als Maske die freiliegenden modifizierten Teilbereiche entfernt. Abschließend werden noch Source- und Draingebiete im Trägersubstrat unter Verwendung der Spacer und des Gatestapels als Maske ausgebildet, wodurch man auf sehr einfache Weise ein Halbleiterbauelement mit hervorragenden elektrischen Eigenschaften erhält.
  • Vorzugsweise können die Spacer in einem weiteren Schritt wieder entfernt werden, wodurch auch Spacer-Materialien wie z.B. Metalle zum Einsatz kommen können, die eine Modifikation der Teilbereiche des Gate-Dielektrikums weiter vereinfachen.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachstehend an Hand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine vereinfachte Schnittansicht eines herkömmlichen Halbleiterbauelements,
  • 2 eine vereinfachte Schnittansicht eines weiteren herkömmlichen Halbleiterbauelements,
  • 3 eine vereinfachte Schnittansicht eines weiteren herkömmlichen Halbleiterbauelements,
  • 4A bis 4E vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbautelements gemäß einem ersten Ausführungsbeispiel,
  • 5 eine vereinfachte Schnittansicht zur Veranschaulichung eines wesentlichen Verfahrensschritts bei der Herstellung eines Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel, und
  • 6A und 6B vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel.
  • 4A bis 4E zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements gemäß einem ersten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente oder Schichten darstellen wie in den 1 bis 3, weshalb auf die dortige Beschreibung verwiesen wird.
  • Gemäß 4A wird zunächst auf einem Trägersubstrat 1, welches beispielsweise einen Halbleiterwafer darstellt und vorzugsweise aus monokristallinem Siliziumhalbleitermaterial besteht, eine dünne dielektrische Schicht vorzugsweise ganzflächig als Gate-Dielektrikum 2 ausgebildet. Beispielsweise wird mittels eines chemischen Dampfabscheideverfahrens (CVD, Chemical Vapor Deposition, oder MOCVD, Metalorganic Vapor Phase Deposition), einer Atomlagenabscheidung (ALD, Atomic Layer Deposition), eines Sputterverfahrens (PVD, Physical Vapor Deposition) oder mittels ähnlicher Verfahren das Gate-Dielektrikum 2 an der Oberfläche des Trägersubstrats 1 abgeschieden, wobei optional ein chemisches Reinigen vorab durchgeführt werden kann.
  • Zur Realisierung insbesondere von sub-100nm-Halbleiterbauelementen, bei denen eine Kanallänge weit unterhalb von 100nm liegt, werden vorzugsweise sogenannte High-k-Dielektrika bzw. dielektrische Materialien mit hohem k-Wert bzw. hoher Dielektrizitätskonstante als Gate-Dielektrikum 2 verwendet. Eine physikalische Dicke dieses Gate-Dielektrikums ergibt sich hierbei aus der sogenannten „Äquivalenz-Oxiddicke" EOT (Equivalent Oxide Thickness), welche sich auf SiO2 als Referenzmaterial bezieht. Halbleiterbauelemente mit gleicher äquivalenter Oxiddicke haben die gleiche Koppelkapazität zum Kanalgebiet und verhalten sich damit weitgehend gleich.
  • Die äquivalente Oxiddicke wird hierbei durch die Beziehung festgelegt: EOT = (k0/k) × Tphys,wobei k0 die Dielektrizitätskonstante von Siliziumdioxid ist und ca. 3,9 beträgt, während k die Dielektrizitätskonstante des jeweils verwendeten High-k-Materials bezeichnet und Tphys eine tatsächliche physikalische Schichtdicke darstellt.
  • Mit zunehmender Dielektrizitätskonstante k kann demzufolge eine tatsächliche Schichtdicke des Gate-Dielektrikums 2 wesentlich vergrößert werden, wodurch insbesondere ein Tunnel-Leckstrom vom Gate in das Substrat bzw. Kanalgebiet KA wesentlich verringert wird.
  • Basierend auf dieser Erkenntnis werden vorzugsweise die in Tabelle 1 dargestellten High-k-Materialien zur Realisierung des Gate-Dielektrikums 2 verwendet und mit einer entsprechenden Schichtdicke abgeschieden. Tabelle 1:
    High-k-Material k-Wert (ca.)
    HfO2 20–30
    HfSiO4 10–14
    HfSiN
    HfON
    HfSiON
    HfAlO 10–25
    ZrO2 22–28
    ZrAlO
    ZrSiO4 10–15
    ZrSiON
    La2O3 20
    LaAlO3 20–30
    LaSiO
    CeO2 15–25
    CeHfO4 10–20
    Pr2O3 30
    PrAlO 9–15
    Y2O3 8–12
    Gd2O3 11–14
    Yb2O3 12–132
    Al2O3 8–12
    Ta2O5 25–45
    TiO2 80–100
  • In Tabelle 1 stellen insbesondere HfO2, ZrO2 und/oder Al2O3 sowie deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O bevorzugte Kandida ten für das Gate-Dielektrikum 2 dar. In allen oben in Tabelle 1 genannten Materialien ist die genaue chemische Zusammensetzung abhängig von den Verhältnissen der abgeschiedenen Mengen der einzelnen Komponenten. Die angegebenen k-Werte hängen von den verwendeten Quellenmaterialien und den Abscheideprozessen ab und variieren erheblich.
  • Grundsätzlich sind jedoch eine Vielzahl von weiteren sogenannten High-k-Materialien denkbar, wie auch Kombinationen verschiedener High-k Schichten miteinander oder Schichtfolgen bestehend aus Silizium-Dioxid oder Siliziumnitrid und einer oder mehrerer High-k Schichten.
  • Zur Vergleichbarkeit sei darauf hingewiesen, dass das üblicherweise als Referenzmaterial verwendete SiO2 eine Dielektrizitätskonstante von k = 3,9 aufweist.
  • Nach dem Ausbilden des Gate-Dielektrikums 2 können optional sogenannte Ausheilschritte zum Durchführen einer thermischen Ausheilung des Gate-Dielektrikums durchgeführt werden, wodurch beispielsweise die dielektrischen Eigenschaften insbesondere der High-k-Schicht verbessert werden können.
  • Anschließend wird an der Oberfläche des Gate-Dielektrikums 2 ein sogenannter Gatestapel 3 ausgebildet, wobei beispielsweise eine elektrisch leitende Steuerschicht ganzflächig abgeschieden und mittels einer nicht dargestellten Hartmaske und einem Fotoresist strukturiert wird. Als Steuerschicht des Gatestapels 3 werden beispielsweise dotiertes Polysilizium oder sogenannte Metallgates verwendet. Zur Realisierung der Hartmaske werden z.B. Siliziumnitrid oder Siliziumoxide mittels eines fotolithografischen Verfahrens strukturiert und unter Anwendung eines Trocken- oder Nassätzverfahrens in die Steuerschicht übertragen, wodurch man den in 4A dargestellten Gatestapel 3 erhält. Bei diesem Strukturierungsschritt ist zu beachten, dass nur bis zum Gate-Dielektrikum 2 geätzt wird und somit weiterhin das Trägersubstrat 1 zumin dest im Bereich des Gatestapels 3 vom Gate-Dielektrikum 2 zunächst bedeckt bleibt.
  • Nach diesem üblicherweise anisotropen Trockenätzverfahren (RIE, reactive ion etch) können optional insbesondere zur Herstellung von weiter verringerten Gatelängen in fortgeschrittenen Technologien sogenannte Trimm-Prozesse zum weiteren Verringern der Ausmaße der Fotoresistmaske, der Hartmaske oder des Gatestapels 3 durchgeführt werden. Gatelängen unterhalb von 50nm sind dadurch realisierbar. Anschließend können in einem weiteren Schritt optional nicht dargestellte Seitenwand-Isolationsschichten oder dünne isolierende Spacer am Gatestapel ausgebildet bzw. abgeschieden werden.
  • Gemäß 4B wird nunmehr unter Verwendung des Gatestapels 3 als Maske durch Einbringen von zusätzlichen Elementen in den ungeschützten Teilbereichen des Gate-Dielektrikums eine Modifikation derart durchgeführt, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs 2A des Gate-Dielektrikums kleiner ist als eine Dielektrizitätskonstante des nicht modifizierten Gate-Dielektrikums 2 unmittelbar unterhalb des Gatestapels 3.
  • Genauer gesagt wird gemäß 4B eine Modifizierungs-Implantation IK zum Implantieren von zusätzlichen Elementen in das High-k-Material des Gate-Dielektrikums 2 durchgeführt, um eine Verringerung der Dielektrizitätskonstante in diesen Teilbereichen 2A zu bewirken. Bei Verwendung von HfO2 als dielektrisches Material für das Gate-Dielektrikum 2 wird vorzugsweise Silizium in die freiliegenden Teilbereiche 2A implantiert, wodurch sich HfSiO als resultierendes bzw. modifiziertes dielektrisches Material mit verringertem k-Wert ergibt. Grundsätzlich könnten in eine derartige dielektrische Schicht auch Ge-Ionen implantiert werden.
  • Alternativ wird beispielsweise HfON als High-k-Material verwendet und Si implantiert, wodurch sich als resultierendes bzw. modifiziertes dielektrisches Material HfSiON mit wiederum einer verringerten Dielektrizitätskonstante k ergibt. Grundsätzlich sind jedoch auch die weiteren in Tabelle 1 genannten dielektrischen Materialien möglich und insbesondere deren Zusammensetzungen bzw. Mehrschichtstrukturen.
  • Gleichzeitig, vor oder nach der Modifizierungs-Implantation IK kann gemäß 4B auch eine Anschlussdotierung zum Ausbilden von Anschlussdotiergebieten SA und DA für spätere Source- und Draingebiete im Trägersubstrat 1 mittels einer Anschluss-Implantation IA durchgeführt werden, wobei vorzugsweise eine herkömmlichen Ionenimplantation mittels herkömmlicher Ionen, wie beispielsweise Bor, durchgeführt wird.
  • Gemäß 4B erfolgt sowohl die Anschluss-Implantation IA für die Anschlussdotierung als auch die Modifizierungs-Implantation IK für die Dielektrikamodifizierung im Wesentlichen senkrecht zur Oberfläche des Trägersubstrats 1 bzw. zur Oberfläche des Gate-Dielektrikums 2, wodurch die Struktur des Gatestapels 3 hinsichtlich der Modifizierung und hinsichtlich der Anschlussdotierung sehr genau in das Gate-Dielektrikum 2 und das Trägersubstrat 1 (links und rechts neben dem Gatestapel 3) übertragen werden kann. Die für eine hervorragende Gate-Kopplung notwendige hohe Dielektrizitätskonstante ist daher insbesondere im Bereich des Kanalgebiets KA weiterhin vorhanden, während eine unerwünschte Kopplung in den Randgebieten des Gatestapels 3 zu einem Source- und Draingebiet aufgrund des modifizierten Gate-Dielektrikums gezielt und selbstjustierend verringert wird.
  • Obwohl zum Modifizieren der Teilbereiche 2A des Gate-Dielektrikums 2 vorzugsweise Silizium, Sauerstoff oder Stickstoff verwendet werden, sind eine Vielzahl von weiteren Elementen grundsätzlich möglich, die beispielsweise aus der Gruppe der seltenen Erden stammen und eine Dielektrizitätskonstante des High-k-Materials verringern können. Insbesondere sind dies ferner F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, oder Sb. In Abhängigkeit von den verwendeten Materialien für das Gate-Dielektrikum 2 und die verwendeten Schichtdicken dieses Materials werden die Implantationsenergien der Modifizierungs-Implantation IK vorzugsweise derart ausgewählt, dass der weitaus grösste Teil oder 95% bis 30% der implantierten zusätzlichen Elemente in den Teilbereichen 2A des Gate-Dielektrikums verbleiben und somit nur ein geringer Anteil in das Trägersubstrat 1 gelangt.
  • Ferner können Elemente für die Modifizierungs-Implantation verwendet werden, die gleichzeitig auch für die Anschluss-Implantation verwendet werden. In diesem Fall werden die Verteilungen der Dotierstoffe derart gewählt, dass Dotierstoffe sowohl in den Teilbereich 2A des Gate-Dielektrikums als auch in den oberflächennahen Bereich des Substrats SA und DA gelangen. Optional können zu diesem Zweck auch zusätzliche nicht dargestellte Streuschichten und insbesondere Streuoxide ganzflächig an der Oberfläche abgeschieden werden.
  • Gemäß 4C werden nach diesem Modifizieren der nicht vom Gatestapel 3 bedeckten Teilbereiche 2A des Gate-Dielektrikums 2 vorzugsweise isolierende Spacer 4 an den Seitenwänden des Gatestapels 3 und an der horizontalen Oberfläche der modifizierten Teilbereiche 2A ausgebildet. Beispielsweise wird hierbei eine ganzflächige konformale Abscheidung von Si3N4 mit nachfolgendem anisotropen Ätzen bis zum erneuten Freilegen der modifizierten Teilbereiche 2A und des Gatestapels 3 durchgeführt, wodurch man die in 4C dargestellte Schnittansicht erhält. Grundsätzlich können jedoch auch andere Verfahren zur Realisierung der isolierenden Spacer 4 durchgeführt werden.
  • Gemäß 4D werden nunmehr auch die modifizierten jedoch nicht von den Spacern 4 bedeckten Teilbereiche 2A des Gate-Dielektrikums 2 zum Freilegen des Trägersubstrats 1 entfernt. Grundsätzlich kann dieser Schritt gemeinsam mit dem Schritt zum Ausbilden der Spacer 4 in 4D mittels eines Trocken ätzverfahrens (RIE, Reactive Ion Etch) in einem Schritt durchgeführt werden. Es können jedoch auch zwei unterschiedliche Ätzschritte und insbesondere zunächst ein Trockenätzverfahren zum Ausbilden der Spacer 4 und anschließend ein Nassätzverfahren zum Entfernen der nicht bedeckten Teilbereiche 2A mittels Nasschemie durchgeführt werden. Nach diesem Entfernen der freiliegenden modifizierten Teilbereiche 2A des Gate-Dielektrikums 2 wird unter Verwendung der Spacer 4 und des Gatestapels 3 als Maske ein Source- und Draingebiet S und D beispielsweise durch eine Source-/Drainimplantation IS/D im Trägersubstrat 1 ausgebildet.
  • 4E zeigt eine vereinfachte Schnittansicht des fertiggestellten Halbleiterbauelements, wie es nach einem optionalen thermischen Ausheilschritt fertiggestellt ist, wobei z.B. die Implantationsschäden ausgeheilt und die Source- und Draingebiete S und D mit ihren Anschlussdotiergebieten SA und DA aktiviert werden.
  • Ein derartiges Halbleiterbauelement besitzt demzufolge an der Oberfläche des Trägersubstrats 1 im Bereich des Kanalgebiets KA ein unmodifiziertes Gate-Dielektrikum 2 aus einem High-k-Material, welches die notwendige kapazitive Kopplung bei einer ausreichend hohen physikalischen Schichtdicke ermöglicht, während die Teilbereiche 2A außerhalb des Kanalgebiets KA und im Wesentlichen zwischen dem Trägersubstrat 1 und den Spacern 4 durch das Einbringen der zusätzlichen Elemente derart modifiziert sind, dass ihre Dielektrizitätskonstante wesentlich kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums 2. Dadurch können unerwünschte Streufelder bzw. „fringing fields" wesentlich verringert werden, wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements wesentlich verbessern. In gleicher Weise werden auch die Gate-Source-Kapazitäten sowie Gate-Drain-Kapazitäten wesentlich verringert, wodurch sich die Leistungs-Charakteristika des Bauelements insbesondere hin sichtlich einer Hochgeschwindigkeits-Schalteigenschaft verbessern.
  • Vorzugsweise können die auch zu einem früheren Zeitpunkt möglichen Ausheilprozesse im Schritt gemäß 4E zum Durchführen einer thermischen Ausheilung der modifizierten Teilbereiche 2A zu diesem späten Zeitpunkt durchgeführt werden, wodurch sich eine weitere Verbesserung der elektrischen Eigenschaften des Halbleiterbauelements realisieren lässt. Da gemäß 4E die Spacer 4 weiterhin an der Oberfläche der modifizierten Teilbereiche 2A ausgebildet sind, stellen die gemäß 3 auftretenden Unterätzungen bzw. Beschädigungen des Gate-Dielektrikums keine Probleme dar. Da jedoch die aus der gleichen dielektrischen Schicht bestehenden modifizierten Teilbereiche 2A eine wesentlich verringerte Dielektrizitätskonstante aufweisen, verringern sich bei einem sehr einfachen Herstellungsverfahren die Streufelder und die parasitären Kapazitäten in diesen Bereichen wesentlich.
  • 5 zeigt eine vereinfachte Schnittansicht eines wesentlichen Verfahrensschritts zur Herstellung eines Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel, bei dem im Wesentlichen eine schräge Ionenimplantation durchgeführt wird, und der im Wesentlichen dem Verfahrensschritt gemäß 4B entspricht. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder entsprechende Elemente oder Schichten wie in 1 bis 4, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß diesem zweiten Ausführungsbeispiel kann alternativ zu einer senkrechten Ionenimplantation zur Realisierung einer Modifizierung des Gate-Dielektrikums und/oder der Anschlussdotiergebiete SA und DA auch eine schräg zur Oberfläche des Trägersubstrats ausgerichtete Ionenimplantation durchgeführt werden, die ein Einbringen von zusätzlichen Elementen in das Gate-Dielektrikum 2 und/oder das Trägersubstrat 1 schräg unterhalb des Gatestapels 3 ermöglicht. Vorzugsweise kann hierbei durch einen gewählten Implantationswinkel und die gewählte Implantationsenergie ein resultierender Überlappbereich (overlap) sehr genau eingestellt werden.
  • Gemäß diesem Ausführungsbeispiel kann die Anschlussimplantation IA wiederum durch eine senkrechte oder unter einem Winkel erfolgende Implantation realisiert werden, wobei wiederum entweder gleichzeitig, vor oder nach dieser Anschlussimplantation IA die Modifizierungs-Implantation IK in die High-k-dielektrische Schicht 2 erfolgt. Durch die nicht senkrechte bzw. schräge Implantation können die Randzonen unterhalb des Gatestapels 3 besonders wirkungsvoll verändert. Ähnlich wie im Fall einer thermischen Seitenwandoxidation kann dadurch erreicht werden, dass durch die Modifizierungs-Implantation IK die Dielektrizitätskonstante im Gate-Dielektrikum 2 bzw. im Teilbereich 2A verringert wird. Dadurch ergeben sich wiederum kleinere Felder am Rand des Gatestapels 3, was zu kleineren GIDL-Leckströmen führt (Gate Induced Drain Leakage). Dies ist insbesondere für DRAM-Felder (Dynamic Random Access Memory) von Bedeutung. Darüber hinaus kann eine Zuverlässigkeit bzw. GOI (Gate Oxide Integrity) des Gate-Dielektrikums durch Vermeidung von Feldspitzen am Rand ebenfalls verbessert werden.
  • Gemäß 5 kann darüber hinaus durch eine schräge Implantation auch die Seitenwand oder die gesamte Oberfläche des Gatestapels 3 derart implantiert werden, dass sich eine Umwandlung einer obersten Schicht 3A des Gatestapels 3 realisieren lässt. Wenn beispielsweise Sauerstoff (O) oder Stickstoff (N) als Modifizierungs-Implantation IK verwendet wird, können neben der Modifizierung der Teilbereiche 2A des Gate-Dielektrikums hin zu einem kleineren k auch sogenannte SWOX (Side Wall OXide) bzw. Seitenwandoxidschichten gleichzeitig erzeugt werden.
  • Eine weitere nicht dargestellte Möglichkeit besteht darin, das Einbringen der zusätzlichen Elemente in die nicht von dem Gatestapel 3 bedeckten Teilbereiche 2A des Gate-Dielektrikums 2 zum Verringern der Dielektrizitätskonstante durch eine Plasmadotierung durchzuführen. Ein derartiges Plasmadoping stellt im Wesentlichen eine ungerichtete Dotierung dar, wobei aus einem ionisierten Gas die zusätzlichen Elemente in die freiliegenden Bereiche des Gate-Dielektrikums 2 eingebracht werden. Wiederum können dadurch auch bei Auswahl der geeigneten Materialien zusätzliche Seitenwand-Oxidationsschichten 3A an der Oberfläche des Gatestapels 3 ausgebildet werden.
  • Gemäß einem weiteren nicht dargestellten Ausführungsbeispiel können die zusätzlichen Elemente auch mittels einer ganzflächig ausgebildeten Dotierschicht in die freiliegenden Teilbereiche 2A des Gate-Dielektrikums 2 eingebracht werden, um die Dielektrizitätskonstante gezielt zu modifizieren bzw. zu verringern. Derartige Schichten können beispielsweise mittels Atomlagenabscheidung (ALD, atomic layer deposition) oder chemischer Dampfabscheidung (CVD, chemical vapor deposition) in Form von Dotiergläsern ausgebildet werden, wobei eine anschließende Reaktion mit dem Gate-Dielektrikum 2 durch ein thermisches Ausheilen durchgeführt wird. Ein besonderer Fall dieses Ausführungsbeispiels ist in 6A und 6B dargestellt.
  • Die 6A und 6B zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder entsprechende Elemente wie in den 1 bis 5, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß diesem dritten Ausführungsbeispiel wird im Schritt gemäß 6A keine Modifizierungs-Implantation sondern eine lokale Oberflächendiffusionsdotierung durchgeführt. Nach dem Ausbilden bzw. Strukturieren des Gatestapels 3 an der Oberfläche des unmodifizierten Gate-Dielektrikums 2 werden demzu folge abweichend von 4B keine Modifizierungs-Implantationen und alternativ zur 4C nunmehr modifizierte Spacer 4A an den Seitenwänden des Gatestapels 3 ausgebildet, wobei die modifizierten Spacer 4A die zusätzlichen Elemente als Diffusionsmaterial aufweisen. Die modifizierten Spacer 4A werden mittels herkömmlicher Spacerverfahren beispielsweise durch Ausbilden einer konformalen Schicht mit nachfolgendem anisotropen Rückätzen hergestellt und können sowohl isolierend als auch elektrisch leitend sein. Insbesondere bei Verwendung von elektrisch leitenden bzw. metallischen Spacern kann zusätzlich ein Schritt zum Entfernen dieses nur zeitweise vorhandenen Spacers durchgeführt werden, wobei abschließend ein endgültiger vorzugsweise isolierender Spacer ausgebildet werden kann.
  • Gemäß 6B erfolgt die Modifikation der Teilbereiche 2A unterhalb der modifizierten Spacer 4A bzw. zwischen den modifizierten Spacern 4A und dem Trägersubstrat 1 durch Ausdiffusion der zusätzlichen Elemente aus dem modifizierten Spacer 4A in das zunächst nicht modifizierte Gate-Dielektrikum 2. Ähnlich wie bei der schrägen Modifizierungs-Implantation IA gemäß 5 kann dadurch wiederum im Randbereich auch unterhalb des Gatestapels 3 eine gewisse Modifizierung bzw. Verringerung der Dielektrizitätskonstante im Gate-Dielektrikum 2 durchgeführt werden, wodurch sich in gewissen Fällen eine Verbesserung der elektrischen Eigenschaften des Halbleiterbauelements ergeben kann.
  • Obwohl der vorstehend beschriebene Diffusionsschritt auch zu einem früheren Zeitpunkt durchgeführt werden kann, findet er vorzugsweise gemäß 6B nach einer Source-/Drain-Implantation IS/D zum Ausbilden der Source-/Draingebiete S und D statt, wobei gleichzeitig die Implantationsschäden ausgeheilt, die Dotiergebiete aktiviert und die Modifizierung der Teilbereiche 2A durch Ausdiffusion aus den Spacern 4A in einem gemeinsamen thermischen Ausheilschritt durchgeführt werden kann.
  • Während bei einer Modifizierungs-Implantation gemäß den Ausführungsbeispielen von 4 und 5 eine Verteilung der zusätzlichen Elemente in den Teilbereichen 2A ein senkrechtes oder ein schräges Implantations-Dotierprofil aufweist, besitzt das Halbleiterbauelement gemäß 6 eine Verteilung der zusätzlichen Elementen in den Teilbereichen 2A gemäß einer Oberflächendiffusions-Dotierprofil. Sofern das vorstehend beschriebene Plasmadotierverfahren verwendet wurde, besitzt die Verteilung der zusätzlichen Elemente in den Teilbereichen 2A ein Plasma-Dotierprofil.
  • Die Erfindung wurde vorstehend an Hand eines Halbleiterbauelements beschrieben, bei dem der Gatestapel aus einer elektrisch leitenden Steuerschicht besteht. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch Halbleiterbauelemente, bei denen der Gatestapel 3 ferner eine Ladungsspeicherschicht und eine zusätzliche dielektrische Schicht aufweist, wie sie beispielsweise zur Realisierung von nicht-flüchtigen Speicherelementen in EEPROMs verwendet wird.
  • Ferner wurde die Erfindung an Hand spezieller Materialien für das Trägersubstrat und die darauffolgenden Schichten beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Materialien mit entsprechenden Eigenschaften.
    • 1
    Trägersubstrat
    2
    Gate-Dielektrikum
    3
    Gatestapel
    4
    Seitenwand-Isolationsschicht
    2A
    Modifizierte Teilbereiche (Gate-Dielektrikum)
    4A
    Modifizierte Seitenwand-Isolationsschicht
    S
    Sourcegebiet
    D
    Draingebiet
    SA
    Sourceanschluss-Dotiergebiet
    DA
    Drainanschluss-Dotiergebiet
    IA
    Anschluss-Implantation
    IK
    Modifizierungs-Implantation
    IS/D
    Source-/Drain-Implantation
    KA
    Kanalgebiet
    CGK, CGS, CGD
    Gatekapazitäten

Claims (23)

  1. Halbleiterbauelement mit einem Trägersubstrat (1), in dem voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebiets (KA) ausgebildet sind; einem Gate-Dielektrikum (2), das an der Oberfläche des Trägersubstrats (1) im Bereich des Kanalgebiets (KA) ausgebildet ist; und einem Gatestapel (3) mit Spacer (4), die an der Oberfläche des Gate-Dielektrikums (2) ausgebildet sind, dadurch gekennzeichnet, dass Teilbereiche (2A) des Gate-Dielektrikums zwischen dem Trägersubstrat (1) und den Spacern (4) durch Einbringen von zusätzlichen Elementen derart modifiziert sind, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs (2A) kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums (2).
  2. Halbleiterbauelement nach Patentanspruch 1, dadurch gekennzeichnet, dass das Gate-Dielektrikum (2) ein High-k-Dielektrikum aufweist.
  3. Halbleiterbauelement nach Patentanspruch 2, dadurch gekennzeichnet, dass das High-k-Dielektrikum (2) HfO2, ZrO2 oder Al2O3 oder deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O aufweist.
  4. Halbleiterbauelement nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die zum Modifizieren des Gate-Dielektrikums (2) verwendeten Elemente Si, F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, Sb, N aufweisen.
  5. Halbleiterbauelement nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die Source-/Draingebiete (S, D) Anschlussdotiergebiete (SA, DA) zum Anschließen des Kanal gebiets (KA) aufweisen und die Teilbereiche (2A) an der Oberfläche der Anschlussdotiergebiete (SA, DA) ausgebildet sind.
  6. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Verteilung der zusätzlichen Elemente in den Teilbereichen (2A) durch eine senkrechte oder schräge Ionen-Implantation erzeugt wird.
  7. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Verteilung der zusätzlichen Elemente in den Teilbereichen (2A) ein Plasma-Dotierprofil aufweist.
  8. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Verteilung der zusätzlichen Elemente in den Teilbereichen (2A) ein Oberflächendiffusions-Dotierprofil aufweist.
  9. Halbleiterbauelement nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass das Kanalgebiet (KA) eine Kanallänge kleiner 100nm aufweist.
  10. Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten: a) Vorbereiten eines Trägersubstrats (1); b) Ausbilden eines Gate-Dielektrikums (2) an der Oberfläche des Trägersubstrats (1); c) Ausbilden und strukturieren eines Gatestapels (3) an der Oberfläche des Gate-Dielektrikums (2); d) Durchführen einer Modifikation von Teilbereichen (2A) des Gate-Dielektrikums (2) unter Verwendung des Gatestapels (3) als Maske durch Einbringen von zusätzlichen Elementen derart, dass eine Dielektrizitätskonstante des modifizierten Teilbereichs (2A) kleiner ist als eine Dielektrizitätskonstante des unmodifizierten Gate-Dielektrikums (2); e) Ausbilden von Spacern (4) an den Seitenwänden des Gatestapels (3) und an der Oberfläche der modifizierten Teilbereiche (2A); f) Entfernen der modifizierten Teilbereiche (2A) unter Verwendung der Spacer (4) und des Gatestapels (3) als Maske; und g) Ausbilden von Source-/Draingebieten (S, D) im Trägersubstrat (1) unter Verwendung der Spacer (4) und des Gatestapels (3) als Maske.
  11. Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass in Schritt b) ein High-k-Dielektrikum oder eine Schichtenfolge bestehend aus verschiedenen High-k-Dielektrika oder aus Schichtfolgen aus Silizium-Dioxid oder Siliziumnitrid und High-k-Dielektrika (2) ganzflächig oder selektiv abgeschieden wird.
  12. Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass als High-k-Dielektrikum (2) HfO2, ZrO2 oder Al2O3 oder deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O abgeschieden wird.
  13. Verfahren nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass in Schritt d) eine senkrechte oder schräge Modifizierungs-Implantation (Ik) zum Implantieren der zusätzlichen Elemente durchgeführt wird.
  14. Verfahren nach Patentanspruch 13, dadurch gekennzeichnet, dass eine Implantationsenergie der Modifizierungs-Implantation (Ik) derart ausgewählt ist, dass 95% bis 30% der implantierten Elemente in die Teilbereiche (2A) des Gate-Dielektrikums eingebracht werden.
  15. Verfahren nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass in Schritt d) eine Plasmadotierung durchgeführt wird.
  16. Verfahren nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass in Schritt d) eine Oberflächendiffusionsdotierung durchgeführt wird.
  17. Verfahren nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass in Schritt d) die Modifikation der Teilbereiche (2A) durch Si, F, C, Hf, Zr, Ti, B, Al, Ga, In, Ge, P, As, Sb, N als zusätzliche Elemente durchgeführt wird.
  18. Verfahren nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass gleichzeitig, vor oder nach Schritt d) eine Anschlussdotierung zum Ausbilden von Anschlussdotiergebieten (SA, DA) im Trägersubstrat (1) durchgeführt wird.
  19. Verfahren nach Patentanspruch 18, dadurch gekennzeichnet, dass die Anschlussdotierung eine senkrechte oder schräge Anschluss-Implantation (IA) darstellt.
  20. Verfahren nach einem der Patentansprüche 10 bis 19, gekennzeichnet durch den weiteren Schritt h) Durchführen einer thermischen Ausheilung der modifizierten Teilbereiche (2A).
  21. Verfahren nach einem der Patentansprüche 10 bis 20, dadurch gekennzeichnet, dass Schritt e) vor Schritt d) durchgeführt wird, wobei modifizierte Spacer (4A) verwendet werden, die die zusätzlichen Elemente als Diffusionsmaterial aufweisen, und in Schritt d) die Modifikation der Teilbereiche (2A) durch Diffusion der zusätzlichen Elemente aus den modifizierten Spacern (4A) in das Gate-Dielektrikum (2) erfolgt.
  22. Verfahren nach Patentanspruch 21, dadurch gekennzeichnet, dass die zusätzlichen Elemente mittels Implantation eingebracht werden.
  23. Verfahren nach einem der Patentansprüche 10 bis 20, gekennzeichnet durch den weiteren Schritt h) Entfernen der Spacer (4).
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009002670A1 (en) 2007-06-27 2008-12-31 International Business Machines Corporation High-k/metal gate mosfet with reduced parasitic capacitance
CN104517844A (zh) * 2013-09-29 2015-04-15 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN104752231A (zh) * 2015-03-27 2015-07-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN107787521A (zh) * 2015-06-24 2018-03-09 瓦里安半导体设备公司 无鳍片凹陷和无栅极间隙壁下拉的鳍状场效晶体管间隙壁蚀刻

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347226A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 一种半导体器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
DE19840824C1 (de) * 1998-09-07 1999-10-21 Siemens Ag Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
US20030049876A1 (en) * 2001-09-06 2003-03-13 Hitachi, Ltd. Method of manufacturing semiconductor devices
US20030072975A1 (en) * 2001-10-02 2003-04-17 Shero Eric J. Incorporation of nitrogen into high k dielectric film
US20030218223A1 (en) * 2002-02-26 2003-11-27 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity
JP2002509361A (ja) * 1997-12-18 2002-03-26 マイクロン テクノロジー， インク． 半導体製造方法及び電界効果トランジスタ
US6297106B1 (en) * 1999-05-07 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Transistors with low overlap capacitance
JP3450758B2 (ja) * 1999-09-29 2003-09-29 株式会社東芝 電界効果トランジスタの製造方法
US6406945B1 (en) * 2001-01-26 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Method for forming a transistor gate dielectric with high-K and low-K regions
US6436774B1 (en) * 2001-01-26 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Method for forming variable-K gate dielectric
US6509612B2 (en) * 2001-05-04 2003-01-21 International Business Machines Corporation High dielectric constant materials as gate dielectrics (insulators)
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
DE19840824C1 (de) * 1998-09-07 1999-10-21 Siemens Ag Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
US20030049876A1 (en) * 2001-09-06 2003-03-13 Hitachi, Ltd. Method of manufacturing semiconductor devices
US20030072975A1 (en) * 2001-10-02 2003-04-17 Shero Eric J. Incorporation of nitrogen into high k dielectric film
US20030218223A1 (en) * 2002-02-26 2003-11-27 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009002670A1 (en) 2007-06-27 2008-12-31 International Business Machines Corporation High-k/metal gate mosfet with reduced parasitic capacitance
EP2160757A1 (de) * 2007-06-27 2010-03-10 International Business Machines Corporation Hoch-k-/metall-gate-mosfet mit reduzierter parasitärer kapazität
EP2160757A4 (de) * 2007-06-27 2010-08-04 Ibm Hoch-k-/metall-gate-mosfet mit reduzierter parasitärer kapazität
CN104517844A (zh) * 2013-09-29 2015-04-15 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN104752231A (zh) * 2015-03-27 2015-07-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN104752231B (zh) * 2015-03-27 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN107787521A (zh) * 2015-06-24 2018-03-09 瓦里安半导体设备公司 无鳍片凹陷和无栅极间隙壁下拉的鳍状场效晶体管间隙壁蚀刻

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