JP5604019B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

Info

Publication number
JP5604019B2
JP5604019B2 JP2014516127A JP2014516127A JP5604019B2 JP 5604019 B2 JP5604019 B2 JP 5604019B2 JP 2014516127 A JP2014516127 A JP 2014516127A JP 2014516127 A JP2014516127 A JP 2014516127A JP 5604019 B2 JP5604019 B2 JP 5604019B2
Authority
JP
Japan
Prior art keywords
silicon layer
fin
insulating film
forming
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014516127A
Other languages
English (en)
Other versions
JPWO2014057532A1 (ja
Inventor
富士雄 舛岡
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Application granted granted Critical
Publication of JP5604019B2 publication Critical patent/JP5604019B2/ja
Publication of JPWO2014057532A1 publication Critical patent/JPWO2014057532A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。
従来のSGTの製造方法では、コンタクト深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成している(例えば特許文献4を参照)。別々に形成するため、工程数が増大する。
シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成しているが、シリコン柱上部のコンタクト孔をエッチングしすぎると、ゲート電極に達する可能性があり、エッチングが足らないとシリコン柱上部とコンタクトが絶縁する可能性がある。
また、シリコン柱下部の平面状シリコン層上のコンタクト孔は深いため、コンタクト孔を埋めることが難しい。また、深いコンタクト孔を形成することは難しい。
また、従来のSGTの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している(例えば、特許文献5を参照)。
このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。
そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが提案されている(例えば非特許文献1を参照)。
しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
また、ゲート配線と基板間の寄生容量を低減するために、従来のMOSトランジスタでは、第1の絶縁膜を用いている。例えばFINFET(非特許文献2)では、1つのフィン状半導体層の周囲に第1の絶縁膜を形成し、第1の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためSGTにおいてもゲート配線と基板間の寄生容量を低減するために第1の絶縁膜を用いる必要がある。SGTではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平2−71556号公報 特開平2−188966号公報 特開平3−145761号公報 特開2012−004244号公報 特開2009−182317号公報 B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, "Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET", IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794. High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme, IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法とその結果得られるSGTの構造を提供することを目的とする。
本発明の半導体装置の製造方法は、シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第1工程と、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第2の工程と、前記柱状シリコン層の上部に第1の拡散層を形成し、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第2の拡散層を形成する第3の工程と、前記第1の拡散層上と前記第2の拡散層上に第1のシリサイドと第2のシリサイドを形成する第4の工程と、前記第4の工程の後、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出し、前記柱状シリコン層上部を露出した後、第1のコンタクトを形成するための第5のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第2のシリサイド上に第1のコンタクトを形成し、金属配線を形成するための第6のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第5の工程とを有することを特徴とする。
また、前記第1の工程であって、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであることを特徴とする。
前記第1の工程であって、シリコン基板上にフィン状シリコン層を形成するための第1のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第1のレジストを除去し、前記フィン状シリコン層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第2のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第2のレジストを除去することにより、前記フィン状シリコン層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする。
前記第2の工程であって、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いのであって、ゲート配線を形成するための第3のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することを特徴とする。
また、本発明の半導体装置は、シリコン基板上に形成されたフィン状シリコン層と、前記フィン状シリコン層の周囲に形成された第1の絶縁膜と、前記フィン状シリコン層上に形成された柱状シリコン層と、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであって、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、前記柱状シリコン層の上部に形成された第1の拡散層と、前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第2の拡散層と、前記第1の拡散層の上部に形成された第1のシリサイドと、前記第2の拡散層の上部に形成された第2のシリサイドと、第2のシリサイド上に形成された第1のコンタクトと、第1のシリサイド上に形成された第1の金属配線と、第1のコンタクト上に形成された第2の金属配線と、を有することを特徴とする。
また、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極を有し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いことを特徴とする。
また、前記第1のコンタクトの深さは、前記柱状シリコン層の高さより低いことを特徴とする。
本発明によれば、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法とその結果得られるSGTの構造を提供することができる。
金属配線と柱状シリコン層上部を直接接続するため、柱状シリコン層上部のコンタクトを形成する工程が不要となる。
また、金属配線と柱状シリコン層上部を直接接続するため、第1のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。
また、フィン状シリコン層、第1の絶縁膜、柱状シリコン層形成を、従来のFINFETの製造方法を元にしたため、容易に形成できる。
また、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いのであって、ゲート配線を形成するための第3のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成する第2の工程により自己整合プロセスを実現している。自己整合プロセスであるから、高集積化が可能となる。
(a)は本発明に係る半導体装置の平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のx−x’線での断面図である。(c)は(a)のy−y’線での断面図である。
以下に、本発明の実施形態に係るSGTの構造を形成するための製造工程を、図2〜図31を参照して説明する。
まずシリコン基板101上にフィン状シリコン層103を形成し、フィン状シリコン層103の周囲に第1の絶縁膜104を形成し、フィン状シリコン層103の上部に柱状シリコン層106を形成する製造方法を示す。図2に示すように、シリコン基板101上にフィン状シリコン層を形成するための第1のレジスト102を形成する。
図3に示すように、シリコン基板101をエッチングし、フィン状シリコン層103を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図4に示すように、第1のレジスト102を除去する。
図5に示すように、フィン状シリコン層103の周囲に第1の絶縁膜104を堆積する。第1の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
図6に示すように、第1の絶縁膜104をエッチバックし、フィン状シリコン層103の上部を露出する。ここまでは、非特許文献2のフィン状シリコン層の製法と同じである。
図7に示すように、フィン状シリコン層103に直交するように第2のレジスト105を形成する。フィン状シリコン層103と第2のレジスト105とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
図8に示すように、フィン状シリコン層103をエッチングする。フィン状シリコン層103と第2のレジスト105とが直交する部分が柱状シリコン層106となる。従って、柱状シリコン層106の幅は、フィン状シリコン層の幅と同じとなる。フィン状シリコン層103の上部に柱状シリコン層106が形成され、フィン状シリコン層103の周囲には第1の絶縁膜104が形成された構造となる。
図9に示すように、第2のレジスト105を除去する。
次に、柱状シリコン層106の周囲にゲート絶縁膜107を形成し、ゲート絶縁膜107の周囲に金属膜108及びポリシリコン膜109を成膜する。ポリシリコン膜109の膜厚は柱状シリコン層の幅より薄い。ゲート配線111bを形成するための第3のレジスト110を形成し、異方性エッチングを行うことによりゲート配線111bを形成し、第4のレジスト112を堆積し、柱状シリコン層106上部側壁のポリシリコン膜109を露出し、露出したポリシリコン膜109をエッチングにより除去し、第4のレジスト112を剥離し、金属膜108をエッチングにより除去し、ゲート配線111bに接続するゲート電極111aを形成する製造方法を示す。
図10に示すように、柱状シリコン層106の周囲にゲート絶縁膜107を形成し、ゲート絶縁膜107の周囲に金属膜108及びポリシリコン膜109を成膜する。このとき、薄いポリシリコン膜109を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。薄いポリシリコン膜109の厚さは、20nm以下が好ましい。金属膜108は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。ゲート絶縁膜107は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
図11に示すように、ゲート配線111bを形成するための第3のレジスト110を形成する。本実施例においては、レジスト高さが柱状シリコン層より高くなるように記載した。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状シリコン層より低くなってもよい。
図12に示すように、ポリシリコン膜109と金属膜108をエッチングする。ゲート電極111aとゲート配線111bとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄くもしくは、柱状シリコン層上部のポリシリコンが露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時の柱状シリコン層の高さと、所望の柱状シリコン層高さと後にゲート配線エッチング中に削られる分の高さとの和を同じにすることが望ましい。従って、本発明の製造工程は、自己整合プロセスとなる。
図13に示すように、第3のレジストを剥離する。
図14に示すように、第4のレジスト112を堆積し、柱状シリコン層106上部側壁のポリシリコン膜109を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
図15に示すように、露出したポリシリコン膜109をエッチングにより除去する。等方性ドライエッチングが好ましい。
図16に示すように、第4のレジスト112を剥離する。
図17に示すように、前記金属膜108をエッチングにより除去し、柱状シリコン層106側壁に、金属膜108を残存させる。等方性エッチングが好ましい。柱状シリコン層106の側壁の金属膜108とポリシリコン膜109とでゲート電極111aが形成される。従って、自己整合プロセスとなる。
以上により、柱状シリコン層106の周囲にゲート絶縁膜107を形成し、ゲート絶縁膜107の周囲に金属膜108及びポリシリコン膜109を成膜し、このポリシリコン膜109の膜厚は柱状シリコン層の幅より薄く、ゲート配線111bを形成するための第3のレジスト110を形成し、異方性エッチングを行うことによりゲート配線111bを形成し、第4のレジスト112を堆積し、柱状シリコン層106上部側壁のポリシリコン膜109を露出し、露出したポリシリコン膜109をエッチングにより除去し、第4のレジスト112を剥離し、金属膜108をエッチングにより除去し、ゲート配線111bに接続するゲート電極111aを形成する製造方法が示された。
次に、柱状シリコン層106の上部に第1の拡散層114を形成し、柱状シリコン層106の下部とフィン状シリコン層103の上部に第2の拡散層113を形成する製造方法を示す。
図18に示すように、砒素を注入し、第1の拡散層114と第2の拡散層113を形成する。pMOSの場合には、ボロンもしくはフッ化ボロンを注入する。
図19に示すように、窒化膜115を堆積し、熱処理を行う。窒化膜の代わりに酸化膜を用いてもよい。
以上により、柱状シリコン層106の上部に第1の拡散層114を形成し、柱状シリコン層106の下部とフィン状シリコン層103の上部に第2の拡散層113を形成する製造方法が示された。
次に、第1の拡散層114上と第2の拡散層113上に第1のシリサイド118、第2のシリサイド117を形成する製造方法を示す。
図20に示すように、窒化膜115をエッチングしサイドウォール状に残存させ、ゲート絶縁膜107をエッチングすることにより、窒化膜サイドウォール116a、116bを形成する。
次に、図21に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第1の拡散層114上と第2の拡散層113上とゲート配線111bに第1のシリサイド118、第2のシリサイド117、シリサイド119を形成する。ゲート電極111a上部が露出している場合には、ゲート電極111a上部にシリサイド120が形成される。
ポリシリコン膜109が薄いため、ゲート配線111bは、金属膜108とシリサイド119の積層構造となりやすい。シリサイド119と金属膜108とが直接接触するため、低抵抗化をすることができる。
以上により、第1の拡散層114上と第2の拡散層113上とゲート配線111bに第1のシリサイド118、第2のシリサイド117を形成する製造方法が示された。
次に、層間絶縁膜121を堆積し、前記層間絶縁膜121を平坦化し、エッチバックを行い、前記柱状シリコン層106上部を露出し、前記柱状シリコン層106上部を露出した後、第1のコンタクト127を形成するための第5のレジスト122を形成し、前記層間絶縁膜121をエッチングすることによりコンタクト孔123を形成し、金属130を堆積することにより前記第2のシリサイド117上に第1のコンタクト127を形成し、金属配線134、135、136を形成するための第6のレジスト131、132、133を形成し、エッチングを行うことにより前記金属配線134、135、136を形成する製造方法を示す。
図22に示すように、窒化膜といったコンタクトストッパー140を成膜し、層間絶縁膜121を形成する。
図23に示すように、エッチバックを行い、前記柱状シリコン層106上のコンタクトストッパー140を露出する。
図24に示すように、コンタクト孔123,124を形成するための第5のレジスト122を形成する。
図25に示すように、層間絶縁膜121をエッチングし、コンタクト孔123、124を形成する。
図26に示すように、第5のレジスト122を剥離する。
図27に示すように、コンタクトストッパー140をエッチングし、コンタクト孔123、124下のコンタクトストッパー140と、前記柱状シリコン層106上のコンタクトストッパーを除去する。
図28に示すように、金属130を堆積し、第1のコンタクト127、129を形成する。このとき、金属配線と柱状シリコン層上部を直接接続するため、柱状シリコン層上部のコンタクトを形成する工程が不要である。また、第1のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。
図29に示すように、金属配線を形成するための第6のレジスト131、132、133を形成する。
図30に示すように、金属130をエッチングし、金属配線134、135、136を形成する。
図31に示すように、第6のレジスト131、132、133を剥離する。
以上により、層間絶縁膜121を堆積し、前記層間絶縁膜121を平坦化し、エッチバックを行い、前記柱状シリコン層106上部を露出し、前記柱状シリコン層106上部を露出した後、第1のコンタクト127を形成するための第5のレジスト122を形成し、前記層間絶縁膜121をエッチングすることによりコンタクト孔123を形成し、金属130を堆積することにより前記第2のシリサイド117上に第1のコンタクト127を形成し、金属配線134、135、136を形成するための第6のレジスト131、132、133を形成し、エッチングを行うことにより前記金属配線134、135、136を形成する製造方法が示された。
以上により、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図1に示す。図1に示すように、半導体装置は、シリコン基板101上に形成されたフィン状シリコン層103と、フィン状シリコン層103の周囲に形成された第1の絶縁膜104と、フィン状シリコン層103上に形成された柱状シリコン層106と、ここで柱状シリコン層106の幅はフィン状シリコン層103の幅と同じであり、柱状シリコン層106の周囲に形成されたゲート絶縁膜107と、ゲート絶縁膜107の周囲に形成されたゲート電極111aと、ゲート電極111aに接続されたフィン状シリコン層103に直交する方向に延在するゲート配線111bと、柱状シリコン層106の上部に形成された第1の拡散層114と、フィン状シリコン層103の上部と柱状シリコン層106の下部に形成された第2の拡散層113と、第1の拡散層114の上部に形成された第1のシリサイド118と、第2の拡散層113の上部に形成された第2のシリサイド117と、第2のシリサイド117上に形成された第1のコンタクト127と、第1のシリサイド118上に形成された第1の金属配線135と、第1のコンタクト127上に形成された第2の金属配線134と、を有する。
また、ゲート絶縁膜107の周囲に形成された金属膜108及びポリシリコン膜109の積層構造からなるゲート電極111aを有し、ポリシリコン膜109の膜厚は柱状シリコン層106の幅より薄い。
また、第1のコンタクト127の深さは、柱状シリコン層106の高さより低い。第1のコンタクト127の深さが浅いため、第1のコンタクト抵抗を低減することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、p型(p+型を含む。)とn型(n+型を含む。)とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
101.シリコン基板
102.第1のレジスト
103.フィン状シリコン層
104.第1の絶縁膜
105.第2のレジスト
106.柱状シリコン層
107.ゲート絶縁膜
108.金属膜
109.ポリシリコン膜
110.第3のレジスト
111a.ゲート電極
111b.ゲート配線
112.第4のレジスト
113.第2の拡散層
114.第1の拡散層
115.窒化膜
116a.窒化膜サイドウォール
116b.窒化膜サイドウォール
117.第2のシリサイド
118.第1のシリサイド
119.シリサイド
120.シリサイド
121.層間絶縁膜
122.第5のレジスト
123.コンタクト孔
124.コンタクト孔
127.第1のコンタクト
129.第1のコンタクト
130.金属
131.第6のレジスト
132.第6のレジスト
133.第6のレジスト
134.金属配線
135.金属配線
136.金属配線
140.コンタクトストッパー

Claims (7)

  1. シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第1の工程と、
    前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第2の工程と、
    前記柱状シリコン層の上部に第1の拡散層を形成し、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第2の拡散層を形成する第3の工程と、
    前記第1の拡散層上と前記第2の拡散層上に第1のシリサイドと第2のシリサイドを形成する第4の工程と、
    前記第4の工程の後、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出し、前記柱状シリコン層上部を露出した後、第1のコンタクトを形成するための第5のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第2のシリサイド上に第1のコンタクトを形成し、金属配線を形成するための第6のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第5の工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第1の工程において、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1の工程において、
    シリコン基板上にフィン状シリコン層を形成するための第1のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第1のレジストを除去し、
    前記フィン状シリコン層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第2のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第2のレジストを除去することにより、前記フィン状シリコン層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記第2の工程において、
    前記柱状シリコン層の周囲にゲート絶縁膜を形成し、
    前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ここで、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄く、
    ゲート配線を形成するための第3のレジストを形成し、
    異方性エッチングを行うことにより前記ゲート配線を形成し、
    第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  5. シリコン基板上に形成されたフィン状シリコン層と、
    前記フィン状シリコン層の周囲に形成された第1の絶縁膜と、
    前記フィン状シリコン層上に形成された柱状シリコン層と、
    前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであって、
    前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成されたゲート電極と、
    前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、
    前記柱状シリコン層の上部に形成された第1の拡散層と、
    前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第2の拡散層と、
    前記第1の拡散層の上部に形成された第1のシリサイドと、
    前記第2の拡散層の上部に形成された第2のシリサイドと、
    第2のシリサイド上に形成された第1のコンタクトと、
    第1のシリサイド上に形成された第1の金属配線と、
    第1のコンタクト上に形成された第2の金属配線と、
    を有することを特徴とする半導体装置。
  6. 前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極、を有し、
    前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いことを特徴とする請求項5に記載の半導体装置。
  7. 前記第1のコンタクトの深さは、前記柱状シリコン層の高さより低いことを特徴とする請求項5に記載の半導体装置。
JP2014516127A 2012-10-09 2012-10-09 半導体装置の製造方法、及び、半導体装置 Active JP5604019B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/076106 WO2014057532A1 (ja) 2012-10-09 2012-10-09 半導体装置の製造方法、及び、半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014169491A Division JP5903139B2 (ja) 2014-08-22 2014-08-22 半導体装置の製造方法、及び、半導体装置

Publications (2)

Publication Number Publication Date
JP5604019B2 true JP5604019B2 (ja) 2014-10-08
JPWO2014057532A1 JPWO2014057532A1 (ja) 2016-08-25

Family

ID=50477021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014516127A Active JP5604019B2 (ja) 2012-10-09 2012-10-09 半導体装置の製造方法、及び、半導体装置

Country Status (3)

Country Link
JP (1) JP5604019B2 (ja)
TW (1) TW201415635A (ja)
WO (1) WO2014057532A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5798276B1 (ja) 2014-06-16 2015-10-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置の製造方法、及び、半導体装置
JP5902868B1 (ja) * 2014-06-16 2016-04-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置の製造方法、及び、半導体装置
JP6055883B2 (ja) * 2015-08-20 2016-12-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置の製造方法、及び、半導体装置
JP6211637B2 (ja) * 2016-02-01 2017-10-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 半導体装置の製造方法、及び、半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Mosトランジスタ及びmosトランジスタを備えた半導体装置の製造方法
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Mosトランジスタ及びmosトランジスタを備えた半導体装置の製造方法
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
JPWO2014057532A1 (ja) 2016-08-25
TW201415635A (zh) 2014-04-16
WO2014057532A1 (ja) 2014-04-17

Similar Documents

Publication Publication Date Title
JP5595619B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5731073B1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2015019444A1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5604019B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5692886B1 (ja) 半導体装置の製造方法、及び、半導体装置
US9287396B2 (en) Semiconductor device
JP5903139B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5596245B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6114425B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5646116B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5749818B2 (ja) 半導体装置の製造方法、及び、半導体装置
TW201419548A (zh) 半導體裝置的製造方法以及半導體裝置
JP6405026B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6501819B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6375316B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5869079B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5928566B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5685344B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5869166B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5936653B2 (ja) 半導体装置
JP2015046623A (ja) 半導体装置の製造方法、及び、半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140728

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140822

R150 Certificate of patent or registration of utility model

Ref document number: 5604019

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250