WO2014057532A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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WO2014057532A1
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silicon layer
fin
insulating film
forming
columnar silicon
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PCT/JP2012/076106
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舛岡　富士雄
広記 中村
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • the contact hole on the upper part of the silicon pillar and the contact hole on the planar silicon layer below the silicon pillar are formed separately, if the contact hole on the upper part of the silicon pillar is etched too much, it may reach the gate electrode. If etching is insufficient, the upper part of the silicon pillar and the contact may be insulated.
  • the contact hole on the planar silicon layer under the silicon pillar is deep, it is difficult to fill the contact hole. Moreover, it is difficult to form a deep contact hole.
  • a silicon pillar having a nitride film hard mask formed in a columnar shape is formed, a diffusion layer under the silicon pillar is formed, a gate material is deposited, and then the gate material is planarized. Etch back is performed to form insulating film side walls on the side walls of the silicon pillar and the nitride film hard mask. Thereafter, a resist pattern for a gate wiring is formed, the gate material is etched, the nitride film hard mask is removed, and a diffusion layer is formed on the silicon pillar (see, for example, Patent Document 5).
  • a thick gate material when the distance between the silicon pillars becomes narrow, a thick gate material must be deposited between the silicon pillars, and a hole called a void may be formed between the silicon pillars. Once the void is formed, a hole is made in the gate material after etch back. Thereafter, when an insulating film is deposited to form an insulating film sidewall, the insulating film is deposited in the void. Therefore, it is difficult to process the gate material.
  • Non-Patent Document 1 For example.
  • a method for using metal for the gate electrode is not shown. Further, a resist for forming the gate wiring must be formed so as to cover the upper part of the silicon pillar, and therefore, the upper part of the silicon pillar must be covered, which is not a self-alignment process.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-patent Document 2
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2012-004244 A JP 2009-182317 A B.Yang, KDBuddharaju, SHGTeo, N.Singh, GDLo, and DLKwong, “Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET”, IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp 791-794.
  • IEDM2010 CC.Wu, et. Al, 27.1.1-27.1.4.
  • a fin-like silicon layer is formed on a silicon substrate, a first insulating film is formed around the fin-like silicon layer, and a columnar silicon layer is formed on the fin-like silicon layer.
  • the width of the columnar silicon layer is the same as the width of the fin-like silicon layer.
  • a first resist for forming a fin-like silicon layer is formed on a silicon substrate, the silicon substrate is etched, the fin-like silicon layer is formed, and the first resist is formed. And depositing a first insulating film around the fin-like silicon layer, etching back the first insulating film, exposing an upper portion of the fin-like silicon layer, and orthogonal to the fin-like silicon layer.
  • the second resist is formed, the fin-like silicon layer is etched, and the second resist is removed, so that the portion where the fin-like silicon layer and the second resist are orthogonal is the columnar shape.
  • the columnar silicon layer is formed to be a silicon layer.
  • a gate insulating film is formed around the columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and the film thickness of the polysilicon film is It is thinner than the width of the columnar silicon layer, a third resist for forming a gate wiring is formed, the gate wiring is formed by performing anisotropic etching, a fourth resist is deposited, The polysilicon film on the upper side wall of the columnar silicon layer is exposed, the exposed polysilicon film is removed by etching, the fourth resist is removed, the metal film is removed by etching, and connected to the gate wiring.
  • a gate electrode is formed.
  • the semiconductor device of the present invention is formed on the fin-like silicon layer, a fin-like silicon layer formed on a silicon substrate, a first insulating film formed around the fin-like silicon layer, and the fin-like silicon layer.
  • the columnar silicon layer and the width of the columnar silicon layer are the same as the width of the fin-shaped silicon layer, and the gate insulating film formed around the columnar silicon layer and the gate insulating film are formed around the gate insulating film.
  • a gate electrode a gate wiring extending in a direction perpendicular to the fin-like silicon layer connected to the gate electrode; a first diffusion layer formed on the columnar silicon layer; and the fin-like silicon layer And a second diffusion layer formed below the columnar silicon layer, a first silicide formed above the first diffusion layer, and an upper portion of the second diffusion layer.
  • a gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film, wherein the thickness of the polysilicon film is smaller than the width of the columnar silicon layer.
  • the depth of the first contact is lower than the height of the columnar silicon layer.
  • the parasitic capacitance between the gate wiring and the substrate is reduced, the method for manufacturing the SGT in which the metal wiring and the columnar silicon layer upper part are directly connected without forming the contact on the columnar silicon layer and the SGT obtained as a result
  • the structure can be provided.
  • the contact hole depth for the first contact can be reduced, so that the contact hole can be easily formed and the contact hole can be filled with metal. Easy.
  • the fin-like silicon layer, the first insulating film, and the columnar silicon layer can be easily formed because they are based on a conventional method for manufacturing a FINFET.
  • a gate insulating film is formed around the columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and the thickness of the polysilicon film is thinner than the width of the columnar silicon layer.
  • a third resist for forming a gate wiring is formed, anisotropic etching is performed to form the gate wiring, a fourth resist is deposited, and the columnar silicon layer upper side wall is A polysilicon film is exposed, the exposed polysilicon film is removed by etching, the fourth resist is stripped, the metal film is removed by etching, and a gate electrode connected to the gate wiring is formed. This process realizes a self-alignment process. Since it is a self-alignment process, high integration is possible.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • a fin-like silicon layer 103 is formed on a silicon substrate 101, a first insulating film 104 is formed around the fin-like silicon layer 103, and a columnar silicon layer 106 is formed on the fin-like silicon layer 103. Indicates. As shown in FIG. 2, a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the first insulating film.
  • the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the process up to here is the same as the manufacturing method of the fin-like silicon layer of Non-Patent Document 2.
  • a second resist 105 is formed so as to be orthogonal to the fin-like silicon layer 103.
  • a portion where the fin-like silicon layer 103 and the resist 105 are orthogonal to each other is a portion that becomes a columnar silicon layer. Since a line-shaped resist can be used, the possibility that the resist falls after patterning is low, and the process is stable.
  • the fin-like silicon layer 103 is etched. A portion where the fin-like silicon layer 103 and the second resist 105 are orthogonally becomes the columnar silicon layer 106. Therefore, the width of the columnar silicon layer 106 is the same as the width of the fin-like silicon layer.
  • a columnar silicon layer 106 is formed on the fin-shaped silicon layer 103, and a first insulating film 104 is formed around the fin-shaped silicon layer 103.
  • the second resist 105 is removed.
  • a gate insulating film 107 is formed around the columnar silicon layer 106, and a metal film 108 and a polysilicon film 109 are formed around the gate insulating film 107.
  • the thickness of the polysilicon film 109 is thinner than the width of the columnar silicon layer.
  • a third resist 110 for forming the gate wiring 111b is formed, anisotropic etching is performed to form the gate wiring 111b, a fourth resist 112 is deposited, and polysilicon on the upper side wall of the columnar silicon layer 106 is formed.
  • Manufacturing method for exposing gate film 109, removing exposed polysilicon film 109 by etching, removing fourth resist 112, removing metal film 108 by etching, and forming gate electrode 111a connected to gate wiring 111b Indicates.
  • a gate insulating film 107 is formed around the columnar silicon layer 106, and a metal film 108 and a polysilicon film 109 are formed around the gate insulating film 107.
  • a thin polysilicon film 109 is used. Therefore, voids can be prevented from being formed in the polysilicon film.
  • the thickness of the thin polysilicon film 109 is preferably 20 nm or less.
  • the metal film 108 may be any metal that is used in a semiconductor process and sets a threshold voltage of a transistor, such as titanium nitride.
  • the gate insulating film 107 may be any film used in a semiconductor process, such as an oxide film, an oxynitride film, or a high dielectric film.
  • a third resist 110 for forming the gate wiring 111b is formed.
  • the resist height is described as being higher than that of the columnar silicon layer. As the gate wiring width becomes narrower, the polysilicon above the columnar silicon layer is more likely to be exposed. The resist height may be lower than the columnar silicon layer.
  • the polysilicon film 109 and the metal film 108 are etched.
  • a gate electrode 111a and a gate wiring 111b are formed.
  • the top of the columnar silicon layer may be etched during etching. In this case, it is desirable to make the sum of the height of the columnar silicon layer at the time of forming the columnar silicon layer, the desired columnar silicon layer height, and the height that is later removed during gate wiring etching equal. Therefore, the manufacturing process of the present invention is a self-alignment process.
  • the third resist is removed.
  • a fourth resist 112 is deposited to expose the polysilicon film 108 on the upper side wall of the columnar silicon layer 106. It is preferable to use resist etchback. Further, a coating film such as spin-on glass may be used.
  • the exposed polysilicon film 109 is removed by etching. Isotropic dry etching is preferred.
  • the fourth resist 112 is removed.
  • the metal film 108 is removed by etching, and the metal film 108 is left on the side wall of the columnar silicon layer 106. Isotropic etching is preferred. A gate electrode 111 a is formed by the metal film 108 on the sidewall of the columnar silicon layer 106 and the polysilicon film 109. Therefore, it becomes a self-alignment process.
  • the gate insulating film 107 is formed around the columnar silicon layer 106, and the metal film 108 and the polysilicon film 109 are formed around the gate insulating film 107.
  • the thickness of the polysilicon film 109 is the columnar silicon layer.
  • the third resist 110 for forming the gate wiring 111b is formed, the gate wiring 111b is formed by performing anisotropic etching, the fourth resist 112 is deposited, and the columnar silicon layer 106 is formed.
  • the polysilicon film 109 on the upper sidewall is exposed, the exposed polysilicon film 109 is removed by etching, the fourth resist 112 is removed, the metal film 108 is removed by etching, and the gate electrode 111a connected to the gate wiring 111b A manufacturing method for forming the is shown.
  • the first diffusion layer 114 is formed on the top of the columnar silicon layer 106 and the second diffusion layer 113 is formed on the bottom of the columnar silicon layer 106 and the top of the fin-like silicon layer 103 will be described.
  • arsenic is implanted to form a first diffusion layer 114 and a second diffusion layer 113.
  • boron or boron fluoride is implanted.
  • a nitride film 115 is deposited and heat treatment is performed.
  • An oxide film may be used instead of the nitride film.
  • the manufacturing method in which the first diffusion layer 114 is formed on the upper part of the columnar silicon layer 106 and the second diffusion layer 113 is formed on the lower part of the columnar silicon layer 106 and the upper part of the fin-like silicon layer 103 is shown. .
  • the nitride film 115 is etched to remain in a sidewall shape, and the gate insulating film 107 is etched to form nitride film sidewalls 116a and 116b.
  • a first metal is deposited on the first diffusion layer 104, the second diffusion layer 113, and the gate wiring 111b by depositing a metal, heat-treating, and removing the unreacted metal.
  • the silicide 118, the second silicide 117, and the silicide 119 are formed.
  • the silicide 120 is formed on the upper portion of the gate electrode 111a.
  • the gate wiring 111b tends to have a laminated structure of the metal film 108 and the silicide 119. Since the silicide 119 and the metal film 108 are in direct contact with each other, the resistance can be reduced.
  • the manufacturing method for forming the first silicide 118 and the second silicide 117 on the first diffusion layer 114, the second diffusion layer 113, and the gate wiring 111b is shown.
  • an interlayer insulating film 121 is deposited, the interlayer insulating film 121 is flattened, etched back, and the upper portion of the columnar silicon layer 106 is exposed. After the upper portion of the columnar silicon layer 106 is exposed, a first contact is formed.
  • a fifth resist 122 for forming 127 is formed, a contact hole 123 is formed by etching the interlayer insulating film 121, and a metal 130 is deposited to deposit a first resist on the second silicide 117.
  • a manufacturing method for forming the metal wirings 134, 135, 136 by forming the contacts 127, forming the sixth resists 131, 132, 133 for forming the metal wirings 134, 135, 136, and performing etching. Show.
  • a contact stopper 140 such as a nitride film is formed, and an interlayer insulating film 121 is formed.
  • etch back is performed to expose the contact stopper 140 on the columnar silicon layer 106.
  • a fifth resist 122 for forming contact holes 123 and 124 is formed.
  • the interlayer insulating film 121 is etched to form contact holes 123 and 124.
  • the fifth resist 122 is removed.
  • the contact stopper 140 is etched, and the contact stopper 140 under the contact holes 123 and 124 and the contact stopper on the columnar silicon layer 106 are removed.
  • a metal 130 is deposited to form first contacts 127 and 129.
  • the metal wiring is directly connected to the upper part of the columnar silicon layer, a step of forming a contact on the upper part of the columnar silicon layer is unnecessary. Further, since the depth of the contact hole for the first contact can be reduced, it is easy to form the contact hole, and it is easy to fill the contact hole with metal.
  • sixth resists 131, 132, 133 for forming metal wiring are formed.
  • the metal 130 is etched to form metal wirings 134, 135, and 136.
  • the sixth resists 131, 132, 133 are peeled off.
  • the interlayer insulating film 121 is deposited, the interlayer insulating film 121 is flattened, etched back, the upper portion of the columnar silicon layer 106 is exposed, and the upper portion of the columnar silicon layer 106 is exposed.
  • a fifth resist 122 for forming 127 is formed, a contact hole 123 is formed by etching the interlayer insulating film 121, and a metal 130 is deposited to deposit a first resist on the second silicide 117.
  • the contact 127 is formed, the sixth resists 131, 132, 133 for forming the metal wirings 134, 135, 136 are formed, and the metal wirings 134, 135, 136 are formed by etching. Indicated.
  • the SGT manufacturing method has been shown in which the parasitic capacitance between the gate wiring and the substrate is reduced, the metal wiring is directly connected to the upper part of the columnar silicon layer without forming the contact on the upper part of the columnar silicon layer.
  • FIG. 1 shows the structure of a semiconductor device obtained by the above manufacturing method.
  • the semiconductor device includes a fin-like silicon layer 103 formed on a silicon substrate 101, a first insulating film 104 formed around the fin-like silicon layer 103, and a fin-like silicon layer 103.
  • the columnar silicon layer 106 formed thereon has the same width as that of the fin-shaped silicon layer 103, and the gate insulating film 104 formed around the columnar silicon layer 106 and the gate insulating layer.
  • the depth of the first contact 127 is lower than the height of the columnar silicon layer 106. Since the depth of the first contact 127 is shallow, the first contact resistance can be reduced.

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Abstract

ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するＳＧＴの製造方法とＳＧＴの構造を提供することを課題とする。シリコン基板上に形成したフィン状シリコン層の上部に柱状シリコン層を形成し、その周囲にゲート絶縁膜と、ゲート電極とを形成し、前記柱状シリコン層の上部に形成された第１の拡散層と、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第２の拡散層を形成し、前記第１の拡散層上と前記第２の拡散層上に第１のシリサイドと第２のシリサイドを形成し、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出した後、第２のシリサイド上に第１のコンタクトを形成し、前記第１のシリサイド及び前記第１のコンタクトにそれぞれ接続する金属配線を形成する半導体装置の製造方法により、上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、コンタクト深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成している（例えば特許文献４を参照）。別々に形成するため、工程数が増大する。
　シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成しているが、シリコン柱上部のコンタクト孔をエッチングしすぎると、ゲート電極に達する可能性があり、エッチングが足らないとシリコン柱上部とコンタクトが絶縁する可能性がある。
　また、シリコン柱下部の平面状シリコン層上のコンタクト孔は深いため、コンタクト孔を埋めることが難しい。また、深いコンタクト孔を形成することは難しい。
　また、従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献５を参照）。
　このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。
　そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが提案されている（例えば非特許文献１を参照）。
　しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２０１２－００４２４４号公報 特開２００９－１８２３１７号公報 B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, "Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET", IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794. IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第１工程と、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程と、前記柱状シリコン層の上部に形成された第１の拡散層と、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第２の拡散層を形成する第３の工程と、前記第１の拡散層上と前記第２の拡散層上に第１のシリサイドと第２のシリサイドを形成する第４の工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出し、前記柱状シリコン層上部を露出した後、第１のコンタクトを形成するための第５のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第２のシリサイド上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第５の工程とを有することを特徴とする。
　また、前記第１の工程であって、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであることを特徴とする。
　前記第１の工程であって、シリコン基板上にフィン状シリコン層を形成するための第１のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第１のレジストを除去し、前記フィン状シリコン層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第２のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第２のレジストを除去することにより、前記フィン状シリコン層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする。
　前記第２の工程であって、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することを特徴とする。
　また、本発明の半導体装置は、シリコン基板上に形成されたフィン状シリコン層と、前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、前記フィン状シリコン層上に形成された柱状シリコン層と、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであって、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、前記柱状シリコン層の上部に形成された第１の拡散層と、前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第２の拡散層と、前記第１の拡散層の上部に形成された第１のシリサイドと、前記第２の拡散層の上部に形成された第２のシリサイドと、第２のシリサイド上に形成された第１のコンタクトと、第１のシリサイド上に形成された第１の金属配線と、第１のコンタクト上に形成された第２の金属配線と、を有することを特徴とする。
　また、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極と、を有し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いことを特徴とする。
　また、前記第１のコンタクトの深さは、前記柱状シリコン層の高さより低いことを特徴とする。
　本発明によれば、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　金属配線と柱状シリコン層上部を直接接続するため、柱状シリコン層上部のコンタクトを形成する工程が不要となる。
　また、金属配線と柱状シリコン層上部を直接接続するため、第１のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。
　また、フィン状シリコン層、第１の絶縁膜、柱状シリコン層形成を、従来のＦＩＮＦＥＴの製造方法を元にしたため、容易に形成できる。
　また、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成する第２の工程と、により自己整合プロセスを実現している。自己整合プロセスであるから、高集積化が可能となる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図３１を参照して説明する。
　まずシリコン基板１０１上にフィン状シリコン層１０３を形成し、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を形成し、フィン状シリコン層１０３の上部に柱状シリコン層１０６を形成する製造方法を示す。図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
　図７に示すように、フィン状シリコン層１０３に直交するように第２のレジスト１０５を形成する。フィン状シリコン層１０３とレジスト１０５とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
　図８に示すように、フィン状シリコン層１０３をエッチングする。フィン状シリコン層１０３と第２のレジスト１０５とが直交する部分が柱状シリコン層１０６となる。従って、柱状シリコン層１０６の幅は、フィン状シリコン層の幅と同じとなる。フィン状シリコン層１０３の上部に柱状シリコン層１０６が形成され、フィン状シリコン層１０３の周囲には第１の絶縁膜１０４が形成された構造となる。
　図９に示すように、第２のレジスト１０５を除去する。
　次に、柱状シリコン層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜する。ポリシリコン膜１０９の膜厚は柱状シリコン層の幅より薄い。ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成し、異方性エッチングを行うことによりゲート配線１１１ｂを形成し、第４のレジスト１１２を堆積し、柱状シリコン層１０６上部側壁のポリシリコン膜１０９を露出し、露出したポリシリコン膜１０９をエッチングにより除去し、第４のレジスト１１２を剥離し、金属膜１０８をエッチングにより除去し、ゲート配線１１１ｂに接続するゲート電極１１１ａを形成する製造方法を示す。
　図１０に示すように、柱状シリコン層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜する。このとき、薄いポリシリコン膜１０９を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。薄いポリシリコン膜１０９の厚さは、２０ｎｍ以下が好ましい。金属膜１０８は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。ゲート絶縁膜１０７は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
　図１１に示すように、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成する。本実施例においては、レジスト高さが柱状シリコン層より高くなるように記載した。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状シリコン層より低くなってもよい。
　図１２に示すように、ポリシリコン膜１０９と金属膜１０８をエッチングする。ゲート電極１１１ａとゲート配線１１１ｂとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄くもしくは、柱状シリコン層上部のポリシリコンが露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時の柱状シリコン層の高さと、所望の柱状シリコン層高さと後にゲート配線エッチング中に削られる分の高さとの和を同じにすることが望ましい。従って、本発明の製造工程は、自己整合プロセスとなる。
　図１３に示すように、第３のレジストを剥離する。
　図１４に示すように、第４のレジスト１１２を堆積し、柱状シリコン層１０６上部側壁のポリシリコン膜１０８を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
　図１５に示すように、露出したポリシリコン膜１０９をエッチングにより除去する。等方性ドライエッチングが好ましい。
　図１６に示すように、第４のレジスト１１２を剥離する。
　図１７に示すように、前記金属膜１０８をエッチングにより除去し、柱状シリコン層１０６側壁に、金属膜１０８を残存させる。等方性エッチングが好ましい。柱状シリコン層１０６の側壁の金属膜１０８とポリシリコン膜１０９とでゲート電極１１１ａが形成される。従って、自己整合プロセスとなる。
　以上により、柱状シリコン層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜し、このポリシリコン膜１０９の膜厚は柱状シリコン層の幅より薄く、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成し、異方性エッチングを行うことによりゲート配線１１１ｂを形成し、第４のレジスト１１２を堆積し、柱状シリコン層１０６上部側壁のポリシリコン膜１０９を露出し、露出したポリシリコン膜１０９をエッチングにより除去し、第４のレジスト１１２を剥離し、金属膜１０８をエッチングにより除去し、ゲート配線１１１ｂに接続するゲート電極１１１ａを形成する製造方法が示された。
　次に、柱状シリコン層１０６の上部に第１の拡散層１１４を形成し、柱状シリコン層１０６の下部とフィン状シリコン層１０３の上部に第２の拡散層１１３を形成する製造方法を示す。
　図１８に示すように、砒素を注入し、第１の拡散層１１４と第２の拡散層１１３を形成する。ｐＭＯＳの場合には、ボロンもしくはフッ化ボロンを注入する。
　図１９に示すように、窒化膜１１５を堆積し、熱処理を行う。窒化膜の代わりに酸化膜を用いてもよい。
　以上により、柱状シリコン層１０６の上部に第１の拡散層１１４を形成し、柱状シリコン層１０６の下部とフィン状シリコン層１０３の上部に第２の拡散層１１３を形成する製造方法が示された。
　次に、第１の拡散層１１４上と第２の拡散層１１３上に第１のシリサイド１１８、第２のシリサイド１１７を形成する製造方法を示す。
　図２０に示すように、窒化膜１１５をエッチングしサイドウォール状に残存させ、ゲート絶縁膜１０７をエッチングすることにより、窒化膜サイドウォール１１６ａ、１１６ｂを形成する。
　次に、図２１に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１の拡散層１０４上と第２の拡散層１１３上とゲート配線１１１ｂに第１のシリサイド１１８、第２のシリサイド１１７、シリサイド１１９を形成する。ゲート電極１１１ａ上部が露出している場合には、ゲート電極１１１ａ上部にシリサイド１２０が形成される。
　ポリシリコン膜１０９が薄いため、ゲート配線１１１ｂは、金属膜１０８とシリサイド１１９の積層構造となりやすい。シリサイド１１９と金属膜１０８とが直接接触するため、低抵抗化をすることができる。
　以上により、第１の拡散層１１４上と第２の拡散層１１３上とゲート配線１１１ｂに第１のシリサイド１１８、第２のシリサイド１１７を形成する製造方法が示された。
　次に、層間絶縁膜１２１を堆積し、前記層間絶縁膜１２１を平坦化し、エッチバックを行い、前記柱状シリコン層１０６上部を露出し、前記柱状シリコン層１０６上部を露出した後、第１のコンタクト１２７を形成するための第５のレジスト１２２を形成し、前記層間絶縁膜１２１をエッチングすることによりコンタクト孔１２３を形成し、金属１３０を堆積することにより前記第２のシリサイド１１７上に第１のコンタクト１２７を形成し、金属配線１３４、１３５、１３６を形成するための第６のレジスト１３１、１３２、１３３を形成し、エッチングを行うことにより前記金属配線１３４、１３５、１３６を形成する製造方法を示す。
　図２２に示すように、窒化膜といったコンタクトストッパー１４０を成膜し、層間絶縁膜１２１を形成する。
　図２３に示すように、エッチバックを行い、前記柱状シリコン層１０６上のコンタクトストッパー１４０を露出する。
　図２４に示すように、コンタクト孔１２３，１２４を形成するための第５のレジスト１２２を形成する。
　図２５に示すように、層間絶縁膜１２１をエッチングし、コンタクト孔１２３、１２４を形成する。
　図２６に示すように、第５のレジスト１２２を剥離する。
　図２７に示すように、コンタクトストッパー１４０をエッチングし、コンタクト孔１２３、１２４下のコンタクトストッパー１４０と、前記柱状シリコン層１０６上のコンタクトストッパーを除去する。
　図２８に示すように、金属１３０を堆積し、第１のコンタクト１２７、１２９を形成する。このとき、金属配線と柱状シリコン層上部を直接接続するため、柱状シリコン層上部のコンタクトを形成する工程が不要である。また、第１のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。
　図２９に示すように、金属配線を形成するための第６のレジスト１３１、１３２、１３３を形成する。
　図３０に示すように、金属１３０をエッチングし、金属配線１３４、１３５、１３６を形成する。
　図３１に示すように、第６のレジスト１３１、１３２、１３３を剥離する。
　以上により、層間絶縁膜１２１を堆積し、前記層間絶縁膜１２１を平坦化し、エッチバックを行い、前記柱状シリコン層１０６上部を露出し、前記柱状シリコン層１０６上部を露出した後、第１のコンタクト１２７を形成するための第５のレジスト１２２を形成し、前記層間絶縁膜１２１をエッチングすることによりコンタクト孔１２３を形成し、金属１３０を堆積することにより前記第２のシリサイド１１７上に第１のコンタクト１２７を形成し、金属配線１３４、１３５、１３６を形成するための第６のレジスト１３１、１３２、１３３を形成し、エッチングを行うことにより前記金属配線１３４、１３５、１３６を形成する製造方法が示された。
　以上により、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。図１に示すように、半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１０６と、ここで柱状シリコン層１０６の幅はフィン状シリコン層１０３の幅と同じであり、柱状シリコン層１０６の周囲に形成されたゲート絶縁膜１０４と、ゲート絶縁膜１０４の周囲に形成されたゲート電極１１１ａと、ゲート電極１１１ａに接続されたフィン状シリコン層１０３に直交する方向に延在するゲート配線１１１ｂと、柱状シリコン層１０６の上部に形成された第１の拡散層１１４と、フィン状シリコン層１０３の上部と柱状シリコン層１０６の下部に形成された第２の拡散層１１３と、第１の拡散層１１４の上部に形成された第１のシリサイド１１８と、第２の拡散層１１３の上部に形成された第２のシリサイド１１７と、第２のシリサイド１１７上に形成された第１のコンタクト１２７と、第１のシリサイド１１８上に形成された第１の金属配線１３５と、第１のコンタクト１２７上に形成された第２の金属配線１３４と、を有する。
　また、ゲート絶縁膜１０４の周囲に形成された金属膜１０８及びポリシリコン膜１０９の積層構造からなるゲート電極１１１ａと、を有し、ポリシリコン膜１０８の膜厚は柱状シリコン層１０６の幅より薄い。
　また、第１のコンタクト１２７の深さは、柱状シリコン層１０６の高さより低い。第１のコンタクト１２７の深さが浅いため、第１のコンタクト抵抗を低減することができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２のレジスト
１０６．柱状シリコン層
１０７．ゲート絶縁膜
１０８．金属膜
１０９．ポリシリコン膜
１１０．第３のレジスト
１１１ａ．ゲート電極
１１１ｂ．ゲート配線
１１２．第４のレジスト
１１３．第２の拡散層
１１４．第１の拡散層
１１５．窒化膜
１１６ａ．窒化膜サイドウォール
１１６ｂ．窒化膜サイドウォール
１１７．第２のシリサイド
１１８．第１のシリサイド
１１９．シリサイド
１２０．シリサイド
１２１．層間絶縁膜
１２２．第５のレジスト
１２３．コンタクト孔
１２４．コンタクト孔
１２７．第１のコンタクト
１２９．第１のコンタクト
１３０．金属
１３１．第６のレジスト
１３２．第６のレジスト
１３３．第６のレジスト
１３４．金属配線
１３５．金属配線
１３６．金属配線
１４０．コンタクトストッパー

Claims (7)

  1. 　シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第１工程と、
    　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程と、前記柱状シリコン層の上部に形成された第１の拡散層と、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第２の拡散層を形成する第３の工程と、
    　前記第１の拡散層上と前記第２の拡散層上に第１のシリサイドと第２のシリサイドを形成する第４の工程と、
    　前記第４の工程の後、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出し、前記柱状シリコン層上部を露出した後、第１のコンタクトを形成するための第５のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第２のシリサイド上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第５の工程と、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記第１の工程において、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１の工程において、
    　シリコン基板上にフィン状シリコン層を形成するための第１のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第１のレジストを除去し、
    　前記フィン状シリコン層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第２のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第２のレジストを除去することにより、前記フィン状シリコン層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第２の工程において、
    　前記柱状シリコン層の周囲にゲート絶縁膜を形成し、
    　前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ここで、　前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄く、
    　ゲート配線を形成するための第３のレジストを形成し、
    　異方性エッチングを行うことにより前記ゲート配線を形成し、
    　第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　シリコン基板上に形成されたフィン状シリコン層と、
    　前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
    　前記フィン状シリコン層上に形成された柱状シリコン層と、
    　前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであって、
    　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
    　前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、
    　前記柱状シリコン層の上部に形成された第１の拡散層と、
    　前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第２の拡散層と、
    　前記第１の拡散層の上部に形成された第１のシリサイドと、
    　前記第２の拡散層の上部に形成された第２のシリサイドと、
    　第２のシリサイド上に形成された第１のコンタクトと、
    　第１のシリサイド上に形成された第１の金属配線と、
    　第１のコンタクト上に形成された第２の金属配線と、
    　を有することを特徴とする半導体装置。
  6. 　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極と、を有し、
    　前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いことを特徴とする請求項５に記載の半導体装置。
  7. 　前記第１のコンタクトの深さは、前記柱状シリコン層の高さより低いことを特徴とする請求項５に記載の半導体装置。
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