CN100428479C - 存储器元件,半导体元件及其制造方法 - Google Patents
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Abstract
本发明提供一种存储器元件，半导体元件及其制造方法，具体涉及一种整合于一绝缘层上有硅的单晶体管随机处理存储器具有一电容器结构，此电容器结构是埋藏在至少部分的SOI基底的电容器沟槽中，且一栅极结构是形成在SOI基底上。一上电极电容器结构是和栅极结构的栅电极同时形成，且两者由相同的材料所组成。一电容器结构的电容器介电层是和栅极结构的栅极介电层同时形成，且两者由相同的材料所组成。本发明整合在SOI基底上的1T-RAM元件可通过埋藏氧化层完全绝缘于其它元件，以降低耗能和增加运作速度。
Description
技术领域
本发明是有关于一种单晶体管随机处理存储器(1T-RAM)技术，特别是有关具有镶嵌在一绝缘层上有硅(SOI)基底的埋藏电容器的1T-RAM元件，并且是有关于其通过整合1T-RAM和SOI制程的制造方法。
背景技术
传统的存储器单元是包括一金属氧化物半导体场效应晶体管(MOSFET)作为开关元件，其是连接至一供作数字数据储存元件的电容器，因此一般称为一单晶体管随机处理存储器(1T-RAM)元件。此储存电容必须具有最小的容量，以可靠的储存电荷，并且同时区别所读取的数据。在更现今的应用，单晶体管随机处理存储器(1T-RAM)元件是使用沟槽一部分的埋藏电容器结构，其所需的空间是较堆叠型态的电容器结构为小。
图1为一揭示具有埋藏电容器传统单晶体管随机处理存储器(1T-RAM)元件的剖面图。一主体硅基底10具有一存储器单元阵列区域，其中栅极结构12、源极/漏极区域26和一电容器14是形成于其中。此电容器14包括一上电极20、一下电极22和一电容器介电层24，其是大约镶嵌在部分的沟槽16中。沟槽16下部的部分是填有氧化硅，形成一浅沟槽绝缘结构18(STI)。沟槽16上部的部分是填有多晶硅层，形成上电极20。下电极22为一掺杂区，其是通过导入离子于沟槽16上部侧壁的硅中。夹在上电极20和下电极22间的电容器介电层24是沿着沟槽16侧壁沉积形成。一源极/漏极区26是经由一连接杂质扩散区电性连接下电极22，并且其它源极/漏极区26是经由一填满导电物的接触孔28连接至一位线30。然而，此传统的单晶体管随机处理存储器(1T-RAM)单元具有低速度、高耗能和电容量不足的缺点。此外，单晶体管随机处理存储器(1T-RAM)的闭锁(latch-up)，软错误(soft-error)和数据维持时间都需要改进，以符合高速度计算机的应用。美国专利第6,420,226号揭示一种定义一埋藏堆叠电容器的方法，其在此是供作参考。美国专利第6,661,049号揭示一种镶嵌在绝缘区域中的微电子电容器，其在此亦供作参考。
现今，系统整合晶片(system on a chip，SOC)的需求是增加，其中一存储器元件和一逻辑核心元件是整合在一单晶片上，以改进系统效能。此外，绝缘层上有硅(SOI)元件(使用SOI基底取代传统硅基底)已广受注目，且此绝缘层上有硅(SOI)元件已量产，供作高效能逻辑电路。绝缘层上有硅(SOI)为一关键技术，以本质上的达成低耗能和高速度的特性，特别是使用在DRAM的薄膜SOI结构。“Approaches to Extra Low Voltage DRAM Operation bySOI-DRAM”，IEEE TRANSACTIONS ON ELECTRONDEVICE，VOL.45，NO.5，MAY 1998p p.1000 to 1009”在此是作为参考。
发明内容
上述的问题是可通过本发明所提出的单晶体管随机处理存储器所达成的技术特点解决或是防止。
本发明提供一种半导体元件。一绝缘层上有硅(SOI)的基底具有一电容器沟槽该绝缘层上有硅的基底包括：一埋藏介电层以及一半导体层，该半导体层位于该埋藏介电层上。一电容器结构埋藏在至少部分的电容器沟槽中，其中电容器沟槽包括一下电极、一上电极和一电容器介电层，夹在下电极和上电极间，该电容器介电层仅形成于该半导体层被暴露的侧壁上。至少一栅极结构形成在SOI基底上，其中栅极结构包括栅极介电层和栅极导电层，而栅极导电层是形成在栅极介电层上。上电极和栅极是由相同的导电材料形成，且电容器介电层和栅极介电层是由相同的介电材料形成。
本发明所述的半导体元件，该绝缘层上有硅基底还包括：一基底；其中该埋藏介电层位于该基底上，该电容器沟槽贯穿该半导体层和至少部分该埋藏介电层。
本发明所述的半导体元件，该电容器沟槽在该埋藏介电层中的深度约为10埃～500埃。
本发明所述的半导体元件，该下电极为一位于该半导体层中的掺杂区，且围绕至少部分的电容器沟槽的侧壁部分和顶部部分。
本发明所述的半导体元件，更包括一对的源极/漏极区于该半导体层中，且分别侧向邻接该栅极结构的侧壁，其中该源极/漏极区是电性连接该下电极。
本发明所述的半导体元件，该电容器介电层是沿着至少部分该电容器沟槽的侧壁部分和顶部部分形成。
本发明所述的半导体元件，该上电极为一导电材料，填入该电容器沟槽中。
本发明所述的半导体元件，该上电极和该栅极导电层是由多晶硅层或金属层形成。
本发明提供一种存储器元件。一绝缘层上有硅(SOI)的基底包括一基底、一位于基底上的埋藏介电层、一位于埋藏介电层上及电容器沟槽的半导体层，图形化的半导体层和至少部分的埋藏介电层。一电容器结构埋藏在至少部分的电容器沟槽中，其中电容器沟槽包括一掺杂区，掺杂区是形成在半导体层中且围绕至少部分电容器沟槽。一电容器介电层沿着电容器沟槽的侧壁形成。一导电层是填入电容器沟槽，该电容器介电层仅形成于该半导体层被暴露的该侧壁上。至少一栅极结构形成在SOI基底上，其中栅极结构包括一栅极介电层、一栅极导电层和一对的源极/漏极区。栅极导电层是形成在栅极介电层上，而源极/漏极区是分别侧向邻接栅极结构的侧壁。电容器介电层和栅极介电层为相同的介电材料，且同时形成。
本发明所述的存储器元件，该上电极和该栅极导电层是由相同的导电材料形成，且同时形成。
本发明所述的存储器元件，该源极/漏极区是电性连接该电容器结构的该掺杂区。
本发明提供一种半导体元件的制造方法。首先，提供一具有一预定电容器区和一预定晶体管区的绝缘层上有硅(SOI)基底，其中绝缘层上有硅(SOI)基底包括一基底、一第一介电层位于基底上、一半导体层位于第一介电层上。其后，形成一电容器沟槽于SOI基底的预定电容器区，其中电容器沟槽贯穿半导体层和至少部分的第一介电层。接着，形成一掺杂区于半导体层中，以围绕至少电容器沟槽的侧壁部分和顶部部分。后续，顺应性的形成一第二介电层于半导体层上，且其是沿着电容器沟槽侧壁，该第二介电层仅形成于该半导体层被暴露的该侧壁上。形成一导电层于第二介电层上，以填入电容器沟槽。接下来，图形化导电层，以同时形成一上电极和一栅极，其中上电极是在预定电容器区图形化，且栅极是在预定晶体管区图形化。后续，图形化第二介电层，以同时形成一电容器介电层和一栅极介电层，其中电容器介电层是被上电极覆盖，且栅极介电层是被栅极覆盖。
本发明所述的半导体元件的制造方法，该电容器沟槽在该第一介电层中的深度约为10埃～500埃。
本发明所述存储器元件，半导体元件及其制造方法，整合在SOI基底上的1T-RAM元件可通过埋藏氧化层完全绝缘于其它元件，以降低耗能和增加运作速度。且较小的接面电容是减少位线寄生电容，因此通过减少位线至存储单元电容比，提供大读取信号。较小的接面电容亦通过减少线路的C R时间常数，提供高速的操作。简单且完全的隔绝是可改进软错误和闭锁效应。漏电流路径的减少可提供较长的静态维持时间和较低的待机电流。
附图说明
图1为一揭示具有埋藏电容器传统单晶体管随机处理存储器(1T-RAM)元件的剖面图；
图2至图7是绘示本发明1T-RAM整合SOI制程的实施例。
具体实施方式
本发明提供一单晶体管随机处理存储器(1T-RAM)整合绝缘层上有硅SOI的制程(可称为SOI为基础的1T-RAM制程)，以在一SOI基底上形成一1T-RAM元件。其可克服现有技术使用硅基底的问题。此SOI为基础的1T-RAM元件具有高速操作、低耗能及长数据维持时间的优点。此SOI为基础的1T-RAM元件在许多工业和产品上具有广泛的应用，并且其本质上可符合广范围的半导体元件应用，例如混合集成电路、无线电频率电路RF、静态随机存储器SRAM和动态随机存储器技术DRAM。SOI为基础的1T-RAM元件可建立在系统整合晶片(system on a chip，SOC)中，系统整合晶片可包括存储单元(例如D RAM、SRAM、快闪存储器Flash、可复写程序化只读存储器E EPROM和可程序化只读存储器EEPROM)、逻辑、模拟和输入/输出元件。在一镶嵌1T-RAM制程，本发明的SOI为基础的存储器制程中，可共用SOI为基础的逻辑制程或/和其它SOI为基础的制程。在本发明的一实施例中，SOI为基础的1T-RAM制程可制造一埋藏在一SOI基底的至少部分沟槽的电容器结构。一种改进电容量的方法为增加沟槽的深度，所以沟槽电容器结构可延伸至SOI基底中较深的位置。
以下将以实施例详细说明作为本发明的参考，且实施例是伴随着图示来说明。在图示或描述中，相似或相同的部分是使用相同的图号。在图示中，实施例的形状或是厚度可扩大，以简化或是方便标示图示中元件的部分将以描述来说明。可了解的是，未绘示或描述的元件，可以具有各本领域技术人员所知的形式。此外，当叙述一层是位于一基板或是另一层上时，此层可直接位于基板或是另一层上，或是其间亦可以有中介层。
以下详细描述一存储器单元区域，其中一埋藏电容器结构是并入一1T-RAM单元和一SOI基底。图2至图7是绘示本发明1T-RAM整合SOI制程的实施例。
如图2所示，提供一SOI基底40，其具有一预定的电容器区域和至少一晶体管区域。SOI基底40包括一基础基底42、一第一介电层44和一半导体层46，其中第一介电层44位于基础基底42和半导体层46之间。基础基底42可包括硅、砷化镓、氮化镓、应变硅、砷化硅、碳化硅、碳化物、钻石、一外延层和/或其它材料。半导体层46可包括硅、砷化镓、氮化镓、应变硅、砷化硅、碳化硅、碳化物、钻石和/或其它材料。在一实施例中，半导体层46的厚度可介于5nm～400nm。第一介电层44可包括氧化硅、氮化硅、氮氧化硅和/或其它介电材料。第一介电层44的厚度可介于约10nm～200nm。第一介电层44和半导体层46可使用各种SOI技术形成。举例来说，第一介电层44可通过一氧注入隔离法(separation用by implanted oxygen，SIMOX)形成在一半导体晶圆上。SIMOX技术是利用高掺杂的氧离子注入一硅晶圆，如此杂质浓度的尖峰是位于硅表面下。在离子注入后，晶圆是置入一高温环境下回火(举例来说，约1150℃～1400℃)，以形成一连续计量的二氧化硅表面下层。如此形成的第一介电层44亦称为埋藏氧化物或是BOX，其电性隔绝半导体层46和基础基底42。
在SOI制程之后，是进行微影、掩膜和干蚀刻制程，以在SOI基底40中形成一沟槽48，而其后续将会形成一埋藏电容器结构。沟槽48的形成可使用一垫氧化层和一垫氮化层作为掩膜，使用反应离子蚀刻制程在SOI基底40中达到一预定深度。较佳者，沟槽48是蚀刻入半导体层46，和至少部分的第一介电层44。举例来说，沟槽48贯穿第一介电层44至一深度(t1)约介于10埃～500埃。在一实施例中，沟槽48是填入热氧化物。沟槽48可使用热氧化物填入部分的沟槽，而其余的部分是由化学气相沉积法CVD形成的氧化物填满。之后，填满氧化物的沟槽是使用例如化学机械研磨法CMP进行平坦化。其它用以定义元件和元件间主动区域的STI结构50是可在此步骤同时形成，如此简化1T-RAM制程，而STI结构50的绝缘材料会在后续制程从电容器区域(例如沟槽48)选择性的移除。
在图3中，一具有一对应到一电容器图案的图案开口53的光致抗蚀剂层52是提供在半导体层46上方，且STI结构50的绝缘材料是经由图案开口53，且通过熟知的蚀刻制程从沟槽48移除，如此是暴露为一电容器沟槽48a。有时候，图形化电容器区域的步骤可包括主蚀刻步骤和后续的过度蚀刻，且因此第一介电层44暴露的部分可更进一步凹陷至一较深的部位(和图2比较)。例如，电容器沟槽48a贯穿第一介电层44至一深度(t2)介于10埃～500埃。为改进电容量，电容器沟槽48a可凹陷至一较深的部位。
在形成电容器沟槽48a之后，一第一掺杂区56是沿着电容器沟槽的顶部和侧壁形成于半导体层46中，其可通过将掺杂离子导入暴露的半导体层46形成。例如，使用光致抗蚀剂层52作为一掩膜，进行一离子注入制程54，如此形成电容器结构的底电极56。若是一P沟道金属氧化物半导体晶体管MOSFET元件是作为1T-RAM单元的晶体管，第一掺杂区56是为一重掺杂的P型态区域，其可以注入BF2(注入能量可约为3～10Kev，且掺杂量可介于约1E14～1E16 atoms/cm2)。可供选择的，若是1T-RAM单元包括N沟道MOSFET元件，此第一掺杂区56可以注入砷或磷形成(注入能量可约为10～50Kev，且掺杂量可介于约1E14～1E16 atoms/cm2)。
在移除光致抗蚀剂层52之后，一第二介电层58是顺应性的沉积在半导体层46上，其可采用任何沉积技术，包括：热氧化法、低压化学气相沉积法LPCVD、常压化学气相沉积法APCVD、等离子化学气相沉积法PECVD、原子层沉积法APCVD或相似的技术，如图4所示。特别是，覆盖第一掺杂区56的第二介电层58是在后续的制程图形化作为一电容器介电层，而覆盖对应于预定晶体管图案区域的第二介电层58会在后续制程图形化以供作一栅极介电层。因此，本发明的SOI为基础的1T-RAM技术可使栅极介电层和电容器介电层的形成材料相同。在一实施例中，第二介电层为一使用热氧化法或是CVD方法形成的氧化硅。在一实施例中，第二介电层可以是氧化的氮化系层(NO)，或是在氧化硅上的氧化氮化系层(ONO)。在一实施例中，第二介电层包括一介电常数高于4的高介电材料(较佳约介于8-50)。需注意的是，在此所有描述的介电常数都是相对于真空(除非特别描述)。一广范围的高介电材料可包括但不限于：金属氧化物，例如：Ta2O5、HfO2、Al2O3、InO2、La2O3、ZrO2、TaO2、硅化物、铝化物和上述金属氧化物的氮氧化物，和钙钛矿结构的氧化物(perovskite-type oxide)。在此亦可考虑上述高介电材料的组合或多层结构。第二介电层的厚度是特别选择，以符合1T-RAM技术微缩的需求。较佳者，第二介电层58的厚度约介于10～250埃。
如图5所示，一第一导电层60是沉积在第二介电层58上，以完全填满电容器沟槽48a。若是需要的话，第一导电层60可使用化学机械研磨或是回蚀刻平坦化。填入电容器沟槽48a且面对第一掺杂区56的第一导电层60将会在后续制程定义为电容器结构的上电极。覆盖对应于预定晶体管图案区域的第一导电层60将会在后续制程图形化为一栅电极。因此，本发明SOI为基础的1T-RAM技术允许栅电极和电容器的上电极由相同的导电材料形成。在一实施例中，当第二介电层58为一氧化硅层，第一导电层60为一掺杂多晶硅层，而掺杂多晶硅层是可采用以LPCVD方法沉积一本质多晶硅材料，之后进行一离子注入制程。在一实施例中，当第二介电层58为一高介电材料，导电层60可以是一单金属层、一双金属结构或是多金属结构。上述的结构可选自下列族群：W、W Nx、Ti、TiWx、TiNx、Ta、TaNx、Mo、Al、Cu和相类似的物质。任何型态的沉积方法(包括但不限于化学气相沉积法CVD、物理气相沉积法PVD、蒸镀、电镀、溅镀、反应共溅镀(reactivc co-sputtering)或是上述的组合)可用以形成此金属层。
如图6所示，第一导电层60是定义为一栅电极60a和一上电极60b的图案，其可同时采用微影、光罩和干蚀刻技术(例如反应离子蚀刻法RI E和等离子蚀刻法)。之后，通过以栅电极60a和上部电极60b为掩膜，蚀刻其下的第二介电层58，以同时形成栅极介电层58a和电容器介电层58b的图案。如此，至少一栅极结构62G(包括至少堆叠在栅极介电层58a上的栅电极60a)，和至少一电容器结构62C(包括上电极60b、下电极56和两者之间的电容器介电层58b)是同时完成在SOI基底40上。此电容器结构62C是埋藏在至少部分电容器沟槽48a中，且上电极60b可向下延伸，以到达至少第一介电层44的部分。
在形成栅极结构62G和电容器结构62C之后，淡掺杂漏极区64(LDD)、介电间隙壁66和源极/漏极区68是以现有技术形成，如图6所示。举例来说，进行一具有不同种类杂质的淡掺杂离子注入制程，注入杂质于半导体层46中，以形成LDD区64。LDD区64的边界是大约对准到栅极结构62G的侧壁和暴露上电极60b的侧壁。淡掺杂离子注入制程的能量可约介于1～100Kev，其掺杂量约介于1×1013～1×1015 ions/cm2。之后，进行沉积、微影、掩膜技术和干蚀刻制程，以沿着栅极结构62G的侧壁和上电极60b暴露的侧壁形成介电间隙壁66。介电间隙壁66可由下列材料形成：氮化硅层、氧化硅层、氮氧化硅层、氮化硅层和氧化硅层的交替层、或是上述的组合。之后，进行一重掺杂离子注入，且栅极间隙壁66是供作掩膜，以注入多种的杂质至半导体层46中，形成源极/漏极区68。源极/漏极区68的边界是大约分别对准到栅极间隙壁66的外部侧壁。一源极/漏极区68是经由一连接掺杂扩散区电性连接至一下电极56，且其它的源极/漏极区68会在后续制程连接至位线。重掺杂离子注入制程的能量约介于1～100Kev，且掺杂量约介于5×1013～1×1016 ions/cm2。一可供选择的金属硅化物层(使用耐火金属组成，例如钴、钨、钛、镍或是相似的材料)是形成在栅电极60a的表面，和源极/漏极区68的表面，以降低其阻值。
在上述源极/漏极区68形成之后，是进行层间介电层70(ILD)、接触孔和一位线74的整合制程于SOI基底40上，如图7所示。举例来说，在沉积ILD层70之后，可形成一可选择的蚀刻阻挡层，且若有必要的话，可之后进行化学机械研磨制程CMP，以平坦化ILD层70。ILD层70可包括但不限于：氧化硅、未掺杂的硅酸盐玻璃(USG)、氟化的硅酸盐玻璃(FSG)和相似的低介电材料(例如介电常数约小于4的材料)。在形成ILD层之后，可进行传统的微影和蚀刻制程，以形成一接触孔72。此接触孔是贯穿ILD层70，以暴露源极/漏极区68，且会填入导电材料以电性连接位线74和源极/漏极区68。
SOI基底(不同于主体硅基底)具有一堆叠结构，而此堆叠结构包括一基础层以提供一支撑、一埋藏氧化层和一半导体层。整合在SOI基底40上的1T-RAM元件可通过埋藏氧化层完全绝缘于其它元件，以降低耗能和增加运作速度。在半导体元件的效能持续的进步，SOI为基础的1T-RAM的应用也持续扩展。举例来说，较小的接面电容是减少位线寄生电容，因此通过减少位线至存储单元电容比(bit line to memory cell capacitance ratio，CR)，提供大读取信号。较小的接面电容亦通过减少线路的CR时间常数，提供高速的操作。简单且完全的隔绝是可改进软错误(soft error)和闭锁效应(latch up)。漏电流路径的减少可提供较长的静态维持时间和较低的待机电流。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：硅基底
12：栅极结构
14：电容器
16：沟槽
18：浅沟槽绝缘结构
20：上电极
22：下电极
24：电容器介电层
26：源极/漏极区
28：接触孔
30：位线
40：基底
42：基底
44：第一介电层
46：半导体层
48：沟槽
48a：电容器沟槽
50：STI结构
52：光致抗蚀剂层
53：图案开口
56：第一掺杂区
58：第二介电层
58b：电容器介电层
60：第一导电层
60a：栅电极
60b：上电极
62G：栅极结构
62C：电容器结构
64：淡掺杂漏极区
66：介电间隙壁
68：源极/漏极区
70：ILD层
72：接触孔
74：位线
t1：深度
t2：深度
Claims (13)
1.一种半导体元件，其特征在于，所述半导体元件包括：
一绝缘层上有硅的基底，具有一电容器沟槽；该绝缘层上有硅的基底包括：
一埋藏介电层以及一半导体层，该半导体层位于该埋藏介电层上；
一电容器结构，埋藏在至少部分的该电容器沟槽中，其中该电容器结构包括一下电极、一上电极和一电容器介电层夹在该下电极和该上电极间，该电容器介电层仅形成于该半导体层被暴露的侧壁上；及
至少一栅极结构，形成在该绝缘层上有硅基底上，其中该栅极结构包括一栅极介电层和一栅极导电层，该栅极导电层形成在该栅极介电层上；
其中，该上电极和该栅极导电层是由相同的导电材料形成，该电容器介电层和该栅极介电层是由相同的介电材料形成。
2.根据权利要求1所述的半导体元件，其特征在于，该绝缘层上有硅基底还包括：
一基底；
其中该埋藏介电层位于该基底上，该电容器沟槽贯穿该半导体层和至少部分该埋藏介电层。
3.根据权利要求2所述的半导体元件，其特征在于，该电容器沟槽在该埋藏介电层中的深度为10埃～500埃。
4.根据权利要求2所述的半导体元件，其特征在于，该下电极为一位于该半导体层中的掺杂区，且围绕至少部分的电容器沟槽的侧壁部分和顶部部分。
5.根据权利要求4所述的半导体元件，其特征在于，更包括一对的源极/漏极区于该半导体层中，且分别侧向邻接该栅极结构的侧壁，其中该源极/漏极区是电性连接该下电极。
6.根据权利要求4所述的半导体元件，其特征在于，该电容器介电层是沿着至少部分该电容器沟槽的侧壁部分和顶部部分形成。
7.根据权利要求4所述的半导体元件，其特征在于，该上电极为一导电材料，填入该电容器沟槽中。
8.根据权利要求1所述的半导体元件，其特征在于，该上电极和该栅极导电层是由多晶硅层或金属层形成。
9.一种存储器元件，其特征在于，所述存储器元件包括：
一绝缘层上有硅的基底，包括一基底、一埋藏介电层位于该基底上、一半导体层位于该埋藏介电层上及一电容器沟槽穿入该半导体层和至少部分的埋藏介电层；
一电容器结构，埋藏在至少部分的该电容器沟槽中，其中该电容器结构包括一掺杂区，形成在半导体层中，且围绕至少部分该电容器沟槽，一电容器介电层沿着该电容器沟槽的侧壁形成，及一导电层，填入该电容器沟槽，该电容器介电层仅形成于该半导体层被暴露的该侧壁上；
至少一栅极结构，形成在该绝缘层上有硅基底上，其中该栅极结构包括一栅极介电层、一栅极导电层和一对的源极/漏极区，该栅极导电层形成在该栅极介电层上，该对源极/漏极区是分别侧向邻接该栅极结构的侧壁；
其中，该电容器介电层和该栅极介电层为同时形成且为相同的介电材料。
10.根据权利要求9所述的存储器元件，其特征在于，该上电极和该栅极导电层是由相同的导电材料形成，且同时形成。
11.根据权利要求9所述的存储器元件，其特征在于，该源极/漏极区是电性连接该电容器结构的该掺杂区。
12.一种半导体元件的制造方法，其特征在于，所述半导体元件的制造方法包括：
提供一绝缘层上有硅基底，具有一预定电容器区和一预定晶体管区，其中该绝缘层上有硅基底包括一基底、一第一介电层位于该基底上、一半导体层位于该第一介电层上；
形成一电容器沟槽于该绝缘层上有硅基底的预定电容器区，其中该电容器沟槽贯穿该半导体层和至少部分的第一介电层；
形成一掺杂区于该半导体层中，以围绕至少该电容器沟槽的侧壁部分和顶部部分；
顺应性的形成一第二介电层于该半导体层上，且沿着该电容器沟槽侧壁，该第二介电层仅形成于该半导体层被暴露的该侧壁上；
形成一导电层于该第二介电层上，以填入该电容器沟槽；
图形化该导电层，以同时形成一上电极和一栅极，其中该上电极是在该预定电容器区图形化，且该栅极是在该预定晶体管区图形化；及
图形化该第二介电层，以同时形成一电容器介电层和一栅极介电层，其中该电容器介电层是被该上电极覆盖，且栅极介电层是被该栅极覆盖。
13.根据权利要求12所述的半导体元件的制造方法，其特征在于，该电容器沟槽在该第一介电层中的深度为10埃～500埃。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |