JP3786837B2 - ビット導線又は溝コンデンサーを埋設したｄｒａｍ構造及びその製造方法 - Google Patents

Description

本発明は、回路基板の一領域に電気的に接続され、回路基板に埋設された導電構造を有した集積スイッチ回路構造と、その製造方法とに関する。
【０００１】
ＥＰ０８５２３９６ＡＺの特許出願公開明細書は、集積スイッチ回路構造、即ち回路基板に配置され、ＤＲＡＭ−セル構造として形成されたスイッチ回路構造について記載している。ＤＲＡＭ−セル構造のメモリセルは、蓄電コンデンサーとトランジスターとを有している。蓄電コンデンサーの蓄電ノードは、回路基板に埋設され、また回路基板の不純物添加領域として形成されたトランジスターのソース／ドレイン領域に隣接している。各メモリセルのためにくぼみが回路基板に造られている。くぼみの下部の底面と側面には、コンデンサーの誘電体が設けられている。くぼみの下部には、不純物の添加されたポリシリコンが充填され、その結果蓄電ノードが造られている。引き続いて、直接回路基板においてくぼみの側面に隣接した別の不純物添加のポリシリコンが、くぼみに収容されている。焼鈍処理によってポリシリコンの添加物質が回路基板に拡散され、トランジスターのソース／ドレイン領域がそこにできる。ゲート誘電体を造った後に、くぼみ内の蓄電ノードを覆ってゲート電極が造られる。トランジスターの別のソース／ドレイン領域が、上記ソース／ドレイン領域の上方に造られ、その結果トランジスターは、チャネル電流が回路基板の上面に対して垂直に流れる垂直トランジスターとなっている。
【０００２】
ＵＳ５４９７０１７は、ＤＲＡＭ−セル構造となっている集積スイッチ回路構造について記載している。ＤＲＡＭ−セル構造のメモリセルは、一つの蓄電コンデンサーと一つのトランジスターとを有している。ビット導線は回路基板に埋設されており、またトランジスターのソース／ドレイン領域に電気的に接続されている。ビット導線を造るために、側面と底面に絶縁構造が設けられている溝が回路基板に造られる。その溝にはタングステンが充填され、その結果ビット導線が造られる。引き続いて、回路基板と絶縁構造の一部分が、溝の側面の上部で除去され、その結果ビット導線の片側が露出されることになる。トランジスターのソース／ドレイン領域は、引き続いて選択エピタキシーで造られる。更に別の選択エピタキシーで、ソース／ドレイン領域に渡って配置されたチャネル領域とそのチャネル領域に渡って配置された別のソース／ドレイン領域とが造られる。トランジスターは、垂直トランジスターとして形成されている。
【０００３】
応用表面科学１１７／１１８（１９９７年）、３１２における中島Ｋ．氏の『Ｗ／ＷＮ_X ／Ｓｉ系に超薄厚のＷＳｉＮバリヤー層を形成するメカニズム』には、高い導電率を有したゲート電極が記載されている。ゲート誘電体に隣接したゲート電極の下部は、不純物の添加されたポリシリコンから構成されている。ゲート電極の上部は、タングステンから構成されている。ゲート電極の上部と下部との間には、窒素を含有した拡散バリヤーが配置されている。拡散バリヤーは、元素のＳｉとＮとＷを含有した層から構成されている。拡散バリヤーは、ゲート電極の導電率が小さくなるように、タングステンが特に高温において珪化するの を阻止する。拡散バリヤーを造るために、タングステンのターゲットは、ＡｒとＮ₂ との混合ガス内でスパッターリングされる。
【０００４】
本発明は、回路基板に埋設された導電構造を有し、回路基板の一領域に電気的に接続され、少ない処理費用で製造され、同時に導電構造が高い導電率を有することができる集積スイッチ回路構造を提供すると言う課題を基礎にしている。更に、その種の集積スイッチ回路構造の製造方法が提供される。
【０００５】
その問題は、回路基板に埋設された導電構造を有し、回路基板の一領域と電気的に接続され、導電構造が第１部分と第２部分と拡散バリヤーとを有している集積スイッチ回路構造によって解消されるものである。その回路基板は、くぼみを有している。くぼみの底面とくぼみの下部の側面とには、絶縁構造が設けられている。第１導電率を有した導電構造の第１部分は、くぼみの下部に配置されている。第１導電率よりも小さな第２導電率を有した導電構造の第２部分は、くぼみのより高い部分に配置されて且つくぼみの側面の少なくとも一方において回路基板の上記領域に隣接している。拡散バリヤーは、導電構造の第１部分と第２部分との間に配置されている。
【０００６】
その問題は、更に、回路基板に埋設された導電構造を有し、回路基板の一領域と電気的に接続され、なによりもまず回路基板にくぼみが造られている集積スイッチ回路構造の製造方法によって解消されるものである。第１導電率を有した導電構造の第１部分は、それがくぼみの下部に配置されるように造られる。引き続いて、拡散バリヤー材料が導電構造の第１部分上に付加される。第１導電率よりも小さな第２導電率を有した、導電構造の第２部分は、それがくぼみのより高い部分に配置されると共にくぼみの側面の少なくとも一方において回路基板の上記領域に隣接するように上記材料上に造られる。導電構造の第１部分と第２部分との間には、やはり導電構造の一部分となっている拡散バリヤーがその材料を用いて造られる。
【０００７】
拡散バリヤーは、導電構造の第１部分が、回路基板を構成している材料に簡単に拡散したり、又は回路基板の材料と反応する材料から構成されるのを可能にする。回路基板は、例えばシリコンから造られ、その結果導電構造の第１部分は、低い導電率を有した金属珪素化合物が温度上昇によって金属からできてしまうことがないようにその金属を含有することができる。
【０００８】
拡散バリヤーは、絶縁材から構成され、また電子トンネルを可能にする厚さを有することができる。絶縁材は、例えばＳｉＯ₂ 又は窒化珪素とすることができる。
【０００９】
特に、拡散バリヤーは、基本的に導電材から構成され、それによって、導電構造の第１部分の金属と第２部分の珪素との間の接触抵抗が特に小さくなっており、従って、最終的に導電構造のより高い導電率が達成される。
【００１０】
そのような拡散バリヤーは、その他に、酸素との接触によって金属上に望ましくはないが生じる薄い酸化被膜が破られる事態を引き起こす。
【００１１】
導電構造の第１部分は、その導電構造の高い導電率を得る役割を担っている。集積スイッチ回路構造の製造のための加工費用は、導電構造を造った後でも導電構造の高い導電率を失うこと無しに高温度を伴う実施工程が可能なので、導電構造の第２部分によって小さくできる。例えばトランジスターのソース／ドレイン領域又はゲート誘電体は、イオン注入と焼鈍とによって造ることができる。従って、高価なエピタキシーを行わないで済む。
【００１２】
導電構造の第２部分は、回路基板の材料中に容易に拡散しない物質を特に含有している。特に、回路基板がシリコンを含有している場合には、特に導電構造の第２部分がポリシリコンを含有している。
【００１３】
拡散バリヤーは、例えば窒素を含有している。
【００１４】
シリコンの熱膨張係数とタングステンの熱膨張係数とは非常に近く、その結果回路基板における導電構造の第１部分が埋設されているにせよ温度変化による機械的応力とそれから生じる欠陥とは回避されるので、回路基板がシリコンから造られている場合、導電構造の第１部分の材料としてはタングステンが特に適している。導電構造の第１部分がタングステンから構成されると、それで拡散バリヤーは窒素とタングステンとシリコンとを含有する。
【００１５】
導電構造の第１部分を他の金属、例えばモリブデンやチタンやルテニウム、又はタンタルから造ることも本発明の技術的範囲に入るものである。
【００１６】
導電構造の第２部分に隣接した回路基板の領域には、不純物が添加される。例えば、回路基板のその領域は、トランジスターのソース／ドレイン領域となっている。この場合に回路基板のその領域のように同じ導電率タイプの導電構造の第２部分のポリシリコンが不純物添加されている場合には、製造方法を簡単にするために有利である。この場合、回路基板の上記領域が簡単な方法で造られ、そこでは導電構造の第２部分のポリシリコンの添加物質が、焼鈍処理によって回路基板に拡散し、そこに回路基板の上記領域ができる。
【００１７】
導電構造の第１部分は、物質の析出によって造られる。くぼみは、その物質で充填される。引き続き、その物質は、所望の深さまでバックエッチングされる。導電構造の第１部分の材料は、特にＣＶＤ−方法によって析出され、その結果導電構造の第１部分は、くぼみの側面に配置された水平方向に通ったファイバー、即ち細長い結晶子を有することになる。
【００１８】
くぼみの側面と底面とを覆う核層が使用されることになる。
【００１９】
析出される物質の厚さがくぼみの半分の幅に相当する場合には、くぼみがその深さに左右されずに充填されるので、そのような方法は、くぼみが幅の２倍以上の深さとなっている場合には特に速い。
【００２０】
例えば、核層を構成しているわずかな量の物質を析出することで核層は造られる。しかし、核層については放棄することもできる。
【００２１】
導電構造の第１部分は、代わりに核層上で選択的に成長させることによって造られる。それに加えて、くぼみの底面に配置されている絶縁構造の一部分上に絶縁構造を造った後に核層が造られる。その選択的な成長は下から上に向けられ、その結果絶縁構造の第１部分は、下から上に向かって延びた長いファイバーを有することになる。ＣＶＤ−方法とは反対に、バックエッチングによってくぼみの底面が攻撃される原因となる継ぎ目が、くぼみの中間にできると言うリスクが全く存在しない。それにもまして、材料のバックエッチングは必要ではない。導電構造の第１部分の上部の上面の高さは、成長によって定められ、第２エッチング深さ、即ちバックエッチングにおける深さとくぼみの深さとの差によっては定められず、結果的に上述の高さは正確に合わせられることになる。
【００２２】
核層は、例えばイオン注入によるか、又はスパッターリング、特に強く調整されたスパッターリング（例えば、イオン化された金属ＰＶＤ）によって造られる。スパッターリングによって、物質はくぼみの側面上にも、またくぼみの外側にも析出される。強く調整されたスパッターリングでは、非常に大きな部分に対してスパッターリングされる粒子は、同じ入射角を持っている。くぼみの外側で育成された物質は、くぼみを充填する塗布マスクを用いて、例えば化学機械式研摩によって、又はエッチングによって除去される。くぼみの側面上に育成された物質は、例えば等方性エッチングによって除去される。導電構造の第１部分はタングステンやルテニウムから構成され、その結果核層は、特にその金属自身に対応した金属から、又はシリコンから構成される。
【００２３】
核層は、特に１ｎｍと５ｎｍの間の厚さとなっている。核層はシリコンから成り、それでより厚い核層が、金属珪素加工物上に無視できない量だけ形成されることになるので導電構造の電気抵抗の増大を惹起するようなものになろう。
【００２４】
導電構造の第１部分は、更にスパッターリングによっても造られる。この場合には何ら核層は必要でない。くぼみの側面に特にわずかな物質が析出され、その結果エッチングの内でもより簡単な等方性エッチングが、導電構造の第１部分の上方のくぼみ側面でそのわずかな物質を除去するためには十分に対処できるので、強く調整されたスパッターリングが特に有利である。
【００２５】
導電構造の第１部分を造った後に窒素が注入される拡散バリヤーが造られる。導電構造の第２部分を造った後に、拡散バリヤーは焼鈍処理を用いて窒素と導電構造の隣接部分とから造られる。
【００２６】
代わりに、導電構造の第１部分を造った後に、導電構造の第１部分の金属のような同じ金属を含有した金属窒化物を析出することができる。焼鈍により、拡散バリヤーは金属窒化物と導電構造の第２部分の一部分とから生じる。
【００２７】
拡散バリヤーは、更に、導電構造の第１部分からも部分的に形成される。それに加えて、導電構造の第１部分は、金属窒化物から造られる。焼鈍処理を用いて金属窒化物の窒素は、導電構造の第１部分の上面に拡散される。導電構造の第１部分の窒素の濃度が高められた層は、拡散バリヤーの一部分となっている。
【００２８】
集積スイッチ回路構造は、例えば各々少なくとも一つのトランジスターを有しているメモリセルを備えるＤＲＡＭ−セル構造とすることができる。導電構造の第２部分が隣接している回路基板の領域は、例えばトランジスターのソース／ドレイン領域となっている。
【００２９】
導電構造はビット導線としての働きができる。この場合、絶縁構造は、ビット導線と回路基板との間にキャパシタンスがほとんど生じないような厚さとなっている。
【００３０】
代わりに、導電構造は、やはりメモリセルの一部分となっているコンデンサーの蓄電ノードとしての働きをすることができる。この場合、絶縁構造は、それがコンデンサーの誘電体としての働きができるように形成されている。
【００３１】
集積密度を高めるために、トランジスターは垂直トランジスターとして形成される。トランジスターの別のソース／ドレイン領域が、ソース／ドレイン領域の上方に配置され、また導電構造の第２部分がソース／ドレイン領域に隣接しているくぼみの側面に隣接している。その別のソース／ドレイン領域とソース／ドレイン領域との間には、トランジスターのチャンネル領域が配置されている。絶縁部は、導電構造と該導電構造の上方に配置されたくぼみの側面部分とを覆っている。トランジスターのゲート電極は、くぼみに配置されると共に絶縁部によって導電構造から、また回路基板から隔離されている。チャネル領域の範囲では絶縁部はゲート誘電体としての働きをする。
【００３２】
少なくとも絶縁部の一部分は、熱酸化によって造られる。
【００３３】
トランジスターは、代わりにプレーナ型トランジスターとして形成される。
【００３４】
導電構造の第２部分が回路基板の領域においてくぼみの一側面にのみ隣接している場合、それは集積密度を高めるために有利である。この場合、色々なメモリセルのくぼみは、互いに隣接した導電構造間に漏れ電流が生じることが無いように互いに僅かな距離をおいて配置されている。
【００３５】
次に、発明の実施例を図面に基づきより詳細に説明する。
【００３６】
図面は、現物通りの尺度にはなっていない。
【００３７】
第１実施例では、単結晶シリコンから成る第１回路基板１が予め用意されている。
【００３８】
マスクを造るために、第１酸化層Ｏ１が造られるが、そこでは、ＳｉＯ₂ が約２０ｎｍの厚さに熱酸化によって造られている。それを覆って、窒化珪素が約５０ｎｍの厚さに析出され、結果的に窒化物層Ｎが造られることになる。第２酸化物層Ｏ２を造るために、ＳｉＯ₂が約２００ｎｍの厚さで析出される（図１を参照）。
【００３９】
第１のストライプ状光学性塗布マスク（図示されていない）を用いて、そのストライプは約１００ｎｍの幅で且つ互いに約１００ｎｍの間隔を有しているものであるが、第２酸化物層Ｏ２と窒化物層Ｎと第１酸化物層Ｏ１とが構築され、結果的に回路基板１が部分的に露出される（図１を参照）。
【００４０】
引き続いて、回路基板１は、例えばＨＢｒによって約５００ｎｍの深さにエッチングされ、その結果ストライプ状の水平横断面を有したくぼみＶが造られることになる。構築された第２酸化物層Ｏ２と窒化物層Ｎと第１酸化物層Ｏ１とはその際にマスクとしての働きをする。
【００４１】
約１０ｎｍ厚さの絶縁構造Ｉ１を造るために、熱酸化が実施される（図１を参照）。絶縁構造Ｉ１は、くぼみＶの側面と底面とを覆う。
【００４２】
引き続いて、シリコンの注入が、約５ｋｅＶのエネルギと約５×１０¹⁵ｃｍ^-2のドーズ量とで実施され、その結果、くぼみＶの底面には約８００℃での焼鈍後に約２ｎｍ厚さの核層Ｋが造られる（図１を参照）。
【００４３】
ＣＶＤ−方法でタングステンが選択的に核層Ｋ上で成長され、その結果くぼみＶの下部には導電構造の第１部分Ｌ１が造られる（図２を参照）。導電構造の第１部分Ｌ１は、約１００ｎｍ厚さとなっている。
【００４４】
引き続いて、窒素の注入が、約１０ｋｅＶのエネルギと５×１０¹⁵ｃｍ^-2のドーズ量とで実施され、その結果、導電構造の第１部分Ｌ１上に窒素を含有した層Ｓが造られる。
【００４５】
化学−機械式研磨によって第２酸化物層Ｏ２が除去される。
【００４６】
ストライプ状の第２光学性塗布マスク（図示されていない）を用いて、そのストライプはくぼみＶの第１側面を覆っているのであるが、くぼみＶの第１側面に向かい合っている第２側面において導電構造の第１部分Ｌ１の上方に配置されている絶縁構造Ｉ１の部分が、例えばＨＦによって除去される（図２を参照）。引き続いて、第２光学性塗布マスクが除去される。
【００４７】
導電構造の第２部分Ｌ２を造るために、不純物の添加されたポリシリコンが正常所在位置に約５０ｎｍの厚さに析出され、結果的にくぼみＶが充填されることになる。引き続いて、ポリシリコンは、化学−機械式研磨によって窒化物層Ｎが露出されるまで平面加工される。ｎ型の不純物添加用イオンの注入によって、互いに隣接されたくぼみＶの間に配置されたトランジスターの上部ソース／ドレイン領域が造られる（図３を参照）。その後に、導電構造の約２０ｎｍ厚さの第２部分Ｌ２が、くぼみＶのより高い部分に造られるようにバックエッチングが行われる（図３を参照）。
【００４８】
エッチング未了部を除去するために、約３ｎｍ厚さの熱酸化物（図示されていない）がくぼみＶの側面に造られ、引き続いて再度除去される。その際、添加物質が導電構造の第２部分Ｌ２から回路基板１に拡散され、そこにトランジスターの下部ソース／ドレイン領域Ｓ／Ｄｕができる（図３を参照）。それよりさらに、熱酸化における高温が原因で、拡散バリヤーＤが限られた相互拡散に基づいて窒素を含有した層Ｓから、導電構造の第１部分Ｌ１のタングステンから、また導電構造の第２部分Ｌ２のシリコンから造られる（図３を参照）。
【００４９】
燐酸を用いて窒化物層Ｎが除去される（図３を参照）。引き続いて酸素の注入が実施され、その結果第１酸化物層Ｏ１と導電構造の第２部分Ｌ２の上部とがその酸素で不純物添加が行われることになる。
【００５０】
絶縁部Ｉ２を造るために、熱酸化が実施される。酸素の注入に基づいて絶縁部Ｉ２は、くぼみＶの第２側面上よりも導電構造の第２部分Ｌ２上でより厚く成長する。くぼみＶの第２側面では絶縁部Ｉ２の厚さは、約５ｎｍになる（図４を参照）。
【００５１】
ワードラインＷを造るために、不純物添加されたポリシリコンが正常所在位置に約５０ｎｍの厚さで析出され、結果的にくぼみＶが充填される（図４を参照）。それを覆って珪化タングステンが約８０ｎｍの厚さに析出される。別の絶縁部Ｉ３を造るために、窒化珪素が約５０ｎｍの厚さに析出される。
【００５２】
ストライプ状の第３光学性塗布マスク（図示されていない）を用いて、そのストライプは第１光学性塗布マスクのストライプに対して横切って延びており、約１００ｎｍの幅で且つ約１００ｎｍの間隔を互いに有しているが、導電構造の第２部分Ｌ２上に配置された絶縁部Ｉ２の部分が露出されるまで窒化珪素と珪化タングステンとポリシリコンとがＳｉＯ₂ とは選択的にエッチングされる。それにより珪化タングステンとポリシリコンとからワードラインＷが造られる。
【００５３】
引き続いて、回路基板１が露出されるまでＳｉＯ₂ が析出され且つバックエッチングされる。
【００５４】
上部ソース／ドレイン領域Ｓ／Ｄｏないしは下部ソース／ドレイン領域Ｓ／Ｄｕを導電構造の一つに沿って互いに隣接したトランジスターから分離するために回路基板１はエッチングされ、その結果、正方形の水平横断面を有し且つくぼみＶのより高い部分よりもより深くなっている別のくぼみ（図示されていない）がワードラインＷ間かつくぼみＶ間に造られる。従って、上部ソース／ドレイン領域Ｓ／Ｄｏは、ワードラインＷの下に配置される。
【００５５】
くぼみＶにおいて導電構造の第２部分Ｌ２の上方に配置されているワードラインＷの部分は、トランジスターのゲート電極としての働きをする。くぼみＶの第２側面に配置された絶縁部Ｉ２の部分は、トランジスターのゲート誘電体としての働きをする。下部ソース／ドレイン領域Ｓ／Ｄｕと上部ソース／ドレイン領域Ｓ／Ｄｏとの間に配置された回路基板１の部分は、トランジスターのチャネル領域Ｋａとしての働きをする。導電構造は、ビット導線としての働きをする。導 電構造は、回路基板１に埋設されると共に、回路基板１の領域と、即ち下部ソース／ドレイン領域Ｓ／Ｄｕと接続されている。
【００５６】
引き続いて、各々トランジスターの上部ソース／ドレイン領域Ｓ／Ｄｏと接続された蓄電コンデンサー（図示されていない）が造られる。説明した方法によって造られるＤＲＡＭ−セル構造のメモリセルは、トランジスターの内の一つと、トランジスターに接続されたコンデンサーの一つとを有している。
【００５７】
第２実施例では、単結晶シリコン製の第２回路基板２が用意されている。回路基板２の上面の下方約１μｍに約７μｍ厚さのｎ型の不純物の添加された層Ｐ’が配置されている。
【００５８】
第１実施例におけるように、第１酸化物層Ｏ１’から成るマスクが窒化物層と第２酸化物層との場所に造られる。引き続いて、第１実施例とは反対に約１００ｎｍの辺長の正方形の水平横断面を有し且つ約７μｍの深さとなっているくぼみＶ’が造られる。第１実施例とは反対に窒素酸化物から成り且つ約７ｎｍの厚さとなっている第１絶縁構造Ｉ１’が造られている。
【００５９】
第１実施例におけるように、核層Ｋ’と、導電構造の第１部分Ｌ１’とが造られ、窒素が注入され、絶縁構造Ｉ１’の一部分が分離される。
【００６０】
第１実施例におけるように、導電構造の第２部分Ｌ２’と、拡散バリヤーＤ’と、上部ソース／ドレイン領域Ｓ／Ｄｏ’と、下部ソース／ドレイン領域Ｓ／Ｄｕ’と、絶縁部Ｉ２’と、ワードラインＷ’と、別の絶縁部Ｉ３’とが造られる（図５を参照）。
【００６１】
導電構造は、蓄電コンデンサーの蓄電ノードとしての働きをする。絶縁構造Ｉ１’は、蓄電コンデンサーのコンデンサー誘電体としての働きをする。回路基板２の不純物添加された層Ｐ’は、蓄電コンデンサーの共通のコンデンサー板としての働きをする。
【００６２】
引き続き、ワードラインＷ’に交差して延び且つ接点上方で上部ソース／ドレイン領域Ｓ／Ｄｏ’に接続されたビット導線（図示されていない）が造られる。
【００６３】
各々が本発明の技術的範囲に入る実施例の多くの変形例が考えられる。特に、説明された層やマスクやくぼみの寸法は、その時々の要件に合わせられ得るものである。導電構造の第１部分は、例えばモリブデンやタンタル等の他の金属からも造られる。
【００６４】
別のくぼみは、代わりに、それらが下部ソース／ドレイン領域を互いに分離すること無しにただ上部ソース／ドレイン領域を互いに分離するように浅くすることができる。この場合、その別のくぼみも、くぼみのより高い部分ほど深くは達していない。
【図面の簡単な説明】
【図１】 第１酸化物層と、窒化物層と、第２酸化物層と、絶縁構造と、核層とが造られた後の第１回路基板を通る横断面を示す断面図である。
【図２】 導電構造の第１部分と、窒素を含有した層とが造られ且つ絶縁構造の一部分と第２酸化物層とが除去された後の図１から派生した横断面を示す断面図である。
【図３】 導電構造の第２部分と、トランジスターの上部ソース／ドレイン領域と、トランジスターの下部ソース／ドレイン領域とが造られ且つ窒化物層が除去された後の図２から派生した横断面を示す断面図である。
【図４】 絶縁部と、ワードラインと、拡散バリヤーと、第２絶縁部とが造られた後の図３から派生した横断面を示す断面図である。
【図５】 第１酸化物層と、くぼみと、絶縁構造と、導電構造と、トランジスターの下部のソース／ドレイン領域と、トランジスターの上部ソース／ドレイン領域と、絶縁部と、別の絶縁部と、ワードラインとが造られた後の第２回路基板を通る横断面を示す断面図である。

Claims (16)

1. 回路基板（１）に埋設され且つ回路基板（１）の一領域（Ｓ／Ｄｕ）と電気的に接続された導電構造（Ｌ１、Ｌ２）を有した集積スイッチ回路構造であって、
   回路基板（１）は、下部と上部とを備えたくぼみ（Ｖ）を有しており、
   該くぼみ（Ｖ）の底面と該くぼみ（Ｖ）の下部の側面とには、絶縁構造（Ｉ１）が設けられており、
   導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）は、第１導電率を有すると共にくぼみ（Ｖ）の下部における絶縁構造（Ｉ１）上に配置されており、
   導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）は、第１導電率よりも小さい第２導電率を有すると共にくぼみ（Ｖ）のより高い部分に配置され、くぼみ（Ｖ）の側面の一方において、回路基板（１）の上記領域( Ｓ／Ｄｕ ) に隣接しており、
   導電構造は、該導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）と第２部分（Ｌ２）との間に配置された拡散バリヤー（Ｄ）を有していることを特徴とする集積スイッチ回路構造。
2. 導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）は、金属を含有しており、
   導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）は、ポリシリコンを含有しており、
   拡散バリヤー（Ｄ）は、窒素を含有している請求項１記載の集積スイッチ回路構造。
3. 回路基板（１）は、シリコンを含有しており、
   導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）のポリシリコンは、不純物が添加されており、
   導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）が隣接している回路基板（１）の領域は、不純物が添加されている請求項２記載の集積スイッチ回路構造。
4. 上記金属は、タングステンであり、
   拡散バリヤー（Ｄ）は、タングステンとシリコンと窒素とを含有している請求項２又は３記載の集積スイッチ回路構造。
5. 各々少なくともトランジスターを有したメモリセルを備えるＤＲＡＭ−セル構造となっており、
   導電構造は、ビット導線となっており、
   導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）が隣接している回路基板（１）の領域（Ｓ／Ｄｕ）は、トランジスターのソース／ドレイン領域（Ｓ／Ｄｕ）となっている請求項３又は４記載の集積スイッチ回路構造。
6. 各々少なくともトランジスターとコンデンサーとを有したメモリセルを備えるＤＲＡＭ−セル構造となっており、
   導電構造は、コンデンサーの蓄電ノードとなっており、
   絶縁構造（Ｉ１’）は、それがコンデンサーの誘電体としての働きができるように形成されており、
   導電構造の第２部分（Ｌ２’）が隣接している回路基板（２）の領域（Ｓ／Ｄｕ’）は、トランジスターのソース／ドレイン領域となっている請求項３又は４記載の集積スイッチ回路構造。
7. 絶縁部（Ｉ２）は、導電構造の第２部分（Ｌ２）の上面と、くぼみ（Ｖ）の側面の、導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）上方に配置された部分とを覆っており、
   トランジスターのゲート電極は、くぼみ（Ｖ）の上部中でかつ導電構造（Ｌ１、Ｌ２） の上方に配置されており、また絶縁部（Ｉ２）によって導電構造（Ｌ１、Ｌ２）と回路基板（１）とから分離されており、
   トランジスターの別のソース／ドレイン領域（Ｓ／Ｄｏ）は基板（１）中に設けられ、ソース／ドレイン領域（Ｓ／Ｄｕ）の上方に配置されると共にくぼみ（Ｖ）の側面に隣接されている請求項５又は６記載の集積スイッチ回路構造。
8. 回路基板（１）に埋設され且つ回路基板（１）の一領域（Ｓ／Ｄｕ）と電気的に接続された導電構造（Ｌ１、Ｌ２）を有した集積スイッチ回路構造を造る方法であって、
   回路基板（１）にくぼみ（Ｖ）が造られ、
   該くぼみ（Ｖ）の底面と該くぼみ（Ｖ）の下部の側面とに絶縁構造（Ｉ１）が設けられ、
   第１導電率を有した導電構造の第１部分（Ｌ１）は、それがくぼみ（Ｖ）の下部における絶縁構造（Ｉ１）上に配置されるように造られ、
   拡散バリヤー材料が導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）に付加され、
   第１導電率よりも小さな第２導電率を有した、導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）は、くぼみ（Ｖ）のより高い部分に配置され、くぼみ（Ｖ）の側面の一方において回路基板（１）の上記領域( Ｓ／Ｄｕ )に隣接するように、上記拡散バリヤー材料上に造られ、
   導電構造の第１部分（Ｌ１）と第２部分（Ｌ２）との間に上記拡散バリヤー材料を用いて拡散バリヤー（Ｄ）が造られることを特徴とする集積スイッチ回路構造を造る方法。
9. 導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）は、金属を含有するように造られ、
   導電構造（Ｌ１、Ｌ２）の第２部分（Ｌ２）は、くぼみ（Ｖ）が充填されるようにポリシリコンが析出されて、その後にこのポリシリコンのバックエッチングが行われることにより造られ、
   拡散バリヤー（Ｄ）は、窒素を含有している請求項８記載の方法。
10. 絶縁構造（Ｉ１）を造った後に、くぼみ（Ｖ）の底面上の絶縁構造（Ｉ１）に対して、核層（Ｋ）を造るためのイオンの注入が実施され、その結果くぼみ（Ｖ）の底面上に焼鈍処理後に核層（Ｋ）が造られ、
    導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）が、選択的成長によって核層（Ｋ）上に造られる請求項９記載の方法。
11. 導電構造（Ｌ１、Ｌ２）の第１部分（Ｌ１）を造った後に、導電構造の第１部分（Ｌ１）の上面上に、窒素イオンが注入され、
    また引き続いて、導電構造の第２部分（Ｌ２）が造られ、
    焼鈍処理が実施されて、その結果拡散バリヤー（Ｄ）が造られる請求項９又は１０記載の方法。
12. 回路基板（１）は、シリコンを含有しており、
    導電構造の第２部分（Ｌ２）のポリシリコンは、不純物の添加が行われ、
    焼鈍処理に基づいて導電構造の第２部分（Ｌ２）の添加物質は、回路基板（１）中に拡散し、またそれによって、導電構造の第２部分（Ｌ２）が隣接している回路基板（１）の領域は不純物の添加が行われる請求項９から１１のいずれか一つに記載の方法。
13. 上記金属は、タングステンである請求項９から１２のいずれか一つに記載の方法。
14. 集積スイッチ回路構造としてメモリセルを備えるＤＲＡＭ−セル構造が造られ、
    メモリセルに対して各々少なくとも一つのトランジスターが造られ、
    導電構造の第２部分（Ｌ２）が隣接している回路基板（１）の領域は、トランジスターのソース／ドレイン領域（Ｓ／Ｄｏ）として造られ、
    導電構造は、ビット導線として造られる請求項１２又は１３に記載の方法。
15. 集積スイッチ回路構造としてメモリセルを備えるＤＲＡＭ−セル構造が造られ、
    メモリセルに対して各々少なくとも一つのトランジスターとコンデンサーとが造られ、
    導電構造の第２部分（Ｌ２’）が隣接している回路基板（２）の領域は、トランジスターのソース／ドレイン領域（Ｓ／Ｄｕ’）として造られ、
    導電構造は、コンデンサーの蓄電ノードとして造られ、
    絶縁構造（Ｉ１’）は、それがコンデンサーの誘電体としての働きができるように造られている請求項１２又は１３に記載の方法。
16. 導電構造の第２部分（Ｌ２）を造った後に、熱酸化が実施され、その結果絶縁部（Ｉ２）が、導電構造と、導電構造の上方に配置されたくぼみ（Ｖ）の側面の一部分とを覆い、
    絶縁部（Ｉ２）を造った後に、絶縁部（Ｉ２）によって導電構造と回路基板（１）とから分離されたトランジスターのゲート電極がくぼみ（Ｖ）に造られ、
    トランジスターの別のソース／ドレイン領域（Ｓ／Ｄｏ）がソース／ドレイン領域（Ｓ／Ｄｕ）の上方に、それがくぼみ（Ｖ）の側面に隣接するように造られる請求項１４又は１５に記載の方法。

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