KR910002815B1 - 다이나믹 랜덤 액세스 메모리 장치 및 그의 제조방법 - Google Patents

다이나믹 랜덤 액세스 메모리 장치 및 그의 제조방법 Download PDF

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Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 장치 및 그의 제조방법
제1도는 DRAM 셀의 회로도.
제2도는 본 발명의 원리를 설명하는 사시도.
제3도는 축적 용량과 축적 전극에 형성된 홈 깊이와의 관계를 나타낸 그래프.
제4a도 내지 제4e도는 본 발명의 첫번째 실시예를 제조하기 위한 프로세스의 단계를 보인 단면도.
제5도는 첫번째 실시예의 평면도.
제6a도는 본 발명에 따른 두번째 실시예의 단면도.
제6b도는 제6a도의 두번째 실시예를 변화시킨 것의 단면도.
제7a도 내지 제7h도는 제6도의 두번째 실시예를 제조하기 위한 프로세스의 단계를 나타낸 단면도.
제8a도 내지 제8f도는 제6b도의 변형된 실시예를 제조하기 위한 프로세스의 과정을 보인 단면도.
제9도는 본 발명의 여러가지 실시예들의 평면도.
제10a도는 본 발명의 세번째 실시예의 단면도.
제10b도는 제10a도의 세번째 실시예를 변형시킨 것의 단면도.
제11a도 내지 제11g도는 제10a도의 세번째 실시예를 제조하기 위한 프로세스의 단계를 보인 단면도.
제12a도 내지 제12g도는 제10b도의 변형된 실시예를 제조하기 위한 프로세스의 과정을 보인 단면도.
제13a도는 본 발명에 네번째 실시예의 단면도.
제13b도는 네번째 실시예를 변화시킨 것의 단면도.
제14a도 내지 제14i도는 제13a도의 네번째 실시예를 제조하기 위한 프로세스의 단계를 보인 단면도.
제15a도 내지 제15g도는 네번째 실시예의 변화된 실시예를 제조하기 위한 프로세스의 단계의 단면도.
제16a도는 본 발명의 다섯번째 실시예의 단면도.
제16b도는 제16a도의 다섯번째 실시예를 변화시킨 것의 단면도.
제17a도 내지 제17i도는 제16a도의 다섯번째 실시예를 제조하기 위한 프로세스의 단계를 보인 단면도.
제18a도는 본 발명에 따른 여섯번째 실시예의 단면도.
제18b도는 제18a도의 여섯번째 실시예를 변화시킨 것의 단면도.
제19a도 내지 제19h도는 제18a도에 도시한 여섯번째 실시예를 제조하기 위한 프로세스의 과정을 보인 단면도.
제20a도 내지 제20f도는 여섯번째 실시예의 변화된 실시예를 제조하기 위한 프로세스의 단계를 보인 단면도.
제21a도는 본 발명에 따른 일곱번째 실시예의 단면도.
제21b도는 제21a도의 일곱번째 실시예를 변화시킨 것의 단면도.
제22a도 내지 제22j도는 일곱번째 실시예를 제조하기 위한 프로세스의 과정을 보인 단면도.
제23a도 내지 제23i도는 일곱번째 실시예를 변화시킨 것을 제조하기 위한 프로세스의 단계를 보인 단면도.
제24도는 보통 DRAM 장치와 비교하여 본 발명에 따른 DRAM 장치의 장점을 설명하는 그래프.
제25a도 및 제25b도는 첫번째 실시예 이외의 실시예들의 특별한 잇점을 설명하는 도.
제26도는 본 발명에 따른 여덟번째 실시예의 평면도.
제27도는 여덟번째 실시예의 단면도.
제28a도 내지 제28g도는 제26도 및 제27도에서 도시한 여덟번째 실시예를 제조하기 위한 프로세스의 과정을 보인 단면도.
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)와 그의 제조방법, 특히 전송트랜지스터와 전하 축적 캐패시터로된 셀의 구조 및 그 셀 구조의 제조방법에 관한 것이다.
현재에는 16M 비트 다이나믹 랜덤 액세스 메모리 장치(이하, 간단히 "DRAM 장치"라 한다.)를 이용하고 있고, 집적도의 향상을 위해서는 평면상에서의 셀의 상대 체적비를 줄여야 하는데, 이는 전하 축적 캐패시터의 용량을 작게하는 것이다. 그러나 용량이 작다면 α-광선 주입에 인하여 소프트(soft) 에러가 발생한다. 이러한 이유로서 캐패시터의 용량을 줄이지 않고 단지 평면상의 전하 축적 캐패시터의 크기만을 줄여야 한다.
이러한 요구로 스태크드(stacked) 캐패시터형 DRAM 장치를 제안하여 실현시켜 왔었다. 보통의 스태크드 캐패시터형 DRAM 장치에 있어서는 축적 캐패시터의 한쌍의 전극중에서 한 전극이 3차원적 구조를 갖도록 형성한다. 그러하면 그것은 평면상의 동일 크기의 2차원적 구조의 축적 캐패시터에 비하여 30-40%정도 축적 캐패시터의 용량이 커진다. 그러나 보통 3차원적 구조의 전극으로 하여 용량을 증가시키면 16M 비트 이상의 고집적도를 갖는 DRAM 장치를 제작할 수 없다.
캐패시터의 용량을 크게 하기 위하여서는 축적 캐패시터에 포함된 유전체막을 유전상수가 높은 물질, 즉 산화탄탈(Ta2O5)로 만든다는 것을 알고 있지만, Ta2O5를 사용하면 이산화 실리콘(SiO2) 또는 질화 실리콘(Si3N4)으로 만든 유전체막에 비하여 절연막을 통하여 흐르는 전류를 증가시키게 한다.
반도체 기판면상에 다수의 트랜치(trench)가 형성되어 있는 트랜치형 DRAM 장치들을 제안, 실현하여 왔었고, 트랜지내에 축적 캐패시터가 설치되어 있다. 16M 비트 정도의 DRAM 장치에 있어서는 인접 축적 캐패시터들 간의 거리를 0.5[㎛] 이하로 하기가 어렵고, 그렇게 한다 해도 거기에서는 간섭이 일어난다. 전하를 축적하고 있지 않은 캐패시터에 전압을 인가하는 경우에 전하를 축적하고 있는 인접 축적 캐패시터들중의 한 캐패시터의 전하가 상기 캐패시터로 전송되어 정보가 소멸된다.
종래의 또 하나의 DRAM 장치가 일본특허 공개공보 번호 9154/1985에 나타나져 있으며, 거기에서는 축적 캐패시터가 다층 구조이고, 그의 단면은 콤(comb)형이다.
그러나, 상기 공보에 나타난 기술은 다음과 같은 문제점이 있다. 첫째로, 전송트랜지스터와 전하 축적 캐패시터가 기판상에 나란히 배열되어 있어, 결과적으로 고집적도를 얻을 수 없고, 두번째로는 축적 캐패시터가 콤형 단면을 가지고, 즉 축적 전극이 그의 모든 측면들상에 형성된 돌기부를 가지고 있지 아니하기 때문에 캐패시터의 용량을 대용량화 할 수 없다는 것이다.
따라서 본 발명의 목적은 DRAM 장치와 그의 제조방법을 제공하는 것이다.
본 발명의 두번째 목적은 고집적도의 DRAM 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 세번째 목적은 집적도의 저하없이 전하축적 캐패시터의 용량이 대용량인 DRAM 장치와 그의 제조방법을 제공하는 것이다.
본 발명의 네번째 목적은 간단한 공정으로 DRAM 장치를 제조할 수 있는 DRAM 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 구성에 의하면 DRAM 장치는 다음과 같은 기본 소자로 구성되어 있다. 전도체로 된 축적 전극은 절연막에 형성된 개구를 통하여 불순물 확산 영역중의 어느 한쪽에 접속되고, 절연막과 게이트 전극상으로 확장한다. 축적 전극은 절연막과 일정한 간격을 두고 떨어져 있다. 유전체막은 축적 캐패시터의 노출 표면을 둘러싸고 있고, 전도체로 만든 그의 대향 전극은 유전체막을 둘러싸고 있는 축적 캐패시터의 노출 표면을 에워싸도록 형성되어 있다.
본 발명의 제2의 구성에 의하면, DRAM 장치는 다음과 같은 기본소자로 구성되어 있다. 전도체로 된 축적 전극을 절연막에 형성된 갭을 통하여 불순물 확산 영역들 중의 하나에 접속시키고, 상기 전극은 또한 상방으로 쌓여져 있는 다수의 막을 가지고 있어 인접막들간에 첫번째 갭이 형성되어 있고, 그 갭은 전계 절연막 및 게이트 전극상으로 확장한다. 스태크드 막 중에서 최하부의 막은 두번째 갭에 의하여 절연막과 떨어져 있다. 스태크드막들 중에 최상부의 막은 집적적으로 형성되어 있고 상기 불순물 확산 영역에 직접 접속되도록 하기 위하여 상방으로 확장한다. 최상부의 막 이외의 막들을 최상부의 막의 상방 확장부에 접속시킨다. 둘레에 유전체 막을 형성시켜 놓은 최적 전극을 둘러싸도록 하기 위하여 전도성 재료로 된 대향 전극을 형성시킨다. 첫번째 및 두번째 갭은 대향 전극으로 채워져 있다. 상기 구조에 의하여 축적 캐패시터의 용량이 증가되고 최하부의 막을 절연막상에다 직접 형성시킬 수 있다.
본 발명은 제3의 구성에 의하면, DRAM 소자는 다음과 같은 기본 구성소자로 구성되어 있다. 전도체로 된 축적 전극은 절연막에 형성된 개구를 통하여 불순물 확산 영역들 중의 하나에 접속되어 있다. 그리고 첫번째 갭이 인접 막들간에 형성되고 전계 절연막 및 게이트 전극상으로 확장하도록 상방으로 쌓여져 있는 다수의 막을 갖는다. 스태크드 막들 중에서 최하부의 막은 두번째 갭에 의하여 절연막으로부터 떨어져 있다. 스태크드 막들에서의 상방 인접 막들 중에서 직접 설치시킨다. 축적 전극의 노출 표면을 둘러싸도록 하기 위하여 유전체막을 형성시킨다. 전도체로 된 대향전극은 둘레에 유전체 막을 형성시켜 놓은 축적 전극을 둘러싸도록 하기 위하여 형성되어 있다. 첫번째 및 두번째 갭은 대향 전극으로 채워져 있다. 절연막상에다 최하부의 막을 직접 형성시킨다.
본 발명에 따른 제4의 구성에 의하면 상기 구조의 각각에 사용한 최하부 또는 하부 막 이외의 부분이 두껍게 되도록 하기 위하여 상기 최하부 또는 하부 막을 형성시킬 수 있어서 용량이 증가된다. 이에 따라서 스태크드 막들 각각은 용량을 증가시키게 하는 오목 볼록한 부를 가지고 있다.
본 발명에 따른 제5의 구성에 의하면, 기판상의 첫번째 및 두번째 전도성막을 번갈아 형성시킴으로써 축적 캐패시터를 제조한다. 상기 과정을 플라즈마 보조 화학기상 증착 기술로 하면 좋다. 그러나 상기 첫번째 및 두번째 전도성 막의 재질은 다르다. 그리고 상기 막들에 패턴 공정을 행하고 선책 에칭을 한다. 또한 첫번째 및 두번째 전도성 막들을 둘러싸도록 하기 위하여 세번째 전도성막을 증착시킨다.
본 발명에 따른 제6의 구성에 의하면 절연용 게이트 전극을 커버하는 첫번째 막상에 두번째 막을 형성시키고, 두번째 막상에 전도성 막을 형성시킴으로써 축적 캐패시터를 제조한다. 상기 첫번째 및 두번째 전도성 막의 재질이 다르다는 것을 인지하자. 그리고 첫번째 및 두번째 막에 개구를 만들고, 또한 전도성 막에 패턴 공정을 행한 후에, 두번째 막을 등방성 에칭 기술로 선택 제거시키고, 이어서 유전체 막과 대향 전극을 형성시킨다. 두번째 막과 전도성 막을 형성시키는 공정을 반복적으로 수행하고 여기에서 첫번째 막상에 직접 스태크드 막들의 최하부의 전도성 막을 증착시킨다. 전도성 막과 두번째 막을 형성할 때 마다 두번째 막에 개구를 형성함으로써 상방 인접 전도성 막들간의 접속을 형성시킬 수 있다. 대안적으로, 두번째 막과 전도성 막의 증착 공정을 반복적으로 행함으로써 이루어지는 스태크드 전도성 막에 개구를 형성시킬 수 있다.
본 발명에 따른 다른 목적, 구성, 잇점들은 첨부된 도면에 의거하여서 기술하는 것으로부터 명백하게 될 것이다.
제1도를 참조하면, DRAM 셀은 전송 트랜지스터 T와 전하(정보)축적 캐패시터 C로 구성되어 있다. 전송 트랜지스터 T는 전하(정보)를 전송하는데 쓰이고, 이것은 n_ +형 금속 절연 반도체 트랜지스터 FET(전계 효과 트랜지스터) 또는 금속산화 반도체 트랜지스터로 이루어져 있다. 축적 캐패시터 C는 전송 트랜지스터 T에서 전송되어 온 전하를 축적하는데 사용한다. 축적 캐패시터 C의 축적 전극 16은 전송 트랜지스터 T의 드레인 또는 소오스에 연결되어 있다. 축적 전극 16과 대향 전극 18과의 사이에 유전체 막이 내재 되어있다. 비트라인 BL1과 워어드 라인 WL1은 각각 전송 트랜지스터 T의 소오스 및 게이트에 접속되어 있다.
제2도는 본 발명의 원리를 설명하는 사시도이다. 한 DRAM 셀의 한쌍의 전극에서 일방의 전극인 전하 축적 전극 16은 두개의 n_ +형 폴리실리콘(다결정 실리콘)막 16a와, 상기 막 16a와 그의 대항 막 16a와의 사이에 있는 n_ +형 폴리실리콘 막 16b로 구성되어 있다. 설명한 바와 같이 축적전극 16의 측면 둘레에 홈 16b가 형성되어 있다. 기호 L1및 L2는 축적 전극 16a의 각각의 길이이고, L3은 폴리실리콘 막 16a의 각각의 두께, L4는 폴리실리콘 막 16b의 두께, d는 홈 16의 깊이이다.
만약 L1=1.2[㎛], L2=2.0[㎛], (L3×2)+L4=0.5[㎛], 그리고 축적 전극이 홈을 가지고 있지 않다면(축적 전극이 홈이 없다면), 축적 전극 16의 3차원적 크기는 1.2[㎛]×2.0[㎛]×0.5[㎛]이다. 또한 전하를 축적하는데 기여하는 다섯 표면들의 표면적 S는 다음과 같이 계산한다.
S=1.2×2+(1.2×0.5+2×0.5)=5.6[μ㎡]
상기 축적 전극 대신에 유전 상수가 3.8이고, 두께가 75[Å]인 절연막(유전체 막)을 사용하면, 축적 캐패시터의 용량은 25.1[fF]이다.
그리고 상기 축적 전극 16에 깊이 L4가 0.15[㎛], 깊이 d인 홈이 있다면, 제2도에서 설명한 축적 캐패시터가 된다.
제3도는 축적 용량과 홈 16b의 깊이와의 관계를 나타낸 그래프이다. 수평축은 홈 16b의 깊이를 수직축은 축적 캐패시터의 용량을 나타낸 것이다. 제3도에서 알 수 있는 바와 같이, d=0 경우에, 즉 홈이 없는 경우에 축적 용량은 25.1[uf]이다. 깊이 0.3[㎛]인 홈 16b가 축적 캐패시터 16의 전 측면 둘레에 형성되어 있는 경우에 축적 용량이 49.4[%] 향상된다. 제2도에 도시한 축적 캐패시터는 또 하나의 홈 16c를 가지고 있다. 그러나 홈의 수를 증가시키면 축적 캐패시터의 용량이 증가된다는 것이 확실하다.
상기의 것을 고려하여 본 발명의 더 좋은 실시예에서는 그의 측면 둘레에 형성되어 있는 적어도 하나의 홈을 가지는 축적 전극을 사용한다.
DRAM 장치와 그의 제조방법의 좋은 실시예를 제4a도 내지 제4e도 및 제5도를 참조하여 서술할 것이다.
이제 제4a도를 언급하면, 실리콘(Si)기판 11의 표면은 국부 산화 기법에 의하여 열적 산화되기 쉬우므로, 두께 약 5,000[Å] 정도인 전계 산화 막 12를 Si 기판의 표면상에 형성시키고 나서, 이어서 Si 기판 11을 열적 산화 처리하여 두께 200[Å]으로 이산화 실리콘(SiO2)로 만든 게이트 산화막(도시되어 있지 않음)을 형성한다. 그리고 Si 기판 11의 전면상에다 화학 기상 증착(이하, 간단히 "CVD"라 한다.) 기법으로 두께 약 3,000[Å]의 폴리실리콘 막을 성장시킨다. 증착된 폴리실리콘 막에다 인(P)을 확산시켜 그의 저항을 작게한다. 대안적으로, 불순물 도우핑 폴리실리콘 막을 CVD 또는 저압 CVD(LPCVD) 기술로 증착시킬 수 있다. 그 후에 저 저항의 폴리실리콘 막에다 패턴 공정을 행하고, 그에 의하여 제4a도에서 도시한 바와같은 게이트 전극들(워어드 라인들) WL1과 WL2가 형성된다. 게이트 전극 WL1이 제1도에 도시한 셀의 워어드 라인이고, 게이트 전극 WL2는 게이트 전극 WL1의 워어드 라인에 인접한 라인이다. 이어서, 비소(AS +) 이온등의 불순물 이온을, 불순물 농도가 약 1×1015[㎝+3]이고, 에너지가 70[kev]이게 Si 기판 11안으로 주입시킨다. 여기에서 마스크 막으로서 워어드 라인 WL1및 WL2를 사용한다. 그러므로 n_ +형 불순물 확산 영역 13 및 14는 형성되고 그들은 제1도에 도시한 전송 트랜지스터 T의 드레인 및 소오스 처럼 동작한다. 이에 따라서 절연막 15를 CVD 또는 LPCVD 기술로 Si 기판의 전면상에 형성시킨다. 절연막 15의 두께는 1000[Å] 정도이고, 상기 절연막을 질화실리콘(Si3N4), 이산화실리콘(SiO2)등으로 만든 다음에, 개구 13a가 형성되어 있는 표면 부분을 제외하고는 절연막 15상에다 레지스트 막을 형성시킨다. 그리고 Si기판 11은 반응성 이온 에칭(RIE)등의 이방성 에칭을 함으로써 제4a도에서 설명한 바와 같이 절연막 15에 개구 13a가 형성된다.
그리고 두께 1000[Å]의 도우핑 하지 않은 폴리실리콘 막 16a를 플라즈마 보조(assisted) 화학 기상 증착(이하, 간단히 "PCVD"라 한다.)으로 제4b도에 도시한 Si 기판의 전면상에 성장시킨 후에 도우핑 하지 않은 폴리실리콘 막 16a와 n_ +형 폴리실리콘 막 16b를 각각 형성시킨다. 예를 들어 설명하면, 다섯개의 스태크드 폴리실리콘 막 충돌을 형성한다. 따라서 스태크드 막구조의 꼭대기에 있는 폴리실리콘 막은 도우핑하지 않은 폴리실리콘 막 16a이다.
PCVD 기법으로 800[℃] 이하의 저온에서 폴리실리콘 막을 성장시킬 수 있다. 특히 500-600[℃]가 좋다. 이것을 비소(AS) 원자가, 폴리실리콘 막이 성장하는 동안에 n_+형 폴리실리콘 막으로부터 도우핑 하지 않은 폴리실리콘 막 16a 안으로 확산되지 않도록 저지할 수 있기 때문이다. 필요하다면 붕소(B)를 저농도로 도우핑하지 않은 폴리실리콘 막 안으로 도우핑시켜 막이 P+형 폴리실리콘 막으로 변화될 수 있다. PCVD 대신에, 소위 포토 보조 CVD를 사용할 수 있으며, 이것에서 Si 기판상에다 자외(UV)광선을 투사하는 동안에 폴리실리콘 막을 증착시킨다. UV 광선 투사는 그의 에너지로 인하여 모노실란 가스(SiH4)를 재용해 하는데 이용하고, 그것에 의하여 저온에서 CVD 기술을 행할 수 있다.
또한 제4c도에 도시되어 있는 바와 같이, 스태크드 폴리실리콘 막 16a 및 16b에 축적 캐패시터의 크기에 따라서 패턴 공정을 행하고, 그 패턴을 포토리소그라피 기법으로 할 수 있다.
그리고 제4c도의 기판을 불화수소(HF)와 질산(HNO3)의 혼합 액체에 집어 넣는다. 이 공정에서는 n_ +형 폴리실리콘 막 16b를 선택 에칭한다. 스태크드 폴리실리콘 막의 전측면에 에칭을 함으로써 홈 16C가 그의 측면 둘레에 형성된다. 홈 16이 있으므로 축전 전극의 표면적이 증가하게 된다. 홈 16C가 작더라도 스태크드 폴리실리콘 막의 측면 둘레에 항상 홈 16C가 형성된다는 것을 인지하자.
그리고 스태크드 폴리실리콘 층 안으로 비소이온을 주입시키고, 전극 전체에다 농도 약 1×1020(㎝+2) 정도로 확산시키면 전극 16은 n+-형 폴리실리콘으로 되어 전극 16의 저항이 줄어든다.
이어서 이산화실리콘(SiO2)막은 20[Å] 정도로 얇으며, 그것은 자연산화로서 전극 16의 노출 표면상에 형성된 다음에 두께 100[Å]의 질화실리콘(Si3N4)막을 자연 산화층상에 CVD로 증착시킨다. 제4e도에서 SiO2막 및 두께 100[Å]의 Si3N4 막을 캐패시터 유전체막 17으로서 설명한다. 그리고 Si 기판 11을 산화분위기에서 약 950℃로 30분 동안 애닐링하고 나서는 CVD로 Si기판 11의 전면상에 폴리실리콘 막을 증착시키고 포토리소그라피 기법으로 패턴하며, 그것에 의하여 폴리실리콘으로된 대향 전극(또는 셀 플레이트) 18은 축적 전극 16을 완전히 둘러 싸도록 형성되어 있다. 그리고 CVD로 Si 기판 11의 전면상에다 절연막 19를 증착시키고, 거기에다 포토리소그라피 기법으로 개구 14a를 형성시킨다. 최종적으로, 알루미늄(Al)으로 만든 비트라인 20을 진공 증착법으로 절연막 19상에 형성시키고, 계속해서 포토리소그라피 기법을 사용하여 패턴 공정을 행한다.
제5도는 상술한 공정으로 형성한 DRAM 셀의 평면도이다. 제4e도는 라인 ⅣE-ⅣE를 따라 취한 단면도이다. 제5도에서 개구 13a는 n_ +형 불순물 확산 영역 또는 드레인 영역 13과 스태크 축적 전극 16의 최하부에 폴리실리콘 막과의 콘택트하는데 필요한 콘택트 호올을, 개구 14a는 n_ +형 불순물 확산 영역 또는 소오스 영역 14와 비트라인 20과의 콘택트하는데 필요한 콘택트 호올을 형성하고 있다. 참조번호 16a는 축적 전극 16의 홈 하부이고, 18a는 셀 플레이트(대향전극) 18에 형성되어 있는 개구, 12a는 전계산화막 12와 드레인 영역 13 및 소오스 영역 14와의 경계이다.
제4e도 및 제5도에 도시한 첫번째 실시예의 DRAM 셀을 용량이 커진 전하 축적 캐패시터를 가지고 있다. 환언하면, 축적 전극 16이 브랜치(branch)가 트렁크로부터 확장하도록 단면을 가진다. 또한 제4e도 및 제5도에 도시되어 있는 바와 같이 전송 트랜지스터 T를 부분적으로 오우버랩하도록 축적 캐패시터가 형성되어 있어 축적 캐패시터의 용량을 줄이지 아니하고 고집적을 달성할 수 있다.
제6a, 6b도, 제7a도 내지 제7h도, 제8도에 의거하여 본 발명의 두번째 실시예를 서술한다. 거기에서 동일 부분은 전도와 같은 동일 참조 번호를 부여하였다.
제6a도에 도시한 실시예의 기본 구성에 의하면, 유전체 막 27이 둘러싸고 있는 축적 전극 26 둘레에 형성되도록 절연막 15와 축적 전극 26과의 사이에 갭이 형성되어 있는 것이다. 이 갭에는 대향전극 28로 작용하는 폴리실리콘 막으로 가득 채워져 있다. 확실히 이것이 본 발명의 첫번째 실시예와 구별할 수 있는 것이다.
제6a도의 DRAM 셀을 다음과 같이 제조할 수 있다. 우선 제7a도에 도시한 층 구조는 제4a도에 의거하여 이미 서술했던 바와 같은 연속 공정에 의하여 형성된다. 제7a도에서 제4a도에 도시하지 아니한 게이트 산화막 21을 점선으로 나타내었다.
제7b도에 도시한 바와 같이 두께가 거의 1000[Å] 정도인 막 22을 CVD 또는 LPCVD로 Si 기판의 전면상에다 형성시킨다. 막 15 및 22를 계속해서 증착시킨다. 막 22는 절연막 15를 형성하는 재료는 다른 재료로 만들었다는 것을 인지하자. 예를 들면 절연막 15가 SiO2막인 경우에 Si3N4막을 거기 위에다 형성한 막 22로서 사용할 수 있다. 대안적으로 절연막 15가 SiO2막인 경우에 Si3N4막을 막 22을 형성시키는데 사용한다. 다음 서술에 있어서 막 15 및 22는 Si3N4및 SiO2막에 의하여 형성된다.
그리고 제7c도에 도시한 바와 같이 SiO2막 22에 개구 23이 형성되어 있고 반응성 이온 에칭(RIE)등의 이방성 에칭 기법으로 Si3N4막 15를 형성시킨다. 이 공정에 있어서는 마스크로서 레지스터 막(도시되어 있지 않음)을 사용한다. 개구는, 드레인 영역 13이 다음 공정에서 형성되고 축적 전극 26에 전기적으로 콘택트하는 곳인 콘택트 호올의 역활을 하게 된다.
이어서 불순물 도우핑된 전도성 폴리실리콘 막을 CVD 또는 LPCVD로 두께 1000[Å] 정도로 개구 23을 지닌 SiO2막 22의 전면상에다 증착시킨다. 그것에 의하여 제7d도에 도시되어 있는 바와 같이, SiO2막 22를 등방성 에칭 기법으로 완전히 제거한 상기 등방성 에칭 기술에 있어서는 제7d도의 Si 기판을 불산(HF) 함유 액체 안에다 집어 넣고, 게이트 전극(워어드 라인) WL1, WL2를 커버하는 Si3N4막 15를 HF 액체로 에칭하지 아니하며, 그것에 의하여 절연막 15와 축적 전극 26과의 사이에 갭 241이 형성되고, 이것은 축적 전극 26 둘레에 형성된다.
그리고 축적전극 26에 열적산화 공정을 행하고, 그에 따라서 제7f도에 도시한 바와 같이 축적전극 26의 노출 표면상에 SiO2막으로 된 유전체 막 27을 형성시킨다. 이 공정에서는 10[torr] 이하의 저압에서 산화분위기를 조성하는 것이 좋다. 이러한 조건하에서 갭 241을 통하여 절연막 15를 맞대고 있는 축적전극 26의 표면부상에 유전체막 17을 균일하게 형성시킨다. SiO2막 27을 형성시키는 대신에, LPCVD로 축적전극 26 둘레에 Si3N4막을 성장시킬 수 있다.
제7f도의 공정에 있어서는 두께 약 1500[Å] 정도인 불순물 도우핑된 폴리실리콘 막을 CVD 또는 LPCVD로 제7f도의 기판 11의 전면 상에다 증착시킨다. 이 공정에서, 거의 1[torr] 이하의 저압 대기에서 폴리실리콘 막을 성장시키는 것이 좋다. 이러한 조건하에서, 갭 241을 완전히 메우기 위하여 폴리실리콘 막을 성장시킬 수 있다. 그리고 폴리실리콘 막에 패턴 공정을 하고 그것에 의하여 제7g도에 도시한 바와 같이 폴리실리콘 막 28이 형성된다. 패턴화한 폴리실리콘 막 28은 대향 전극 28이다.
이어서 제7g도에 도시한 바와 같이 인 규소 글라스(PSG)로 된 절연막 19를 CVD로 제7g도의 Si기판 11의 전면상에다 증착시키고 나서 포토리소그라피 기법으로 소오스 영역 14용 콘택트 창 14a를 만든다. 최종적으로 절연막 19상에다 진공 증착법 및 포토리소그라피 기법으로 알루미늄으로 된 비트라인 20을 형성시킨다.
제6b도는 제6a도에 도시한 실시예를 변화시킨 것이다. 이 변화된 실시예는 축적 전극 26a가 다수의 폴리실리콘 막 26a1, 26a2, …, 26an을 포함하도록 기본 구조를 갖는다. 유전체 막 27a는 축적전극 26a의 노출표면을 둘러싸도록 형성되어 있고, 그의 표면상에 유전체 막 27a가 형성되어 있다. 변화된 실시예의 축적 캐패시터는 제6a도의 두번째 실시예의 축적 캐패시터의 용량보다 더 큰 것을 갖는다.
제6b도의 DRAM 셀을 다음과 같이 제조할 수 있다. 우선, 전술한 제7c도에 도시한 구조를 제7a도 내지 제7c도를 거쳐 형성한 다음에 제8a도에 도시한 바와 같이, 불순물 도우핑된 폴리실리콘 막 26a1을 두께 약 1000[Å] 정도로 CVD 또는 LPCVD로 폴리실리콘 막 26a1의 전면 상에 증착시킨다. 그리고 제8c도에 도시한 바와 같이 CF4/H2를 함유한 에칭 가스를 사용하여 반응성 이온 에칭(RIE)으로 SiO2막 22에다 개구 231을 형성시킨다. 폴리실리콘 막 26a1이 개구 231을 통해 노출된다. 그에 따라서 제8d도에 도시한 바와 같이 두께 약 1000[Å] 정도인 폴리실리콘 막 26a2를 CVD 또는 LPCVD로 개구 231을 지닌 SiO2막 221의 전면상에다 증착시킨 다음에 제8e도에 도시한 바와 같이 폴리실리콘 막 233에다 개구를 형성시킨다. 드레인 영역위에다 막 26a2와 26a3과의 콘택트를 꼭 위치시킬 필요는 없다. 예를 들면 게이트 전극 WL1위에 콘택트가 있을 수도 있다. 그리고 불순물 도우핑된 폴리실리콘 26a3을 SiO2막 233의 전면상에다 증착시킨다. 이러한 방법으로 폴리실리콘 막을 n개 정도 형성시킬 수 있다. 비록 3개의 폴리실리콘층 26a1, 26a2, 26a3가 제8f도에 도시한 바와 같이 형성되어 있지만, 폴리실리콘층 26a3을 증착시키지 아니하고서 두개의 층 26a1과 26a2를 형성시킬 수 있다.
이어서 SiO2막 222, 233과 폴리실리콘 막 26a1, 26a2, 26a3에 반응성 이온 에칭(RIE)등의 패턴 공정을 행하고, 거기에서 레지스터 막을 마스크로서 사용한다. 계속해서, SiO2막의 잔여 부분을 등방성 에칭으로 완전히 제거시킨다. 상기 등방성 에칭에 있어서는 HF 함유 액체를 사용한다. 상기 제거에 의하여 제8f도에 도시한 구조를 지닌 축적 전극 26a를 형성시킨다. 제8f도에 도시한 바와 같이, 축적전극 26a를 둘러싸도록 하기 위하여 상호 인접 폴리실리콘 막들 사이에 갭 242, 243이 있다. 그리고 축적전극 26a의 노출 표면에 열적 산화 처리를 하여, 그것에 의하여 그 이에 유전체 막 26a를 형성시킨다. 그 다음에는 제6a도에 도시한 DRAM 장치를 제조하는 공정으로 행한다. 제6b도의 다층 구조는 또한 다른 공정으로 제조할 수 있는데, 이는 제11a도 내지 제11g도에 의거하여 후에 서술할 것이다.
제9도는 제6a도 및 제6b도에 도시한 DRAM 장치들 각각의 요부 평면도이다. 제6a도 및 제6b도의 단면도는 라인 Ⅵ-Ⅵ을 따라 취한 단면도이다.
제9도에서 전도들과 동일한 부분은 동일 참조 번호를 부여하였다. 제9도에 도시한 바와 같이 축적 전극 26을 워어드 라인 WL1및 WL2까지 확장시킨다. 축적 전극 26은 워어드 라인 WL1의 폭은 부분적으로 오우버랩하고, 워어드 라인의 폭은 거의 오우버랩 한다. 참조번호 12a', 20', 23' 및 26'는 참조번호 12a, 20, 23, 26과 관련 있다.
본 발명의 세번째 실시예를 10a도에 의거하여 서술한다. 제10a도의 DRAM 셀의 축적 전극 26은 드레인 영역 13과 접속하도록 하기 위하여 최상부의 폴리실리콘 막을 상방으로 확장시키는 식으로 기본 구조를 갖는다. 최상부의 막 이외의 다른 폴리실리콘 막을 그의 상방 확장 부분에 접속시킨다.
제10a도의 DRAM 장치를 제11a 내지 제11g도에 도시한 과정에 따라서 형성한다. 우선 제11a도에 도시한 구조는 제6a도에 의거하여 전술했던 바와 같은 동일 공정에 의하여 형성된다. 이어서 제11b도에 도시한 바와 같이, 두께 약 1000[Å] 정도로 SiO2막 321, 두께 약 1000[Å] 정도로 불순물 도우핑된 폴리실리콘 막 362, 두께 약 1000[Å] 정도로 SiO2막 321을 계속해서 증착시킨다. 상기 막들을 증착시키는데 있어서는 CVD 또는 LPCVD에 의하여 행할 수 있다. 이러한 방식으로 다수의 폴리실리콘 막들을 형성시킬 수 있고, 그리고 제11b도에 도시한 바와 같이 레지스트막 24를 SiO2막 321, 322, 폴리실리콘 막 361과 절연막 15를 RIE 등의 이방성 에칭 기술로 제거하고, 상기 이방성 에칭 기술에 있어서는 레지스트막 24를 마스크로서 사용한다. 에칭공정에 있어서는 SiO2막 321, 322에다는 CF4/H2함유 에칭가스를, 폴리실리콘 막 361에다는 ccl4/O2를 사용한다. 그에 비하여, 개구 232가 형성된다.
그리고 제11c도에 도시한 바와 같이, 두께 약 1000[Å] 정도인 불순물 도우핑된 폴리실리콘 막 362를 CVD 또는 LPCVD로 SiO2막의 전면상에다 증착시킨 다음에, 마스크로서 레지스트막(도시되어 있지 않음)을 사용하여 폴리실리콘 362, 실리콘 막 322, 폴리실리콘 막 361에다 제11d도에 도시되어 있는 바와 같이 RIE등의 이방성 에칭법으로 패턴공정을 행한다. 그리고 나서는 불산(HF) 함유액체를 사용하는 이방성 에칭기술로 SiO2막 321, 322의 잔여 부분들을 제거시킴으로써, 제11e도에 도시한 구조를 갖는 축적 전극 36이 형성된다. 하부막 361을 상부 막 362상방확장부분에 연결시킨다. 하부막 361과 절연막 15와의 사이의 갭 341이 형성되어 있고, 또한 막 361과 362사이에 갭 342가 형성되어 있어서 축전 전극 36을 둘러싸고 있다. 절연막 15가 SiO2막이고, 막 361, 362가 Si3N4막에 의하여 형성되어 있어서 인산(PH3PO4) 에칭을 사용하고, 축적전극 36의 전면상에다 열적산화처리를 함으로서 제11f도에 도시한 바와 같이, 유전체 막 37이 그위에 형성된다. 이어서 제11g도에 도시한 바와 같이, 제11f도의 Si기판 11에다 불순물 도우핑된 폴리실리콘 막 36을 증착시키고, 이어서 패턴공정을 행함으로써 대향전극 38이 형성된다. 폴리실리콘 막 38을 증착시킴에 있어서는 10[torr] 이하의 저압 분위기에서 막을 성장시켜 갭 341, 342를 완전히 메운다. 이에따라 인 규소 글라스로 만든 절연막 19를 Si 기판 11의 전면상에다 형성시키고, CVD 및 포토리소그라피 기법으로 콘택트창 14a를 만든다. 최종적으로 절연막 19상에 진공증착법과 포토리소그라피 기술로 알루미늄(Al)으로 된 비트라인 20을 형성시킨다.
제10a도에 도시한 DRAM 장치를 변화시킨 것을 제10b도에서 설명한다. 그것은, 축적캐패시터 36a의 최하부의 폴리실리콘 막을 SiO2막 15상에 직접형성시키는 것이 제10a도의 DRAM 셀과 다르다. 제10b도의 구조에서 얻을 수 있는 용량은 제1a도의 구조에서 얻을 수 있는 용량과 비교하여 약간 감소했지만, 제11b도의 DRAM에 대한 제조 공정의 단계를 줄일 수 있고, 그것은 다음 서술로부터 확실히 알게 될 것이다.
제12a도에 도시한 구조는 제6a도에 의거하여 전술한 공정과 동일한 공정으로 행함으로써 형성된다. 그리고 Si 기판 11상에다 저압 CVD로 불순물 도우핑된 폴리실리콘 막 36a와 SiO2막 32a를 연속적으로 증착시킨다. 그리고 폴리실리콘 막 36a1과 SiO2막 32와의 두께는 1000[Å]이다. 폴리실리콘 막 36a1, 36a2를 형성하기 위한 공정을 필요에 따라 반복적으로 행한다. 그리고 제12(b)도에 도시한 바와 같이, SiO2막의 전면상에다 레지스트막 24a를 형성시키고, 그 레지스트 막 24a에다 패턴 공정을 행한다. 그리고 레지스트막 24a를 마스크로서 사용하여 SiO2막 32a, 폴리실리콘 막 36a, Si3N4막 15를 RIE 등의 이방성 에칭법으로 선택제거시킴으로써 개구 234를 형성시킨다. 이 공정에 있어서는 CF4/H2가스는 SiO2막 32a 및 Si3N4막 15에 사용하고, 폴리실리콘 막 361에는 ccl4/O2가스를 사용한다. 이어서 제12c도에 도시한 바와 같이, 불순물 도우핑된 폴리실리콘 막 36a2를 두께 약 1000[Å] 정도로 CVD 또는 LPCVD로 개구 234를 지닌 SiO2막 32a의 전면상에다 증착시키고 나서 레지스트막(도시되어 있지 않음)을 마스크로서 사용하여 제12d도에 도시한 바와 같이, 폴리실리콘 막 36a1, SiO2막 32a, 폴리실리콘 막 36a1에다 RIE 등의 이방성 에칭법으로 패턴공정을 행한다. 이에 따라서 HF 액체등을 사용하는 등방성 에칭법으로 SiO2막 32a의 잔여부분을 완전히 제거시켜서 제12e도에 도시한 축적캐패시터 36a를 얻는다. 도시되어 있는 바와 같이, 상부 막은 상방확장부 36a'를 갖고, 그리고 축적 전극 36a를 둘러싸도록 인접 막 36a1과 36a2와의 사이에 갭 34a1을 형성시킨 다음에, 축적 캐패시터 36a의 노출 표면에 열적 산화 처리를 하며, 그에 의하여 그위에 유전체 및 막 37a가 형성된다. 제12f도에 도시한 공정의 다음 단계들은 이전의 실시예들의 단계와 같다.
본 발명의 네번째 실시예를 제13a도에 의거하여 기술한다. 제13a도의 실시예의 축적 전극 46은 기본구조로서 드레인 영역 13상에 인접 막들중에서 하부 폴리실리콘 막상에다 인접 막들중에서 상부 폴리실리콘막을 직접설치하는 것이다. 바로 이것이 세번째 실시예의 구성과 다른 것이다.
제13a도의 DRAM을 제14a도 내지 제14i도에 도시한 공정들을 따라서 제조할 수 있다. 우선, 제4a도에 의거하여 전술했던 공정으로 제14b도에 도시한 구조를 제조한다. 이어서, 제14b도에 도시되어 있는 바와 같이, 절연막 15의 전면상에다 두께 1000[Å] 정도로 CVD 또는 LPCVD로 제7b도에 의거하여 전술했던 대로 SiO2막 421을 증착시킨 다음에 제7c도에 의거하여 전술했던 공정으로 개구 235를 만든다. 이에 따라서 제14d도에 도시한 바와 같이, 개구 235를 가지고 있는 절연막 15의 전면상에다 CVD 또는 LPCVD로 불순물도우핑된 폴리실리콘 막 461를 증착시킨다. 계속해서 제14f도에 도시한 바와 같이, 개구 236을 가지고 있는 SiO2막 422의 전면상에다 CVD 또는 LPCVD로 불순물도우핑된 폴리실리콘 막 422를 증착시킨다.
이어서, 제14g도에 도시되어 있는 바와 같이, SiO2막 421, 422, 폴리실리콘 막 461, 462에다 반응성 이온 에칭 기술(RIE)을 사용하여 패턴 공정을 행하고, 이때에 마스크로서 레지스트막(도시되어 있지 않음)을 사용한다. 그리고 제14h도에 도시한 바와 같이, HF 함유 액체를 사용하는 등방성 에칭법으로 SiO2막의 잔여 부분들을 완전히 제거하여, 그것에 의하여 제14h도에 도시한 구조를 가지는 축적 전극 46을 둘러싸도록하기 위하여, 절연막 15와 하부 폴리실리콘 막 461과의 사이에 갭 44'1이 있고, 또한 막 461과 462와의 사이에 갭 442가 있다. 계속해서 축적전극 46의 노출 전면에 다 열적산화처리를 하여, 그것에 의하여 제14i도에 도시한 바와 같이, 그위에 유전체 막 47이 형성된다.
제13a도에 도시한 네번째 실시예를 변화시킨 것이 제13b도이다. 이것은 절연막 15상에다 직접 제13b도의 축적 전극 46a의 최상부의 폴리실리콘 막을 증착시키는 것이 제13a도의 실시예와 다른 것이다.
제13b도의 변화된 실시예는 제15a도 내지 제15g도에 도시한 공정에 의하여 제조될 수 있다. 우선, 제6a도에 도시한 구조와 동일한 구조의 막을 전술했던 공정으로 형성하고 나서 제15a도에 도시한 바와 같이, 마스크로서 레지스트막(도시되어 있지 않음)을 사용하는 RIE등의 이방성 에칭기술로 Si3N4막 15를 선택에칭하여, 그것에 의하여, Si3N4막 15에 개구 237이 형성되며, 그 개구 237은 드레인 영역 13과 접속시키기 위한 콘택트 호올로 사용한다. 계속해서, 제15a도에 도시한 기판 11의 전면상에다 두께 약 1000[Å] 정도로 불순물 도우핑된 폴리실리콘 막 46a1을 증착시킨 다음에, 제15c도에 도시한 바와 같이, 제15b도에 도시한 기판 11의 전면상에다 CVD 또는 LPCVD로 불순물 도우핑된 폴리실리콘 막 46a2를 두께 약 1000[Å] 정도로 증착시킨다. SiO2막 42a와 폴리실리콘 막 46a2를 형성시키는 공정과 개구 238을 만드는 공정이 필요하다면 반복적으로 그 공정을 행할 수 있다. 그리고, 폴리실리콘 막 46a2, SiO2막 42a1, 폴리실리콘 막 46a1에다 RIE에 의한 패턴 공정을 하고 HF 액체를 사용하는 등방성에칭기술로 SiO2막 42a1의 잔여부분을 완전히 제거하여 제15f도에 도시되어 있는 바와 같이, 축적 전극 46a를 형성하는 것이다. 설명한 대로 축적 전극 46a를 둘러싸도록 하기 위하여 막 46a1과 46a2와의 사이에 갭 44a2가 형성된다. 또한 상기 공정에서는 HF 액체로 Si3N4로된 절연막 15를 에칭하지 아니한다. 이에 따라서 제15g도에 도시한 바와 같이, 유전체 막 47a, 대향전극 48a, 절연막 19, 비트 라인 20순으로 형성시킨다.
제16a도는 제6a도에 도시한 두번째 실시예를 변화시킨 본 발명의 다섯번째 실시예를 보인 것이다. 다섯번째 실시예의 기본 구성은 폴리실리콘 막 226과 폴리실리콘 막 326으로 축적 전극 126을 형성하여서 축적 전극 126의 단면의 양측상에 계단 부분을 형성하도록 한 것이다. 상기 계단(Stepped) 부분은 제6a도에 도시한 두번째 실시예에 비하여 축적 캐패시터의 용량을 증가시키는데 기여한다.
다음 방법으로 제16a도의 DRAM 셀을 제조한다. 우선, 제17a도에 도시한 층 구조는 제6a도에 의거하여 전술했던 공정으로 형성시킨 다음에, 제7b도에 의거하여 전술했던 공정으로 Si3N4막의 전면상에다 SiO2막 122를 형성시킨 후에 제17c도에 도시한 바와 같이 SiO2막 122의 전면상에다 CVD 또는 LPCVD로 불순물 도우핑된 폴리실리콘 막 226을 두께 약 1000[Å] 정도로 증착시키고나서는 마스크로서 레지스트막(도시되어 있지 않음)을 사용하는 RIE 기술로 폴리실리콘 막 226을 선택제거하고, 그에 의하여 폴리실리콘 막 226에서 드레인영역 13의 n_ +형 불순물 확산 영역보다 더 넓은 개구 1231이 형성된다. 축적 전극 126의 단면의 양측상에 계단부분을 형성시키는 데에는 폴리실리콘 막 226을 사용한다. 비록 폴리실리콘 막 226이 상술한 두께 약 1000[Å]를 갖지만, 두께 약 2000[Å] 정도로 폴리실리콘 막 266을 형성시킬 수 있다. 이 경우에, 폴리실리콘 막 226상에 오목볼록한 부를 형성시키기 위하여 폴리실리콘 막 226에다 레이저비임을 주사시킨다.
계속해서, 제17d도에 도시되어 있는 바와 같이 마스크로서 레지스트막(도시되어 있지 않음)을 사용하는 RIE등의 이방성 에칭법으로, SiO2막 122와 Si3N4막 15를 관통하는 개구 1232를 형성시킨다. 개구 1232는 콘택트 호올의 역할을 하고, 상기 콘택트 호올에서는 축적 전극 126과 드레인 전극 13과의 전기적인 콘택트를 한다음에 제17e도에 도시한 바와 같이, 17d도에 도시한 기판 11의 전면상에다 CVD 또는 LPCVD기법으로 불순물로 도우핑된 폴리실리콘 막 326을 두께 약 1000[Å] 정도로 증착시키고 나서는 패턴 공정을 행한다. 그리고 HF 함유 액체를 사용하여 등방성에칭으로 SiO2막 122을 완전히 제거시켜서 제17f도에 도시한 단면을 가지는 축적 전극 126을 형성시킨다. 설명한 대로 축적 전극 126을 둘러싸도록하기 위하여 절연막 15와 축적 전극 126과의 사이에 갭 54를 형성시킨다. 상기 에칭단계에 있어서는 HF 함유 액체로 Si3N4막을 에칭하지 아니한다. 그리고, 축적 전극 126의 노출표면에 열적 산화 공정을 행하고, 그에 의하여 제17g도에 도시한 바와 같이 축적 전극 126을 둘러싸도록 하기 위하여 유전체 막 127을 형성시키고나서 제17g도의 기판 11의 전면상에다 불순물로 도우핑된 폴리실리콘막 128을 증착시키며, 그리고 패턴 공정을 행함으로써 대향전극 128이 만들어진다. 최종적으로 제17i도에 도시한 바와 같이 PSG로 된 절연막 119을 기판 11의 전면상에다 CVD 또는 LPCVD로 형성시키고서 절연막 119상에다 진공 증착법 또는 쏘토리소그라피 기법으로 Al로 된 비트라인 120을 형성시킨다.
제16b도는 제16a도에 네번째 실시예를 변화시킨 것이다. 그 변환된 실시예의 기본 구성은 다음과 같다. 다수의 스태크드 폴리실리콘막들을 갖도록 축적 전극 126a를 형성한다. 축적 전극 126a의 단면의 양측상에서 최하부의 폴리실리콘막은 계단부분을 갖는다. 그 계단부는 폴리실리콘막 226a에 의하여 형성될 수 있다.
제8a도의 폴리실리콘 26a를 형성시키기 전에 SiO2막 222상에다 폴리실리콘막 226a를 형성시키고, 거기에다 제17c도에 도시한 공정에서처럼 개구를 형성시킨 것을 제외하고는 제8a도 내지 제8f도에 의거하여 서술했던 공정으로 제16b도의 DRAM 셀을 제조할 수 있다.
제18a도는 본 발명의 여섯번째 실시예이다. 여섯번째 실시예는 제10a도의 세번째 실시예를 변화시킨 것이다. 우선, 제17a도에 도시한 구조와 같은 제19a도의 층구조를 형성시키고 나서는 Si3N415의 전면상에다 CVD 또는 LPCVD로 SiO2막 132를 두께 약 1000[Å]정도로 형성시킨다. 그리고 제19d도에 도시한 바와 같이 불순물 도우핑된 폴리실리콘막 236을 CVD 또는 LPCVD로 두께 약 1000[Å]정도로 SiO2막 132의 전면상에다 증착시키고나서, 그 다음에 RIE로 선택·제거하여 드레인 영역 13보다 더 넓은 개구 1331을 만든다. 이에 따라서 제19c도에 도시한 바와 같이 기판 11의 전면상에다 CVD 또는 LPCVD로 불순물 도우핑된 폴리실리콘막 3361을 두께 약 1000[Å]정도로 증착시킨다. 계속해서, 제19c도에 도시한 바와 같이 폴리실리콘막 3361의 전면상에다 CVD 또는 LPCVD로 SiO2막 1322를 두께 약1000[Å]정도로 증착시킨다. 폴리실리콘막 3261과 SiO2막 1321을 형성시킨 층구조가 필요하다면 반복적으로 상기 공정을 행할 수 있다.
이어서, SiO2막 1321의 전면상에다 레지스트막 124를 형성시키고나서 패턴 공정을 행한 다음에, 마스크로서 레지스트막 124를 사용하여 SiO2막 1322, 폴리실리콘막 3361, SiO2막 1311, Si3N4막 15를 RIE등의 이방성 에칭법으로 선택에칭한다. 에칭공정에 있어서는 폴리실리콘막 3361에다는 ccl4/O2함유 에칭가스를 사용한다. 그럼으로써 제19d도에 도시한 바와 같이 상기 스태크드막을 관통하는 개구 1322를 형성시킨다. 계속해서 제19d도에 도시한 바와 같이, 개구 1332를 가지고 있는 SiO2막 1322의 전면상에다 두께 약 1000[Å] 정도로 불순물로 도우핑된 폴리실리콘막 3362을 증착하고나서, 이어 폴리실리콘막 3362, SiO2막 1322, 폴리실리콘막 3361, 236에다 마스크로서 레지스트막(도시되어 있지 않음)을 사용하는 RIE등의 이방성 에칭 기술로 패턴공정을 행함으로써 제19e도의 층구조가 얻어진다.
또한, HF 함유 액체를 사용하는 등방성 에칭법으로 SiO2막 1321, 1322의 잔여부분을 완전히 제거하고, 그것에 의하여 제19f도에 도시한 층구조를 가지는 축적 전극 136을 형성시킨다. 설명한대로 축적 전극 136을 둘러싸도록 하기 위하여, Si3N4막 15와 막 236, 3361으로 이루어진 하부 폴리실리콘막과의 사이에 갭 641을, 또한 폴리실리콘막과의 사이에 갭 642를 형성시킨다. 상기 에칭 공정에서는 게이트 전극 WL1, WL2를 폴리실리콘막 3361으로부터 절연시키는 Si3N4를 에칭하지 아니한다. 절연막 15가 SiO2막이고 절연막 1321, 1322가 Si3N4막인 경우에 인산(PH3PO4)에칭을 한다.
상기 공정후에, 축적 전극 136의 노출 표면에 열적 산화 공정을 함으로써 축적 전극 136을 둘러싸도록 유전체 막 137을 형성시키고 나서는 전술한 공정으로 대향 전극 138, 절연막 119, 비트 라인 120순으로 형성시킨다. 제19h도는 상기 방법으로 DRAM 셀을 얻은 것을 보인것이다. 제19h도의 DRAM 셀은 제10a도의 용량보다 큰 용량을 지닌 축적캐패시터를 갖는다.
제18b도는 제18a도의 여섯번째 실시예를 변화시킨 것이다. 변화된 실시예의 기본 구조는 Si3N4막 15상에다 직접 축적 전극 136a의 최하부의 폴리실리콘막을 형성시킨다. 그 변화된 실시예의 캐패시터 C의 용량은 축적 전극 136a 둘레에 형성되어 있고 유전체막 137a의 영역이 감소되기 때문에 제18a도에 도시한 구조의 캐패시터의 용량보다 작지만, SiO2막 1321을 형성하는 단계가 필요하지 아니하므로, 그 변화된 실시예의 제조 프로세스가 간단하게 된다.
제18b도의 변화된 실시예를 제20a도 내지 제20f도에 도시한 다음의 프로세스로 제조할 수 있다. 우선, 제19a도에 도시한 층구조와 동일한 제20a도에 도시한 층구조를 형성한 다음에 Si3N4막 15의 전면상에다 CVD 또는 LPCVD로 불순물로 도우핑된 폴리실리콘막 23a를 두께 약 1000[Å]정도로 증착시키고나서 마스크로서 레지스트막(도시되어 있지 않음)을 사용하는 RIE 기술로 폴리실리콘막 236a를 선택제거함으로써 거기에다 드레인 영역 13보다 넓은 개구 133a1을 만든다. 이어서, 제20c도에 도시한 바와 같이, 제20b도의 기판 11의 전면상에다 CVD 또는 LPCVD로 불순물로 도우핑된 폴리실리콘막 336a1을 두께 약 1000[Å]정도로, SiO2막 132a2를 두께 약 1000[Å]정도로 연속 증착시키고, 폴리실리콘막 336a1과 SiO2막 132를 형성시키는 층구조는 필요에 따라 그 과정을 반복적으로 행할 수 있다. 그리고, 제20c도에 도시한 바와 같이, SiO2막 132a2의 전면상에다 레지스트막 134를 형성시키고, 이어서 패턴공정을 행한다. 또한 제20c도에 도시한 바와 같이 SiO2막 132a2, 폴리실리콘막 336a, Si3N4막 15를 RIE등의 이방성 에칭법으로 선택·제거시킴으로써 개구 133a2가 만들어진다.
상기 에칭단계에서는 SiO2막 132a2및 Si3N4막 15를 에칭하는데에는 CF4/H2함유 에칭가스를 사용한 다음에 SiO2막 132a2의 전면상에다 CVD 또는 LPCVD법으로 불순물로 도우핑된 폴리실리콘막 336a2를 두께 약 1000[Å]정도로 형성시킨다. 그리고 제20d도에 도시한 바와 같이 폴리실리콘막 336a2, SiO2막 132a2, 폴리실리콘막 336a1에 RIE등의 이방성 에칭기술을 사용하여 패턴공정을 행한 후에 HF 함유 액체를 사용하는 등방성에칭법으로 SiO2막 132a2의 잔여부분을 완전히 제거함으로써 제20e도에 도시한 오목블록한 단면을 지닌 축적 전극 136a를 만든다. 설명한대로 축적 전극 136a를 둘러싸도록 하기 위하여 인접 폴리실리콘 막들과의 사이에 갭 74를 형성시키고 상기 에칭공정에 있어서는 HF 액체로 Si3N4막을 에칭하지 아니한다. 그리고 축적 전극 136a의 노출표면에 열적 산화 공정을 행함으로써 유전체막 138a를 형성시켜 축적 전극 136a를 둘러싸도록 한다. 또한 불순물로 도우핑된 폴리실리콘막으로 된 대향 전극 138a를 CVD 또는 LPCVD법으로 Si기판 11의 전면상에다 증착시키고나서 패턴공정을 행한다. 최종적으로, 기판 11의 전면상에다 절연막 119를 형성시킨 다음에 비트라인 120을 형성시킨다. 제20f도는 프로세스에 의하여 얻어진 DRAM 셀을 보인 것이다.
제21a도에 의거하여 본 발명의 일곱번째 실시예를 서술한다. 일곱번째 실시예는 제13a도의 세번째 실시예를 변화시킨 것이다. 일곱번째 실시예의 기본구성은 축적 전극의 단면의 양측에서 계단부분을 갖는 것이므로 일곱번째 실시예의 축적캐패시터는 제13a도에 도시한 네번째 실시예의 캐패시터의 용량보다 더 큰 용량을 갖는다.
일곱번째 실시예는 다음 제조공정에 의하여 제조할 수 있다. 우선, 제22a도에 도시한 구조는 제4a도에 의거하여 전술했던 공정으로 형성시키고, 제22b도에 도시한 바와 같이 Si3N4막 15의 전면상에다 CVD 또는 LPCVD로 SiO2막 1421을 증착시킨다. 계속해서 SiO2막 1421의 전면상에다 CVD 또는 LPCVD로 불순물로 도우핑된 폴리실리콘막 246을 두께 약 1000[Å]정도로 형성시키고, 제22b도에 도시한 바와 같이 마스크로서 레지스트막(도시하지 않음)을 사용하는 RIE으로 폴리실리콘막 246을 선택 ·제거시킨다. 드레인 영역 13보다 넓은 폴리실리콘막 246에 개구를 만든 다음에 SiO2막 142, Si3N4막 15를, 마스크로서 레지스트막(도시되어 있지 않음)을 이용하는 RIE등의 이방성 에칭기술로 선택·제거시킨다. 그리고 제22d도에 도시한 바와 같이, 폴리실리콘막 3461의 전면상에다 CVD 또는 LPCVD로 SiO2막 1422를 증착시키고나서 제22e도에 도시한 바와 같이 CF4/H2함유 에칭가스를 사용하는 RIE로 SiO2막 1422에 개구 1433을 만듬으로써 그 개구 1433을 통하여 폴리실리콘막 3461이 부분적으로 노출된다.
또한 제22f도에 도시한 바와 같이 개구 1433을 가지는 SiO2막 1422의 전면상에다 CVD 또는 LPCVD로 불순물 도우핑된 폴리실리콘막 3462를 두께 약 1000[Å]정도로 증착시킨다. 상기 폴리실리콘막 3461과 SiO2막 1422증착 및 개구 1433의 형성을 필요에 따라 그 과정을 반복적으로 행한다. 그리고 제22g도에 도시한 바와 같이 폴리실리콘막 3462, SiO2막 1422, 폴리실리콘막 3461, 246에 RIE로 패턴공정을 행한다. 이어서, SiO2막 1421및 1422의 잔여부분을, HF 함유 액체를 사용하는 등방성 에칭기술로 완전히 제거시킴으로써 오목블록한 제22h도의 단면을 가지는 축적 전극 146을 형성시킨다. 설명한대로 축적 전극 146을 둘러싸도록 하기 위하여, 막 246과 3461과로 이루어진 하부실리콘막과 절연막 15와의 사이에 갭 841을 만들고, 또한 인접한 상부 막과 하부 막과의 사이에 갭 842를 만든다. 에칭단계에 있어서 Si3N4로 된 게이트전극 WL1및 WL2를 에칭시키지 아니한다. 그리고, 축전 전극 146의 노출표면에 열적 산화 공정을 행하고, 그에 의하여 제22i도에 도시한 바와 같이 축적 전극 146 둘레에 유전체 막 147을 형성시킨 다음에, 제22i도에 도시한 기판의 전면상에다 불순물로 도우핑된 폴리실리콘막 148을 증착시키고 이어서 패턴공정을 행한다. 최종적으로 절연막 119와 비트라인 120을 형성시킨다.
제21b도는 제21a도의 일곱번째 실시예를 변화시킨 것이다. 이것은 Si3N4막 15상에다 직접 축전 전극 146a의 최하부의 폴리실리콘막을 형성시키는 것이 제21a도에 도시한 일곱번째 실시예와 다르다.
제21b도의 변화된 실시예는 다음 프로세스에 의하여 제조될 수 있다. 우선, 제22a도에 도시한 구조와 동일한, 제23a도에 도시한 층구조를 형성시킨 다음에 Si3N4막 15의 전면상에다 CVD 또는 LPCVD로 불순물로 도우핑된 폴리실리콘막 246a를 두께 약 1000[Å]정도로 증착시키고나서 마스크로서 레지스트막을 사용하는 RIE법으로 폴리실리콘막 246a로 선택제거함으로써 드레인 영역 13보다 넓은 개구 1531이 만들어진다. 대안적으로는 Si3N4막 15의 전면상에다 폴리실리콘막 246a를 두께 약 2000[Å]정도로 형성하고 레이저비임을 사용하여 그 위에다 오목볼록한 부를 만든 다음에, 레지스트막(도시되어 있지 않음)을 형성하는 RIE등의 이방성 에칭법으로 Si3N4막 15를 선택·제거할 수 있고, 그것에 의하여 제23c도에 도시한 바와 같이 Si3N4막 15에 개구 1532를 형성시킨다. 상기 에칭공정에 있어서는 CF4/H2함유 에칭가스를 사용한다.
그리고 제23d도에 도시한 바와 같이, 제23c도에 도시한 Si기판 11의 전면상에다 CVD 또는 LPCVD로 불순물로 도우핑된 폴리실리콘을 두께 1000[Å]정도로 증착시키고나서 제23e도에 도시한 바와 같이 폴리실리콘막 346a1의 전면상에다 CVD 또는 LPCVD로 SiO2막 142a2를 두께 1000[Å]정도로 증착시킨 다음에 제23f도에 도시한 바와 같이, CF4/H2함유 에칭가스를 사용하는 RIE법으로 SiO2막 142a2에 개구 1533을 형성시킨다. 또한 개구 1533을 가지고 있는 SiO2막 142a2의 전면상에다 CVD 또는 LPCVD로 불순물로 도우핑된 폴리실리콘막 346a2를 두께 약 1000[Å]정도로 증착시킨다. SiO2막 142a2와 폴리실리콘막 346a2의 증착과, 개구 1533의 형성은 필요에 따라 반복적으로 그 과정을 행한다. 이어서, 폴리실리콘막 346a2, SiO2막 142a2, 폴리실리콘막 346a1, 246a에 RIE로 패턴공정을 행한 다음에 HF 함유 액체를 사용하는 등방성 에칭기술로 SiO2막 1422의 잔여부분을 완전히 제거시킨다. HF 액체로 그 위에 오목볼록한 부를 가지는 제23h도에 도시한 단면을 지닌 축적 146A를 형성시킨다. 설명한대로 축적 전극 146a를 둘러싸도록하기 위하여 인접 폴리실리콘막들 사이에 갭 84a가 형성되어 있고, 제23i도에 도시한 바와 같이 축적 전극 146의 노출표면에 열처리를 행함으로써 축적 전극 146 둘레에 유전체막 147a를 형성시킨다. 그리고 둘레에 유전체막 147a이 형성되어 있는 축적 전극 146을 커버하도록하기 위하여 불순물로 도우핑된 폴리실리콘막으로 된 대향 전극 148a를 만든다. 최종적으로, 절연막 119와 비트 라인 120을 연속적으로 형성시킨다.
제24도는 보통 DRAM 셀에 비하여 본 발명의 잇점을 설명하는 그래프이다. 제24도의 수평축은 종래의 DRAM 셀과 제6a도의 두번째 실시예 및 제13a도의 네번째 실시예의 DRAM 셀들이다. 전술한 바와 같이, 두번째 실시예의 축적캐패시터는 하나의 폴리실리콘막을 가지고 네번째 실시예의 축적캐패시터는 두개의 폴리실리콘막을 가진다. 그래프의 수평축은 각 축적캐패시터의 용량의 상대체이고, 거기에서 종래 형태의 용량치는 기준치로서 "1"에 설정된다. 기호 "0"은 실험치이고, "X"는 이론치이다. 실험에 사용한 DRAM 셀은 4M 비트이고, 그래프에서 알 수 있는 바와 같이 종래의 캐패시터의 용량에 비하여 실시예들의 용량은 충분히 향상되었다. 환언하면, 집적도의 변화없이 거의 2 내지 3배정도 캐패시터의 용량이 증가되었다.
이제부터 첫번째 실시예에서 얻지 못하였던 잇점들이 전술한 두번째 내지 일곱번째 실시예들에 있다는 것을 서술할 것이다. 제25a도와 제25b도에서 본 발명의 부가적인 잇점을 설명한다. 기호 X1은 축적캐패시터의 막이고, X2는 그의 중심부이다. 제25a도는 첫번째 실시예에, 제25b도는 두번째 내지 일곱번째 실시예와 관련이 있다.
첫번째 실시예에 있어서는 n_ +형 폴리실리콘막을 에칭함으로써 홈 16C이 형성되고, 따라서 막 끝들과 중심의 끝들과의 사이의 거리 a, b, c, d는 서로 같아야 하는데, 즉 a=b=c=d이다. 한편, 축적 전극의 막들간을 접속시키기 위한 패턴공정 및 개구의 위치에 따라서, 본 발명의 축적 전극의 막의 형태를 변형시킬 수 있다. 따라서 거리 a, b, c, d는 임의적이다. 즉, a/=b/=c/=d이다. 또한 여섯번째 실시예에서 얻어진 잇점을 설명한다. 또한, 제25b도의 X2치는 제25a도의 X2치보다 작게할 수 있다. 즉, 축적캐패시터의 용량을 증가시킬 수 있다. 더우기 SiO2막들을 완전히 제거함으로써 갭을 만들 수 있으므로 정확하게 갭의 깊이를 조절할 수 있다.
제26, 27도와 제28a도 내지 제28g도에 의거하여 본 발명의 여덟번째 실시예를 서술한다. 여덟번째 실시예의 기본 구성은 인접 DRAM 셀들의 축적캐패시터를 상호부분적으로 오우버랩하도록 한 것이다. 이러한 구성은 인접 워어드 라인들 사이의 불접속을 방지해주는 잇점이 있다. 전술한 바와 같이, 축적캐패시터의 폴리실리콘막은 절연막에 의하여 둘러싸여 있는 워어드라인들 상으로 확장한다. 따라서, 인접 워어드 라인들 사이의 계단부분이 절연막을 함유한 층구조에 형성되어야 한다. 많아진 폴리실리콘막들로 축적 캐패시터가 형성됨에 따라 계단부가 크게 되고 이것은 비트 라인의 불접속이 원인이 된다. 여덟번째 실시예는 소망하지 않은 계단부의 방지에 아주 효과적이다.
제26도는 본 발명의 여덟번째 실시예의 요부의 평면도이고, 제27도는 제26도에 도시한 라인 ⅩⅩⅦ-ⅩⅩⅦ을 따라 취한 단면도이다. 상기 전도들에 도시되어 있는 바와 같이, 폴리실리콘막 356a와 폴리실리콘막 366a로 구성된 축적 전극의 워어드 라인 WL2상으로 확장하는 폴리실리콘막 356a는 대향 전극 158을 거쳐서, 폴리실리콘막 366b, 356b로 이루어지고 상기 축적캐패시터에 인접한 축적 전극의 워어드 라인 WL3상으로 확장하는 폴리실리콘막 366b로 오우버 랩한다. 이러한 구조로 두 셀들상으로 확장하는 비트라인 120의 계단부가 생기는 것을 방지할 수 있다.
제26도 및 제27도의 구조를 제28a도 내지 제28g도에 의거하여 후술하는 공정으로 제조할 수 있다,.
제28a도를 언급하면, Si기판 11의 표면에 국부산화기법으로 열적산화공정을 행함으로써, 이에 의하여 전계 산화막 21이 두께 약 5000[Å]정도로 형성된다. 그리고 열적 산화 공정으로 게이트 산화막 21을 두께 약 200[Å]정도로 형성시키고나서 Si기판 11의 전면상에다 CVD 또는 LPCVD로 폴리실리콘막을 두께 약 3000[Å]정도로 성장시킨다. 또한, 폴리실리콘막 안으로 인 이온을 확산시켜 저저항의 폴리실리콘을 만든 다음에 그 폴리실리콘막에 패턴공정을 행하고, 그것에 의하여 제28도에 도시되어 있는 바와 같이 게이트 전극(워어드 라인들) WL1내지 WL4가 형성된다. 그리고 불순물 농도 약 1×1015[㎝-3], 에너지 70[kev]이게 Si기판 11안으로 AS +이온을 주입시키고, 여기에서는 마스크 막들로서 워어드 라인 WL1내지 WL4를 사용한다. 그리하면 Si기판 11에 드레인 영역 13a, 13b와 소오스 영역 14a, 14b가 형성된다.
제28b도에 도시한 바와 같이, Si3N4막 15, 그리고 SiO2막 152를 CVD 또는 LPCVD로 연속적으로 성장시킨다. 상기 Si3N4막 15와 SiO2막 152의 두께는 각각 1000[Å]이다. 이어서 제28도에 도시한 바와 같이, 포토리소그라피기술로 콘택트 홀 163a, 163b를 형성하여 드레인 영역 13a, 13b가 노출되도록한 다음에 제28b도의 Si기판의 전면상에다 CVD 또는 LPCVD로 폴리실리콘막을 두께 약 1000[Å]정도로 증착시키고나서 불순물 농도 1×1015[㎝-3], 에너지 50[kev]이게 폴리실리콘막 안으로 AS +이온을 주입시켜 저저항의 폴리실리콘막을 만든다. 그리고 폴리실리콘에 패턴공정을 행하고, 이에 의하여 제28c도에 도시한 바와 같이 하부 축적 전극막 356a, 356b가 형성된다.
또한, 제28c도의 Si기판 11의 전면상에다 CVD 또는 LPCVD로 SiO2막을 두께 약 1000[Å]정도로 증착시킨다. 비록 막의 재질을 SiO2막으로 제한하지 아니하지만, 에칭을 하지 아니하고서 폴리실리콘막이 남아있도록 선택적으로 제거할 수 있는 재질을 사용할 필요가 있다. 왜냐하면 다음 공정에서 선택·제거되기 때문이다. 이어서, SiO2막을 패턴공정을 행하여 그것을 통하여 하부 축적 전극막 356a, 356b가 노출되는 콘택트 호올이 형성되도록 한다. 또한, 제28d도의 전면상에다 CVD 또는 LPCVD로 폴리실리콘막을 두께 1000[Å]정도로 증착시키고 나서 불순물 농도 1×1015[㎝-3], 에너지 50[kev]이게 CVD 또는 LPCVD로 폴리실리콘막 안으로 AS +이온을 주입시킨 다음에 폴리실리콘막에 패턴공정을 행하고, 그것에 의하여 제28e도에 도시한 바와 같이 상부 축적 전극막 366a, 366b가 형성된다.
계속해서, 제28f도에 도시한 바와 같이, 제28e도의 Si기판 11을, SiO2막을 선택에칭할 수 있는 에칭 액체, 예를 들면 HF 액체에 집어 넣어 SiO2막 152, 162가 이방성 에칭 기법에 의하여 완전히 제거되도록 한다. 이 단계에 있어서는 워어드 라인 WL1내지 WL4가 Si3N4막 15로 덮혀져 있기 때문에 그들을 에칭하지 아니한다. 이어서, 축전 전극들의 폴리실리콘막 356a, 356b, 366a, 366b의 각각의 표면상에다 SiO2막으로 이루어진 유전체막을 형성시킨다. SiO2막은 열적 산화 공정으로 형성시킨다. 열적 산화 공정에 있어서는, 10[torr]이하의 저압에서 산화 분위기를 유지시키고서 축적 전극 각각의 둘레에 축적 전극막 356a 및 366a, 356b 및 366b의 대향 표면들 상에라도 균일한 SiO2막을 형성시킬 수 있다. SiO2막 대신에, 축적 전극의 표면상에다 CVD 또는 LPCVD로 형성시킨 유전체 막의 역할을 하는 Si3N4막을 성장시킬 수 있다. 그리고 대향 전극 158을 형성하기 위하여, 제28f도에 도시한 Si기판 11의 전면상에다 CVD 또는 LPCVD로 폴리실리콘막을 두께 약 2000[Å]정도로 성장시켜서 축적 전극막 356a, 356b, 366a, 366b의 전면을 둘러싸도록 한다. 이 과정에서, 10[torr]이하의 저압 분위기중에서 폴리실리콘막을 성장시키는 것이 바람직하다.
상기 조건하에서 가운데에 갭이 내재되어 있는 축적 전극막들의 표면들 상에라도 폴리실리콘막을 성장시킬 수 있다. 저저항의 대향 전극 158을 얻기 위하여, POCl3을 게이트로서 사용하는 가스 확산으로 인을, 대향 전극 158을 형성하는데 사용한 폴리실리콘막안으로 도우핑시킨 다음에 저저항의 폴리실리콘막에 패턴공정을 행하고, 그에 의하여 제28g도에 도시한 단면을 지닌 대향 전극 158이 만들어진다. 또한, 제28g도의 Si기판 11의 전면상에다 CVD 또는 LPCVD로 SiO2막 119를 두께 약 2000[Å]정도로 성장시키고서 소오스영역 14a와 14b는 콘택트 호올을 통하여 노출된다. 그리고 콘택트 호올을 가지는 SiO2막 119상에다 폴리실리콘막을 두께 약 1000[Å]정도로 성장시킨 다음에 불순물 농도 1×1016[㎝-3], 에너지 50[kev]이도록 성장한 폴리실리콘막안으로, AS +이온을 주입시킨 후에, 폴리실리콘막 119상에다 CVD 또는 LPCVD로 텅스텐 실리사이드(WSi)를 두께 약 2000[Å]정도로 성장시킨다. 또한, Si기판 11의 전면상에다 PSG막 121을 두께 약 0.5[㎛]정도로 성장시키고, PSG막 121상에다 Al배선 200a-200d를 두께 약 1[㎛]정도로 형성시킨다. Al 배선 200a-200d는 관련 배선 WL1-WL4에 연결되어 있다. 이들 접속은 워어드 라인들의 저항을 낮게 하는데 기여한다. 여덟번째 실시예를 두번째 내지 일곱번째 실시예에 적용시킬 수 있다.
세번째, 네번째, 여섯번째, 일곱번째 실시예들에 있어서는 동일 레지스트막으로 상방 인접 폴리실리콘막을 형성시킨 것이다. 한편, 인접 폴리실리콘막중에서 하부 전극을 우선적으로 패턴하고나서 패턴화한 폴리실리콘막상에다 막을 증착시킨 후에 막상에 형성된 상부 폴리실리콘막을 패턴한다. 이 경우에, 인접 폴리실리콘막들에 대한 동일 레지스트막을 사용할 필요는 없다.
본 발명은 상술한 실시예들에 제한을 하지 아니하고 본 발명의 범위내에서 다양한 수정과 변화를 가할수 있다.

Claims (21)

  1. 기판에 형성되어 있고, 그 기판상에 형성된 전계 절연막에 의하여 한정되는 영역내에 위치되어 있는 한쌍의 불순물 확산 영역들과, 한쌍의 불순물 확산 영역들간에 위치되어 있고, 절연막에 의하여 커버되는 게이트 전극과로 구성된 전송 트랜지스터, 그 전송트랜지스터와 상기 기판상에 형성된 축적 캐패시터와로 이루어진 다이나믹 셀, 그 다이나믹 셀 다수로 구성되어 있는 다이나믹 랜덤 액세스 메모리 장치에 있어서, 상호 스태크된 전도성 막들간에 갭이 형성되어 있도록 한 식으로 쌓여져 있는 다수의 전도성 막들로 이루어져 있고, 불순물 확산 영역들중에서 어느 한 영역에 접속되어 있는 축적 전극으로 구성되는 축적 캐패시터와, 축적 전극 둘레에 형성된 유전체막과, 그 둘레에 유전체막이 형성되어 있는 축적 전극 둘레에 형성되어 있는 대향 전극과로 이루어져 있는 다이나믹 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 축적 전극이 게이트 전극 및 절연막상으로 확장하는 다이나믹 랜덤 액세스 메모리 장치.
  3. 제3항에 있어서, 스태크된 전도성 막들중에서 최하부의 전도성 막이 상기 한쌍의 불순물 확산 영역들중의 한 영역과 콘택트하게 되고, 상기 최하부의 전도성막 이외의 다른 전도성 막들 각각이 인접 하부 전도성막과 콘택트하게 되는 다이나믹 랜덤 액세스 메모리 장치.
  4. 제1항에 있어서, 스태크된 전도성 막들중에서 최하부의 전도성 막이 상기 한쌍의 불순물 확산 영역들중의 한 영역과 콘택트하게 되고, 그 이외의 다른 전도성 막들이 최상부의 전도성막과 콘택트하게 되는 다이나믹 랜덤 액세스 메모리 장치.
  5. 제1항에 있어서, 축적 전극의 끝부분이 다른 부분보다 더 두껍게 되어 있는 다이나믹 랜덤 액세스 메모리 장치.
  6. 제1항에 있어서, 스태크된 전도성 막들중에서 최하부의 전도성막과 절연막과의 사이에 갭이 형성되어 있고, 그 갭에다 대향전극을 형성시켜 축적 전극의 표면을 커버하도록 하는 다이나믹 랜덤 액세스 메모리 장치.
  7. 제1항에 있어서, 한 다이나믹 셀의 축적캐패시터의 축적 전극이 상기 다이나믹 셀에 인접해 있는 다른 다이나믹 셀의 축적캐패시터의 축적 전극과 부분적으로 오우버랩하고, 그리고 거기에서 상호 인접 축적 전극들이 서로 다른 층 레벨에 있는 다이나믹 랜덤 액세스 메모리 장치.
  8. 기판상에 형성된 전계 절연막에 의하여 한정되는 영역내에 있는 한쌍의 불순물 확산 영역으로 이루어져 있는 전송 트랜지스터를 형성하는 공정, 상기 한쌍의 불순물 확산 영역 사이에 있는 게이트 전극, 절연목적으로 전송 트랜지스터를 커버하도록 하기 위하여 절연막을 형성시키는 공정, 절연막상에 첫번째 전도성막을 형성시키는 공정, 첫번째 전도성막의 재질과 다른 재질로 만든 막을 형성시키는 공정, 상기 막상에 두번째 전도성 막을 형성시키는 공정, 막과, 첫번째 및 두번째 전도성 막들을 패턴하는 공정, 등방성 에칭 기술로 막을 제거시키는 공정, 상기 공정들로 다이나믹 랜덤 액세스 메모리 장치를 제조하는 방법.
  9. 제8항에 있어서, 절연막, 첫번째 전도성 막 및 막을 관통하는 개구를 만들어 그 개구를 통하여 불순물 확산 영역들이 노출되도록 한 다음에 두번째 전도성 막을 형성시키는 공정을 더 포함하는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  10. 제8항에 있어서, 절연막에다 첫번째 개구를 만들고서 절연막상에다 첫번째 전도성 막을 형성시키는 공정과, 첫번째 전도성 막상에 형성된 막에다 두번째 개구를 만들고서 두번째 전도성 막을 형성시키는 공정을 더 포함하는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  11. 제8항에 있어서, 막이 SiO2막이고, 절연막이 Si3N4막이며, 그리고 거기에서 첫번째 및 두번째 전도성 막은 폴리실리콘막이고, 제거 공정에 있어서의 등방성 에칭은 불화수소(HF)함유 액체를 사용하는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  12. 제8항에 있어서, 막이 Si3N4막이고, SiO2막이며, 그리고 거기에서 첫번째 및 두번째 전도성 막이 폴리실리콘막이고, 제거 공정에 있어서의 등방성 에칭은 인산(PH3PO4)함유 액체를 사용하는, 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  13. 제8항에 있어서, 패턴화된 첫번째 및 두번째 전도성 막 둘레에 유전체막을 형성시키는 공정을 포함하는 다이나믹 랜덤 액세스 메모리 장치를 제조하는 방법.
  14. 제13항에 있어서, 10(torr)이하의 저압에서 산소 분위기를 설정하는 열적산화 공정으로 유전체막을 형성시키는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  15. 제13항에 있어서, 절연막상에 두번째 전도성 막을 형성시킴으로써 그에 의하여 두번째 전도성 막상에 첫번째 전도성 막이 형성되고, 두번째 전도성 막과 첫번째 전도성 막의 재질이 서로 다른 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  16. 기판상에 형성된 전계 절연막에 의하여 한정되는 영역내에 있는 한쌍의 불순물 확산 영역으로 이루어져 있는 전송 트랜지스터를 형성하는 공정, 상기 한쌍의 불순물 확산 영역 사이에 있는 게이트 전극, 절연목적으로 전송 트랜지스터를 커버하도록 하기 위하여 절연막을 형성시키는 공정, 절연막상에 첫번째 전도성막을 형성시키는 공정, 첫번째 전도성 막상에 두번째 전도성 막을 형성시키고, 첫번째 전도성 막에 있어서의 에칭율과 두번째 전동성 막에 있어서의 에칭율이 다른 공정, 캐패시터의 축적 전극의 크기를 원하는 바에 따라서 첫번째 및 두번째 전도성 막들을 패턴하는 공정, 패턴화한 첫번째 및 두번째 전도성 막들의 막들중에서 어느 하나를 선택 에칭하여 홈이 형성되도록 하는 공정, 첫번째 및 두번째 전도성 노출표면 둘레에다 절연막을 형성시키는 공정, 그 둘레에 유전체막이 형성되어 있는 첫번째 및 두번째 전도성 막들을 완전히 커버하도록 하기 위하여 세번째 전도성 막을 형성시키는 공정, 상기 공정들로 다이나믹 랜덤 액세스 메모리 장치를 제조하는 방법.
  17. 제16항에 있어서, 첫번째 전도성 막을 형성시킨 다음에 두번째 전도성 막을 형성시키는 공정을 반복적으로 행하는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  18. 제16항에 있어서, 첫번째 및 두번째 전도성 막의 재질이 서로 다른 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  19. 제16항에 있어서, 두번째 전도성 막에 있어서의 에칭율과 첫번째 전도성 막에 있어서의 에칭율이 다르도록 두번째 전도성 막안으로 불순물 이온을 도우핑시키는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  20. 제16항에 있어서, 첫번째 전도성 막은 불순물로 도우핑시키지 않은(즉, 순수한) 폴리실리콘막이고, 두번째 전도성 막이 n+형 불순물로 도우핑된 폴리실리콘막인 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
  21. 제16항에 있어서, 첫번째 및 두번째 전도성 막을 형성시키는 공정을 플라즈마 보조 화학 기상 증착공정으로 행하여서 첫번째 및 두번째 막이 800[℃]이하의 저온에서 성장될 수 있도록 하는 다이나믹 랜덤 액세스 메모리 장치의 제조방법.
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