JPS59104161A - １トランジスタ型半導体記憶装置 - Google Patents
１トランジスタ型半導体記憶装置Info
- Publication number
- JPS59104161A JPS59104161A JP57214252A JP21425282A JPS59104161A JP S59104161 A JPS59104161 A JP S59104161A JP 57214252 A JP57214252 A JP 57214252A JP 21425282 A JP21425282 A JP 21425282A JP S59104161 A JPS59104161 A JP S59104161A
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- memory cell
- polycrystalline
- storage capacitor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｌトランジスタ型のＭＩＳ半導体記憶装置（以
下ＭＩ８メモリーと記す）に関するものである。
下ＭＩ８メモリーと記す）に関するものである。
従米、一般的にダイナミック型ランダムアクセスメモリ
ー（旬下ＤＲＡＭとＮ？す）として１トランジスタ型メ
モリーセルが用いられている。第１図は槌来より用いら
れているこの】トランジスタ型のメモリーセルを用いた
１） ＲＡ Ｍの情報の書き込みと読み出しを行なう部
分の等価回路である。
ー（旬下ＤＲＡＭとＮ？す）として１トランジスタ型メ
モリーセルが用いられている。第１図は槌来より用いら
れているこの】トランジスタ型のメモリーセルを用いた
１） ＲＡ Ｍの情報の書き込みと読み出しを行なう部
分の等価回路である。
第１図の回路に於いて、メモリーセル（Ｍ、Ｃ，）５の
ワード線２を窩電位にしてＣ８の情報をデジット線３に
Ｍノみ出した時、Ｃｓの蓄積情報が＼＼１Ｎ 又は％０
１であることによってデジット線の電位のちがいΔＶは
次式の仲に表わされる。
ワード線２を窩電位にしてＣ８の情報をデジット線３に
Ｍノみ出した時、Ｃｓの蓄積情報が＼＼１Ｎ 又は％０
１であることによってデジット線の電位のちがいΔＶは
次式の仲に表わされる。
ΔＶ ＝ （Ｖ８Ｈ−Ｖｓ＋、 ）−・
・（１）１、−１− Ｃｓ ／ Ｃｓ ここで、ＣＢ、 Ｃ８，Ｖｓｎ、 Ｖｓｔ、ｌｄ次のと
おりである。
・（１）１、−１− Ｃｓ ／ Ｃｓ ここで、ＣＢ、 Ｃ８，Ｖｓｎ、 Ｖｓｔ、ｌｄ次のと
おりである。
ＣＢ：デジット線の容ｔ
Ｃ８：メモリーセルの蓄積キャパシタの容量Ｖ８Ｈ：蓄
積情報−ＩＮのセル電位 Ｖ８Ｌ ：蓄積情報型０〃のセル市１位ＤＲＡＭに於い
てげΔ■が小さく斤るとセンスアンプ１が安定Ｋｔｂ作
しなくなる。メモリーセル構造を従来とｌｎｌじ１捷で
、メモリーを大容量化し、て１ビット当りのメモリーセ
ルの面積が減少すると、蓄積キャパシタの容ｉｓ−Ｃｓ
も減少し、（１）式よシΔＶも減少［２、センスアンプ
が安定ニ動作しにくくなるという欠点があった。
積情報−ＩＮのセル電位 Ｖ８Ｌ ：蓄積情報型０〃のセル市１位ＤＲＡＭに於い
てげΔ■が小さく斤るとセンスアンプ１が安定Ｋｔｂ作
しなくなる。メモリーセル構造を従来とｌｎｌじ１捷で
、メモリーを大容量化し、て１ビット当りのメモリーセ
ルの面積が減少すると、蓄積キャパシタの容ｉｓ−Ｃｓ
も減少し、（１）式よシΔＶも減少［２、センスアンプ
が安定ニ動作しにくくなるという欠点があった。
なお、第１図に於いて、１はセンスアンプ（Ｓ。
Ａ、）、２ＶＴメモリーセル５を駆動するためのワード
線、２′はダミーメモリーセル６を駆動するためのワー
ド線、３．３’はデジット線、４．４’ＨデジツトＩｖ
ｉ！に付随ｔ−，た浮迦容量、５はメモリーセル（Ｍ、
Ｃ，）、６はダミーメモリーセル（１）、Ｍ、Ｃ，）で
ある。ｔｆｃ５のメモリーセルに於いて、Ｑ、＋は転送
トランジスタ、Ｃｓは蓄積キャパシタ谷旬である。
線、２′はダミーメモリーセル６を駆動するためのワー
ド線、３．３’はデジット線、４．４’ＨデジツトＩｖ
ｉ！に付随ｔ−，た浮迦容量、５はメモリーセル（Ｍ、
Ｃ，）、６はダミーメモリーセル（１）、Ｍ、Ｃ，）で
ある。ｔｆｃ５のメモリーセルに於いて、Ｑ、＋は転送
トランジスタ、Ｃｓは蓄積キャパシタ谷旬である。
ダミーメモリーセル６に於いて、Ｑｌ、は転送トランジ
スタ、Ｑ、はりセットトランジスタ、Ｃｎｆ−ｒ蓄積キ
ャパシタ各相である。ノ用常ＣＤけＣ８の半分の容量に
なるように設計されている。
スタ、Ｑ、はりセットトランジスタ、Ｃｎｆ−ｒ蓄積キ
ャパシタ各相である。ノ用常ＣＤけＣ８の半分の容量に
なるように設計されている。
第２図に従来のメモリーセルの構造の一例の平面図と断
面図を示す。第２図に於いて、Ｐ型シリコン基板７、フ
ィールド絶縁膜８、蓄積キャパシタの対極の一つを形成
している多結晶シリコン９、転送トランジスタのゲート
を形成１．ている多結晶シリコン１０、配線材料１２．
１２はＮ型不純物が導入された領域１２、活ｆ１領域１
３が設けられる。
面図を示す。第２図に於いて、Ｐ型シリコン基板７、フ
ィールド絶縁膜８、蓄積キャパシタの対極の一つを形成
している多結晶シリコン９、転送トランジスタのゲート
を形成１．ている多結晶シリコン１０、配線材料１２．
１２はＮ型不純物が導入された領域１２、活ｆ１領域１
３が設けられる。
従来の一般的に用いられているメモリーセルに於いては
、隣り合う二つのメモリーセルの蓄積キャパシタの対極
の一つけ同一多結晶半導体層９で形成され、且つ、もう
一方の対極は、上記多結晶半導体層と別の層ではあるが
隣り合う二つのメモリーセルに於いては同じ工程で形成
されたＮ不純物導入領域１２（’ｔたは、同じ層の多結
晶半導体層）を、フィールド絶縁膜８によって絶縁する
ことによって、隣り合う二つのメモリーセルの蓄積キャ
パシタをそれぞれ別個に形成していたため、限られたメ
モリーセルの領域内に、十分な容量をもった蓄積キャパ
シタを形成することが困郵であるという欠点があった。
、隣り合う二つのメモリーセルの蓄積キャパシタの対極
の一つけ同一多結晶半導体層９で形成され、且つ、もう
一方の対極は、上記多結晶半導体層と別の層ではあるが
隣り合う二つのメモリーセルに於いては同じ工程で形成
されたＮ不純物導入領域１２（’ｔたは、同じ層の多結
晶半導体層）を、フィールド絶縁膜８によって絶縁する
ことによって、隣り合う二つのメモリーセルの蓄積キャ
パシタをそれぞれ別個に形成していたため、限られたメ
モリーセルの領域内に、十分な容量をもった蓄積キャパ
シタを形成することが困郵であるという欠点があった。
本発明の目的は集積度を向上せしめた記憶装備を提供す
ることにある。
ることにある。
本発明によるメモリーセルは１トランジスタ型のＭＩＳ
メモリーのメモリーセルに於いて、隣り合う二つのメモ
リーセルの蓄積キャパシタの対極の一つが同一多結晶半
導体層で形成され、目、つ、上記の隣り合う二つのメモ
リーセルのｘｔｂキャパシタのもう一方の対極が、上記
多結晶半導体層と異なっ７？：ＮＩＩで、なお−目つ、
隣シ合う二つのメモリーセルの蓄積キャパシタに於いて
も、互いに異すった層の多結晶半導体層で形成され、上
ｉピ三１＠の多結晶半導体層が隣ね合う二つのメモリー
セル間において重ねられることにより、隣り合う二つの
メモリーセルの蓄積キャパシタが同じ場所に形成された
ことを特徴とする。
メモリーのメモリーセルに於いて、隣り合う二つのメモ
リーセルの蓄積キャパシタの対極の一つが同一多結晶半
導体層で形成され、目、つ、上記の隣り合う二つのメモ
リーセルのｘｔｂキャパシタのもう一方の対極が、上記
多結晶半導体層と異なっ７？：ＮＩＩで、なお−目つ、
隣シ合う二つのメモリーセルの蓄積キャパシタに於いて
も、互いに異すった層の多結晶半導体層で形成され、上
ｉピ三１＠の多結晶半導体層が隣ね合う二つのメモリー
セル間において重ねられることにより、隣り合う二つの
メモリーセルの蓄積キャパシタが同じ場所に形成された
ことを特徴とする。
本発明によれは、限られたメモリーセルの領域内に、十
分な答旬゛をもった蓄積キャパシタを形成することがで
きる。
分な答旬゛をもった蓄積キャパシタを形成することがで
きる。
５−
以下に第３図を用いて、本発明の詳細な説明する。
１ずＰ型シリコン基板】４の活性飴域」ソ、外のところ
に、フィールド絶％Ｊ：Ｉ５を形成する。次にシリコン
基板１４上に転送トランジスタのゲート絶縁膜となる二
酸化シリコン験１６を形成し、その後、前記二酸化シリ
コンｖ１６の必要で々い部分を写真蝕刻工程によりセリ
除き、その」二に一部目の多結晶シリコン膜１７を形成
する。上記多結晶シリコン膜１７の必要で々い部分を′
ｑ貞帥刻工程で取り除いた後、基板表面にヒ素をイオン
打ち込み法により導入しＰ型シリコン基板１４の表面に
Ｎ型の領域１９が形成される。その後隣り合う二つのメ
モリーセルの一方の蓄積キャパシタ部の誘電１体と々ろ
絶縁枠１８を形成し、必央でない部分を同様に写真蝕刻
工程で取り除く。以上を示したのが第３図（ａ）である
。
に、フィールド絶％Ｊ：Ｉ５を形成する。次にシリコン
基板１４上に転送トランジスタのゲート絶縁膜となる二
酸化シリコン験１６を形成し、その後、前記二酸化シリ
コンｖ１６の必要で々い部分を写真蝕刻工程によりセリ
除き、その」二に一部目の多結晶シリコン膜１７を形成
する。上記多結晶シリコン膜１７の必要で々い部分を′
ｑ貞帥刻工程で取り除いた後、基板表面にヒ素をイオン
打ち込み法により導入しＰ型シリコン基板１４の表面に
Ｎ型の領域１９が形成される。その後隣り合う二つのメ
モリーセルの一方の蓄積キャパシタ部の誘電１体と々ろ
絶縁枠１８を形成し、必央でない部分を同様に写真蝕刻
工程で取り除く。以上を示したのが第３図（ａ）である
。
次に層間絶縁のために二酸化シリコン膜２１を形成した
僅、上で述べたことと全く同様にして、第２層の多結晶
シリコン膜２２及び絶ｆ−″ｌ１７．Ｙ２３を６− 必要な部分に形成する。ここで、前記第２１＠多結晶シ
リコン膜２２は隣り合う二つのメモリーセルが共有する
蓄積キャパシタの対＄ｙに、給縁胛２３は隣り合う二つ
のメモリーセルの一方の蓄株キャパシタ部の誘電体とし
て用いるものである。これを第３ツ１（ｂ）に示す。
僅、上で述べたことと全く同様にして、第２層の多結晶
シリコン膜２２及び絶ｆ−″ｌ１７．Ｙ２３を６− 必要な部分に形成する。ここで、前記第２１＠多結晶シ
リコン膜２２は隣り合う二つのメモリーセルが共有する
蓄積キャパシタの対＄ｙに、給縁胛２３は隣り合う二つ
のメモリーセルの一方の蓄株キャパシタ部の誘電体とし
て用いるものである。これを第３ツ１（ｂ）に示す。
その稗、ｌ曽Ｉｔ−ｉｔ ｆｊ縁のために二酸化シリコ
ン膜ヲ形成したＶ・、基板トの必要でない部分の二酸化
シリコンＮｈを上記のようにして増り除いた債、第３層
の多結晶シ１）：１ン２４を上で述べた方法で必要な部
分に形成する。この状態を示［またものが第３図（Ｃ）
であｌ’１Ｘ−Ｆたその平面図が第３図（ｄ）である。
ン膜ヲ形成したＶ・、基板トの必要でない部分の二酸化
シリコンＮｈを上記のようにして増り除いた債、第３層
の多結晶シ１）：１ン２４を上で述べた方法で必要な部
分に形成する。この状態を示［またものが第３図（Ｃ）
であｌ’１Ｘ−Ｆたその平面図が第３図（ｄ）である。
その′Ｐ：は公知のコンタクト開孔、配線工稈を行うこ
とによって完成することができる。これＶＣよって隣り
合う二つのメモリーセルの一方のメモリーセルの蓄積キ
ャパシタが多結晶シリコン帷１７、絶縁膜１８、多結晶
シリコン膜２２で形成され、もう一方のメモリーセルの
蓄積キャパシタが多結晶シリコン嘩２２、絶＃脆２３
、多結晶シリコン膜２４で形成されたことになる。
とによって完成することができる。これＶＣよって隣り
合う二つのメモリーセルの一方のメモリーセルの蓄積キ
ャパシタが多結晶シリコン帷１７、絶縁膜１８、多結晶
シリコン膜２２で形成され、もう一方のメモリーセルの
蓄積キャパシタが多結晶シリコン嘩２２、絶＃脆２３
、多結晶シリコン膜２４で形成されたことになる。
以上のように、本発明では、１トランジスタ型のＭＩＳ
メモリーセルに於いて、隣り合う二つのメモリーセルの
蓄積キャパシタの対極の一つが同一多結晶半導体層で形
成され、且つ、上記の隣り合う二つのメモリーセルの蓄
積キャパシタのもう一方の対極が、上配多結晶半２縛体
層と異なっｆｃＪ曽で、なお且つ、隣り合う二つのメモ
リーセルの蓄積キャパシタに於いても、互いに異なっｆ
ｃＪ−の多結晶半導体層で形成され、上Ｈｅ三層の多結
晶半導体層が隣り合うメモリーセル間に於いて市ねられ
ることによす、隣り合う二つのメモリーセルの蓄積キャ
パシタが同じ場所に形成されるので、限られたメモリー
セルの領域内に、十分な容量をもった蓄積キャパシタを
形成することができる。
メモリーセルに於いて、隣り合う二つのメモリーセルの
蓄積キャパシタの対極の一つが同一多結晶半導体層で形
成され、且つ、上記の隣り合う二つのメモリーセルの蓄
積キャパシタのもう一方の対極が、上配多結晶半２縛体
層と異なっｆｃＪ曽で、なお且つ、隣り合う二つのメモ
リーセルの蓄積キャパシタに於いても、互いに異なっｆ
ｃＪ−の多結晶半導体層で形成され、上Ｈｅ三層の多結
晶半導体層が隣り合うメモリーセル間に於いて市ねられ
ることによす、隣り合う二つのメモリーセルの蓄積キャ
パシタが同じ場所に形成されるので、限られたメモリー
セルの領域内に、十分な容量をもった蓄積キャパシタを
形成することができる。
以上の実施例に於いてはＰ型基板を用いたが、Ｎ型基板
を用いた場合ＶＣも本発明を適用できる。
を用いた場合ＶＣも本発明を適用できる。
また、蓄積キャパシタの対極に多結晶半導体以外の他の
導電体を用いる等、本発明の構成物質を変えても、本発
明を実施することができる。
導電体を用いる等、本発明の構成物質を変えても、本発
明を実施することができる。
第１図はダイナミック型ランタムアクセスメモリーの情
報の誉き込みと読み出しを行なう部分の等価回路図、第
２パイ＋ （ａ） 、第２図（ｂ）は従来の１トランジ
スＩＩ型のＭＩＳ型メセメモリ−モリーセルの例」であ
り、Ｉチ２図（ａ） ｉｊ平平向、第２図（ｂ）は断面
図である。第３図（）Ｊ）乃全第３図（Ｃ）は、本発明
の一夫＾例１をＩＣ屡造工程１）咳に林、Ｆす１した断
面図であり、第３Ｌツｉ （ｄ） ｆｄ ；Ｆｉ ニー
１回１（Ｃ）の平向■１である。 々お図に於いて １・・・・・・センヌアンブ、２・・・・・・メモリー
セルのワード祷、２′・・・・・・タミーメモリーセル
のワード４（−１３，３′・・・・・・デジッｌｉｔ、
４．４’・・・・・・テジット線に付随した浮シｌ′谷
部、５・・・・・・メモリーセル、６・・・・・・ダミ
ーメモリーセル Ｃｓ・・・・・・霜枯キャパシタ４骨
ＣＤ・・・・・・臀μｔキャハシタ容を斤、ＯＩ・・・
・・・転送トランジスタ、Ｑ、・・・・・・転送トラン
ジスタ、Ｑ、ｔ；・・・・・リセットトランジスタ、７
．１４・・・・・・シリコン基数、８゜１５・・・・・
・フィールドヤ・１け（・、９・・・・・・多結晶シリ
コン膜、ＩＣ）・・・・・・多結晶シリコンＩ、ｉ、１
１・・・・・・配紛９− 材料、１２．１９・・・・・・Ｎ型不純物が樽入された
領域、ｌ：３．２５・・・陽活性領域、１６・・・・・
・ゲート絶縁１１ａ、 ｌ ｐｙ・・・・・・多結晶
シリコン井冗、１８・・・・・・絶１−ザ膜、２１・・
団・絶縁ＩＩヴ、２２・・・・・・多結晶シリコン膜、
２３・・・・・・（Ｍ ｇＸ”にマ、２４・・・・・・
多ｈｒｌ晶シリコン！！ｊｉ 、である。 １０− 恭２ 図 （ｂ） ４晴≦ ３ 図 （と７．ン 羊３図（ｂ） 具３図（Ｃ）
報の誉き込みと読み出しを行なう部分の等価回路図、第
２パイ＋ （ａ） 、第２図（ｂ）は従来の１トランジ
スＩＩ型のＭＩＳ型メセメモリ−モリーセルの例」であ
り、Ｉチ２図（ａ） ｉｊ平平向、第２図（ｂ）は断面
図である。第３図（）Ｊ）乃全第３図（Ｃ）は、本発明
の一夫＾例１をＩＣ屡造工程１）咳に林、Ｆす１した断
面図であり、第３Ｌツｉ （ｄ） ｆｄ ；Ｆｉ ニー
１回１（Ｃ）の平向■１である。 々お図に於いて １・・・・・・センヌアンブ、２・・・・・・メモリー
セルのワード祷、２′・・・・・・タミーメモリーセル
のワード４（−１３，３′・・・・・・デジッｌｉｔ、
４．４’・・・・・・テジット線に付随した浮シｌ′谷
部、５・・・・・・メモリーセル、６・・・・・・ダミ
ーメモリーセル Ｃｓ・・・・・・霜枯キャパシタ４骨
ＣＤ・・・・・・臀μｔキャハシタ容を斤、ＯＩ・・・
・・・転送トランジスタ、Ｑ、・・・・・・転送トラン
ジスタ、Ｑ、ｔ；・・・・・リセットトランジスタ、７
．１４・・・・・・シリコン基数、８゜１５・・・・・
・フィールドヤ・１け（・、９・・・・・・多結晶シリ
コン膜、ＩＣ）・・・・・・多結晶シリコンＩ、ｉ、１
１・・・・・・配紛９− 材料、１２．１９・・・・・・Ｎ型不純物が樽入された
領域、ｌ：３．２５・・・陽活性領域、１６・・・・・
・ゲート絶縁１１ａ、 ｌ ｐｙ・・・・・・多結晶
シリコン井冗、１８・・・・・・絶１−ザ膜、２１・・
団・絶縁ＩＩヴ、２２・・・・・・多結晶シリコン膜、
２３・・・・・・（Ｍ ｇＸ”にマ、２４・・・・・・
多ｈｒｌ晶シリコン！！ｊｉ 、である。 １０− 恭２ 図 （ｂ） ４晴≦ ３ 図 （と７．ン 羊３図（ｂ） 具３図（Ｃ）
Claims (1)
- ｌトランジスタ型半導体記憶装置のメモリーセルに於い
て、隣り合う二つのメモリーセルの蓄積キャパシタの対
極の一つが同一多結晶半導体ｔ＠で形成され、且つ、上
記の隣り合う二つのメモリーセルの蓄積キャパシタのも
う一方の対←が、上記多結晶半導体層と異なった層で、
なお且つ隣り合う二つのメモリーセルの蓄積キャパシタ
に於いても、互いに異なった層の多結晶半導体層で形成
され、上記三層の多結晶半導体層が隣り合う二つのメモ
リーセル間において、重ねられることにより、隣り合う
二つのメモリーセルの蓄積キャパシタが同じ場所に形成
されたことを特徴とするｌトランジスタ型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214252A JPS59104161A (ja) | 1982-12-07 | 1982-12-07 | １トランジスタ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214252A JPS59104161A (ja) | 1982-12-07 | 1982-12-07 | １トランジスタ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104161A true JPS59104161A (ja) | 1984-06-15 |
Family
ID=16652679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214252A Pending JPS59104161A (ja) | 1982-12-07 | 1982-12-07 | １トランジスタ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104161A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155958A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| US4974040A (en) * | 1987-06-17 | 1990-11-27 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| US5138412A (en) * | 1988-09-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Dynamic ram, having an improved large capacitance |
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568871A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1982
- 1982-12-07 JP JP57214252A patent/JPS59104161A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568871A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Semiconductor memory device |
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