JPS6155958A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6155958A JPS6155958A JP59178072A JP17807284A JPS6155958A JP S6155958 A JPS6155958 A JP S6155958A JP 59178072 A JP59178072 A JP 59178072A JP 17807284 A JP17807284 A JP 17807284A JP S6155958 A JPS6155958 A JP S6155958A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- memory cell
- film
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、キャパシタに蓄積された電荷により情報記憶
を行なう、１トランジスタ／１キャパシタのメモリセル
構造をもつ半導体記憶装置に関する。
を行なう、１トランジスタ／１キャパシタのメモリセル
構造をもつ半導体記憶装置に関する。
一般に、ダイナミックＲＡＭ （以下ｄＲＡＭと称する
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやりとりするための
スイッチングＭＯＳトランジスタにより構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面積で決まる。情報を読み出す際の信号の大きさ
はその蓄８に電荷の量で決まるので、蓄積電荷量を大き
くするためには、ゲート絶縁膜を薄くするかその面積を
大きくしなければならない。ところが、ゲート絶縁膜は
信頼性上薄くすることに限界があるので、必要な蓄積電
荷量を確保するためにはキャパシタ面積をある程度以上
大きくすることが避けられず、これがメモリセルを高密
度集積化する上で大きな障害になっていた。
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやりとりするための
スイッチングＭＯＳトランジスタにより構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面積で決まる。情報を読み出す際の信号の大きさ
はその蓄８に電荷の量で決まるので、蓄積電荷量を大き
くするためには、ゲート絶縁膜を薄くするかその面積を
大きくしなければならない。ところが、ゲート絶縁膜は
信頼性上薄くすることに限界があるので、必要な蓄積電
荷量を確保するためにはキャパシタ面積をある程度以上
大きくすることが避けられず、これがメモリセルを高密
度集積化する上で大きな障害になっていた。
またこのようなｄＲＡＭの素子の微細化と高集積化に伴
って、ソフトエラーが大きな問題となってきている。ソ
フトエラーとは、パッケージなどに微量に含まれている
放射性物質からのα線がシリコン基板に入射して多数の
電子・正孔対を発生させ、これが雑音となってメモリが
誤動作する現象をいう。
って、ソフトエラーが大きな問題となってきている。ソ
フトエラーとは、パッケージなどに微量に含まれている
放射性物質からのα線がシリコン基板に入射して多数の
電子・正孔対を発生させ、これが雑音となってメモリが
誤動作する現象をいう。
（発明の目的〕
本発明は上記した点に鑑みなされたもので、高密度化を
可能とし、しかもソフトエラーを生じ難い構造とした半
導体記憶装置を提供することを目的とする。
可能とし、しかもソフトエラーを生じ難い構造とした半
導体記憶装置を提供することを目的とする。
〔発明の概要〕
本発明は、メモリセルのキャパシタを、ＭＯＳトランジ
スタのソースと電気的に接続される各メモリセル毎のキ
ャパシタｌｔｉと、これに絶縁膜を介して対向する全メ
モリセルについて共通電位とされるプレートＮ極とから
構成すること、かつその場合、フィールド領域を挟んで
一方向に隣接する二つのメモリセルのキャパシタ電極を
、フィールド絶縁膜上でプレート電極を挟んで上下に対
向するように配設したことを特徴とする。
スタのソースと電気的に接続される各メモリセル毎のキ
ャパシタｌｔｉと、これに絶縁膜を介して対向する全メ
モリセルについて共通電位とされるプレートＮ極とから
構成すること、かつその場合、フィールド領域を挟んで
一方向に隣接する二つのメモリセルのキャパシタ電極を
、フィールド絶縁膜上でプレート電極を挟んで上下に対
向するように配設したことを特徴とする。
（発明の効果）
本発明によれば、従来のように基板表面をキャパシタ電
極として用いないので、ソフトエラーに対して強いｄＲ
ＡＭが得られる。また各メモリセルのキャパシタ電極は
、フィールド領域上で互いに隣接するもの同士が積み重
さなる構造としているため、メモリセルの実効的な占有
面積が従来より小さくて済み、従ってｄＲＡＭの高密度
集積化が可能となる。また各メモリセルのキャパシタ電
極は絶縁膜により分離されるので、隣接するメモリセル
のキャパシタ間でのパンチスルー現象も確実に防止され
、この意味でも信頼性の高いｄＲＡＭが実現される。
極として用いないので、ソフトエラーに対して強いｄＲ
ＡＭが得られる。また各メモリセルのキャパシタ電極は
、フィールド領域上で互いに隣接するもの同士が積み重
さなる構造としているため、メモリセルの実効的な占有
面積が従来より小さくて済み、従ってｄＲＡＭの高密度
集積化が可能となる。また各メモリセルのキャパシタ電
極は絶縁膜により分離されるので、隣接するメモリセル
のキャパシタ間でのパンチスルー現象も確実に防止され
、この意味でも信頼性の高いｄＲＡＭが実現される。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）は一実施例のｄＲＡＭの２Ｘ２ビット分の
平面図であり、同図（ｂ）（ｃ）（ｄ）＜ ｅ ＞ ハ
それぞれ（ａ）のＡ−Ａ−、Ｂ−８−。
平面図であり、同図（ｂ）（ｃ）（ｄ）＜ ｅ ＞ ハ
それぞれ（ａ）のＡ−Ａ−、Ｂ−８−。
Ｃ−Ｃ−、Ｄ−Ｄ”断面図である。また第２図は電極お
よび配線の重なりの状態を模式的に示す斜視図である。
よび配線の重なりの状態を模式的に示す斜視図である。
これを製造工程に従って説明すると、まずｐ−型シリコ
ン基板１のフィールド領域に例えば反応性イオンエツチ
ング法により溝２を形成しこの溝２に表面が平坦になる
ようにフィールド絶縁１［１３を埋め込む。フィールド
絶縁［１３は例えばＣＶＤによる５ｉＣ）＋膜であり、
エッチバックによる平坦化技術により埋め込まれる。溝
２の内壁にはボロンなどのイオン注入により反転防止用
のｐ型層４が形成されている。このｐ型Ｈ４は、表面濃
度が１Ｘ１０１ｓ〜１ｘ１０１Ｔ／ｃ１１３程度に設定
されれば良く、基板１の濃度が高い場合には必ずしも反
転防止層の形成工程は必要ない。また溝２のＯＩ壁にイ
オン注入するのが困難であれば、底面にのみｐ型層が形
成されるようにしてもよい。
ン基板１のフィールド領域に例えば反応性イオンエツチ
ング法により溝２を形成しこの溝２に表面が平坦になる
ようにフィールド絶縁１［１３を埋め込む。フィールド
絶縁［１３は例えばＣＶＤによる５ｉＣ）＋膜であり、
エッチバックによる平坦化技術により埋め込まれる。溝
２の内壁にはボロンなどのイオン注入により反転防止用
のｐ型層４が形成されている。このｐ型Ｈ４は、表面濃
度が１Ｘ１０１ｓ〜１ｘ１０１Ｔ／ｃ１１３程度に設定
されれば良く、基板１の濃度が高い場合には必ずしも反
転防止層の形成工程は必要ない。また溝２のＯＩ壁にイ
オン注入するのが困難であれば、底面にのみｐ型層が形
成されるようにしてもよい。
こうして素子分離された基板に、熱酸化により第１ゲー
ト回化１［１６を形成し、その一部を除去して例えばヒ
素をイオン注入することにより、ＭＯＳトランジスタの
ソースの一部となるｎ＋型層５を形成する。次にｎ＋型
層５表面に一旦絶縁膜を形成し、必要なｎ＋型層５上に
のみコンタクト孔を開け、例えばリンをドープした第１
層多結晶シリコン膜を堆積し、これをバターニングして
ＭＯＳトランジスタのゲート電極７および第１キャパシ
タＩ！４１８を形成する。第１図（ａ）から明らかなよ
うに、ＭＯＳトランジスタのゲート電極７は縦方向に並
ぶ各メモリセルについて連続的に配設され、これがワー
ド線となる。第１キャパシタ電極８は、フィールド領域
を挟んで横方向に隣接する二つのメモリセルのうち左側
のメモリセルについて、各メモリセル毎に独立に形成さ
れる。またこの第１キャパシタ電極８はｎ＋型層５にコ
ンタクトし、かつフィールド絶縁膜３上に延在するよう
に形成される。
ト回化１［１６を形成し、その一部を除去して例えばヒ
素をイオン注入することにより、ＭＯＳトランジスタの
ソースの一部となるｎ＋型層５を形成する。次にｎ＋型
層５表面に一旦絶縁膜を形成し、必要なｎ＋型層５上に
のみコンタクト孔を開け、例えばリンをドープした第１
層多結晶シリコン膜を堆積し、これをバターニングして
ＭＯＳトランジスタのゲート電極７および第１キャパシ
タＩ！４１８を形成する。第１図（ａ）から明らかなよ
うに、ＭＯＳトランジスタのゲート電極７は縦方向に並
ぶ各メモリセルについて連続的に配設され、これがワー
ド線となる。第１キャパシタ電極８は、フィールド領域
を挟んで横方向に隣接する二つのメモリセルのうち左側
のメモリセルについて、各メモリセル毎に独立に形成さ
れる。またこの第１キャパシタ電極８はｎ＋型層５にコ
ンタクトし、かつフィールド絶縁膜３上に延在するよう
に形成される。
この後第２ゲート酸化ｌＩ９を介してリンをドープした
第２層多結晶シリコン膜を堆積し、これをパターニング
してプレート電極１０を形成する。
第２層多結晶シリコン膜を堆積し、これをパターニング
してプレート電極１０を形成する。
このプレート１！極１０はフィールド絶縁ｌＩＳ上で第
１キャパシタ電極８に重なって、ゲート酸化膜７と同じ
縦方向にストライプ状に走り、全ビットに共通の電位が
与えられることになる。
１キャパシタ電極８に重なって、ゲート酸化膜７と同じ
縦方向にストライプ状に走り、全ビットに共通の電位が
与えられることになる。
この後第３ゲート酸化１１１１を形成した後、先に第１
キャパシタ電極８が形成されたメモリセルにフィールド
頭載を挟んで隣接するメモリセルのｎ＋型層５上にコン
タクト孔を形成し、リンをドープした第３層多結晶シリ
コン膜を堆積して、これをパターニングして各メモリセ
ル毎に独立の第２キャパシタ電極１２を形成する。この
第２キャパシタ電極１２はやはりフィールド領域上に延
在し、プレート電極１０を挟んで第１キャパシタ電極８
に重なるようにパターニングされる。
キャパシタ電極８が形成されたメモリセルにフィールド
頭載を挟んで隣接するメモリセルのｎ＋型層５上にコン
タクト孔を形成し、リンをドープした第３層多結晶シリ
コン膜を堆積して、これをパターニングして各メモリセ
ル毎に独立の第２キャパシタ電極１２を形成する。この
第２キャパシタ電極１２はやはりフィールド領域上に延
在し、プレート電極１０を挟んで第１キャパシタ電極８
に重なるようにパターニングされる。
このようにして必要な電極を形成した後、例えばヒ素の
イオン注入によりＭＯＳ ｔ−ランジスタのドレイン５
ソースとなるｎ＋型１１３．１４を形成し、全面をＣＶ
Ｄ酸化１１１５で覆い、これにコンタクト孔を開けて横
方向に並ぶメモリセルのドレインを共通接続するへ２配
［１１６を形成する。
イオン注入によりＭＯＳ ｔ−ランジスタのドレイン５
ソースとなるｎ＋型１１３．１４を形成し、全面をＣＶ
Ｄ酸化１１１５で覆い、これにコンタクト孔を開けて横
方向に並ぶメモリセルのドレインを共通接続するへ２配
［１１６を形成する。
このへλ配線１６はビット線となる。
なお以上の製造工程はあくまでも一例である。
例えば上記製造工程では、ＭＯＳトランジスタのゲート
電極７を第１キャパシタ電穫８と同じ第１層多結晶シリ
コン膜により形成したが、第２層あるいは第３層多結晶
シリコン膜によりこのゲート電極７を形成することがで
きる。
電極７を第１キャパシタ電穫８と同じ第１層多結晶シリ
コン膜により形成したが、第２層あるいは第３層多結晶
シリコン膜によりこのゲート電極７を形成することがで
きる。
このように構成されたｄＲＡＭは、半導体基板表面の拡
散層をキャパシタ１！極とする従来のものと異なり、フ
ィールド絶縁１１３上にキャパシタが形成されるため、
ソフトエラーに対して強い、信頼性の高いものとなる。
散層をキャパシタ１！極とする従来のものと異なり、フ
ィールド絶縁１１３上にキャパシタが形成されるため、
ソフトエラーに対して強い、信頼性の高いものとなる。
また横方向に隣接する二つのメモリセルのキャパシタが
フィールド領域上で重なるように形成されているため、
メモリセルの実効的な占有面積が小さくて済み、従って
ｄＲＡＭの高密度集積化、高性能化が図られる。
フィールド領域上で重なるように形成されているため、
メモリセルの実効的な占有面積が小さくて済み、従って
ｄＲＡＭの高密度集積化、高性能化が図られる。
また隣接するメモリセルのキャパシタ電極は絶縁膜によ
り分離されるので、キＶバシタ間のパンチスルー現象は
確実に防止される。
り分離されるので、キＶバシタ間のパンチスルー現象は
確実に防止される。
本発明は上記実施例に限られるものではない。
例えば、ゲート酸化膜として熱酸化による５ｉＯ１ｌの
他、窒化膜やこれと酸化膜の積層膜などを用いることが
できる。また電極材料として、Ｍｏなとの高融点金属あ
るいはそのシリサイドなどを用いることができる。その
池水発明はその趣旨を逸脱しない範囲で種々変形実施す
ることができる。
他、窒化膜やこれと酸化膜の積層膜などを用いることが
できる。また電極材料として、Ｍｏなとの高融点金属あ
るいはそのシリサイドなどを用いることができる。その
池水発明はその趣旨を逸脱しない範囲で種々変形実施す
ることができる。
第１図は本発明の一実施例のｄＲＡＭの４ピット分の構
成を示すもので、（ａ＞は平面図、（ｂ）（ｃ）（ｃｌ
）（ｅンはそれぞれ（ａ）のＡ−Ａ−。 Ｂ−８′、Ｃ−Ｃ”、Ｄ−Ｄ”断面図、第２図はそのＮ
穫装置を模式的に示す斜視図である。 １・・・ｐ−型シリコン基板、２・・・溝、３・・・フ
ィールド絶縁層、４・・・ｐ型層、５．１４・・・ｎ１
型層（ンース）、１３・・・ｎ２型層（ドレイン）、６
゜９．１１・・・ゲート酸化膜、７・・・ゲート電極、
８・・・第１キャパシタ電極（第１Ｍ多結晶シリコン膜
）、１０・・・プレート電極（第２層多結晶シリコン膜
）、１２・・・第２キャパシタ′Ｉｉ極（第３層多結晶
シリコン膜）、１５・・・ＣｖＤ酸化膜、１６・・・へ
２配線。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第１図
成を示すもので、（ａ＞は平面図、（ｂ）（ｃ）（ｃｌ
）（ｅンはそれぞれ（ａ）のＡ−Ａ−。 Ｂ−８′、Ｃ−Ｃ”、Ｄ−Ｄ”断面図、第２図はそのＮ
穫装置を模式的に示す斜視図である。 １・・・ｐ−型シリコン基板、２・・・溝、３・・・フ
ィールド絶縁層、４・・・ｐ型層、５．１４・・・ｎ１
型層（ンース）、１３・・・ｎ２型層（ドレイン）、６
゜９．１１・・・ゲート酸化膜、７・・・ゲート電極、
８・・・第１キャパシタ電極（第１Ｍ多結晶シリコン膜
）、１０・・・プレート電極（第２層多結晶シリコン膜
）、１２・・・第２キャパシタ′Ｉｉ極（第３層多結晶
シリコン膜）、１５・・・ＣｖＤ酸化膜、１６・・・へ
２配線。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第１図
Claims (2)
- （１）１トランジスタ／１キャパシタのメモリセル配列
をもつ半導体記憶装置において、メモリセルのキャパシ
タは、各メモリセルのＭＯＳトランジスタのソースと電
気的に接続されたメモリセル毎に独立のキャパシタ電極
と、このキャパシタ電極に絶縁膜を介して対向する全メ
モリセルについて共通電位となるプレート電極とから構
成され、かつ、フィールド領域を挟んで一方向に隣接す
る二つのメモリセルの前記キャパシタ電極を、フィール
ド絶縁膜上で前記プレート電極を挟んで上下に対向する
ように積層したことを特徴とする半導体記憶装置。 - （２）前記フィールド絶縁膜は半導体基板に溝を掘って
この溝に埋め込まれたものであり、前記隣接する二つの
メモリセルの一方のキャパシタ電極は第１層多結晶シリ
コン膜により、他方のキャパシタ電極は第３層多結晶シ
リコン膜により、前記プレート電極は第２層多結晶シリ
コン膜により、それぞれフィールド絶縁膜上で重なるよ
うに形成されたものである特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178072A JPS6155958A (ja) | 1984-08-27 | 1984-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178072A JPS6155958A (ja) | 1984-08-27 | 1984-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155958A true JPS6155958A (ja) | 1986-03-20 |
Family
ID=16042126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178072A Pending JPS6155958A (ja) | 1984-08-27 | 1984-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155958A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182261A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS59104161A (ja) * | 1982-12-07 | 1984-06-15 | Nec Corp | １トランジスタ型半導体記憶装置 |
-
1984
- 1984-08-27 JP JP59178072A patent/JPS6155958A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182261A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS59104161A (ja) * | 1982-12-07 | 1984-06-15 | Nec Corp | １トランジスタ型半導体記憶装置 |
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