JP2524863B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、
特にダイナミック型ランダム・アクセス・メモリ（以
下、DRAMと称する。）のメモリセル部の構造およびその
製造方法に関するものである。
特にダイナミック型ランダム・アクセス・メモリ（以
下、DRAMと称する。）のメモリセル部の構造およびその
製造方法に関するものである。
［従来の技術］ 以下従来の、DRAMのメモリセル部の形成工程の一部に
ついて、第4A図ないし第4D図を参照しながら説明する。
ついて、第4A図ないし第4D図を参照しながら説明する。
まず、少なくとも活性領域がｐ型である半導体基板１
の表面に、活性領域を分離絶縁するための素子分離領域
２を、いわゆるLOCOS（Loca1 0xidation of Si1icon）
法を用いて形成する（第4A図）。
の表面に、活性領域を分離絶縁するための素子分離領域
２を、いわゆるLOCOS（Loca1 0xidation of Si1icon）
法を用いて形成する（第4A図）。
次に、半導体基板１上に、ゲート絶縁膜3,不純物をド
ープしたゲート電極4a〜4dとなる多結晶シリコン層およ
び酸化絶縁膜５を順次形成し、写真製版およびエッチン
グによって、それらを選択的に除去することにより、ゲ
ート電極4a,4b,4c,4dをパターニング形成する。その後
ゲート電極部4a,4b,4c,4dをマスクとして、半導体基板
１表面の活性領域に、ｎ型不純物イオンを注入して、低
濃度ｎ型不純物領域７を形成する。その後半導体基板１
上全面に所定厚さの酸化絶縁膜を堆積させ、異方性エッ
チングを施すことによって、ゲート電極4a,4b,4c,4dの
側壁に、絶縁層８を形成し、ゲート電極部6a,6b,6c,6d
を形成する。その後さらに、ゲート電極部6a,6b,6c,6d
および絶縁層８をマスクとして、ｎ型不純物イオンを半
導体基板１表面上に注入し、高濃度不純物領域7bを形成
し、第4B図に示す状態となる。なお、低濃度不純物領域
7aおよび高濃度不純物領域7bは、MOS（Meta1 0xide Sem
iconductor）型電界効果トランジスタのソース／ドレイ
ン領域７を構成する。
ープしたゲート電極4a〜4dとなる多結晶シリコン層およ
び酸化絶縁膜５を順次形成し、写真製版およびエッチン
グによって、それらを選択的に除去することにより、ゲ
ート電極4a,4b,4c,4dをパターニング形成する。その後
ゲート電極部4a,4b,4c,4dをマスクとして、半導体基板
１表面の活性領域に、ｎ型不純物イオンを注入して、低
濃度ｎ型不純物領域７を形成する。その後半導体基板１
上全面に所定厚さの酸化絶縁膜を堆積させ、異方性エッ
チングを施すことによって、ゲート電極4a,4b,4c,4dの
側壁に、絶縁層８を形成し、ゲート電極部6a,6b,6c,6d
を形成する。その後さらに、ゲート電極部6a,6b,6c,6d
および絶縁層８をマスクとして、ｎ型不純物イオンを半
導体基板１表面上に注入し、高濃度不純物領域7bを形成
し、第4B図に示す状態となる。なお、低濃度不純物領域
7aおよび高濃度不純物領域7bは、MOS（Meta1 0xide Sem
iconductor）型電界効果トランジスタのソース／ドレイ
ン領域７を構成する。
次に、半導体基板１上全面に、たとえば、ダングステ
ン，モリブデン，チタンなどの高融点金属層９を形成す
る（第4C図）。
ン，モリブデン，チタンなどの高融点金属層９を形成す
る（第4C図）。
次に、高融点金属層９を所定形状にパターニングする
ことにより、ソース／ドレイン領域９の一方に直接コン
タクトされる導電配線層10が形成される（第4D図）。
ことにより、ソース／ドレイン領域９の一方に直接コン
タクトされる導電配線層10が形成される（第4D図）。
以上の工程で形成されたゲート電極部6a,6b,6c,6d
は、DRAMのメモリセル部のワード線を構成し、導電配線
層10は、ビット線を構成する。
は、DRAMのメモリセル部のワード線を構成し、導電配線
層10は、ビット線を構成する。
導電配線層10を形成した後、下部電極（ストレージノ
ード），誘電体層，上部電極（セルプレート）などの形
成工程を経て、メモリセル部が完成する。このメモリセ
ル部の平面図の概略は、第５図に示すとおりである。第
４図に示す断面は、第５図のＡ−Ａ断面を示している。
ード），誘電体層，上部電極（セルプレート）などの形
成工程を経て、メモリセル部が完成する。このメモリセ
ル部の平面図の概略は、第５図に示すとおりである。第
４図に示す断面は、第５図のＡ−Ａ断面を示している。
［発明が解決しようとする課題］ 以上の工程を経て形成されるDRAMのメモリセル部に
は、次のような問題点があった。
は、次のような問題点があった。
上記従来の製造工程で形成されたメモリセル部の、導
電配線層10を長手方向に切断した断面図、すなわち第５
図に示すＢ−Ｂ断面は、第6A図に示すようになってい
る。この図からわかるように、素子分離領域２上におい
て、ゲート電極部6b,6c,6dの間隔が大きく開いているた
め、高融点金属層９あるいは導電配線層10には、M,Nの
円内に示すように、窪みが生じてしまう。高融点金属層
９にこのような窪みが生じることにより、次のような不
都合が生じる。高融点金属層９から導電配線層10をパタ
ーニング形成するとき、第6B図に示すように、レジスト
マスク13を塗布し、これを写真製版およびエッチングに
よりパターニングした後に、高融点金属層９を選択的に
エッチング除去する。このレジストマスク13の写真製版
においては、レジストマスク13の下面近傍、すなわち高
融点金属層９の表面近傍の平面（第６図において２点鎖
線で示すＳ面）に焦点を合わせて露光される。したがっ
て、M,Nの円内の窪みにおいては、その高融点金属層９
の表面での露光パターンの焦点が合わず、露光パターン
の明暗のコントラストが不明瞭である。そのため、レジ
スト13を現像したときに、これらの窪み近傍のレジスト
マスク13は余分に現像されてしまい、この部分において
細くなってしまう。その結果、高融点金属層９を選択的
にエッチングした後の導電配線層10も、これらの窪みの
部分において、第6C図のM,N円内に示すように、細いく
びれが生じてしまう。このくびれが生じることにより、
導電配線層10の導電性が劣化したり、極端な場合には断
線が生じてしまうなどの不良が生じる場合がある。
電配線層10を長手方向に切断した断面図、すなわち第５
図に示すＢ−Ｂ断面は、第6A図に示すようになってい
る。この図からわかるように、素子分離領域２上におい
て、ゲート電極部6b,6c,6dの間隔が大きく開いているた
め、高融点金属層９あるいは導電配線層10には、M,Nの
円内に示すように、窪みが生じてしまう。高融点金属層
９にこのような窪みが生じることにより、次のような不
都合が生じる。高融点金属層９から導電配線層10をパタ
ーニング形成するとき、第6B図に示すように、レジスト
マスク13を塗布し、これを写真製版およびエッチングに
よりパターニングした後に、高融点金属層９を選択的に
エッチング除去する。このレジストマスク13の写真製版
においては、レジストマスク13の下面近傍、すなわち高
融点金属層９の表面近傍の平面（第６図において２点鎖
線で示すＳ面）に焦点を合わせて露光される。したがっ
て、M,Nの円内の窪みにおいては、その高融点金属層９
の表面での露光パターンの焦点が合わず、露光パターン
の明暗のコントラストが不明瞭である。そのため、レジ
スト13を現像したときに、これらの窪み近傍のレジスト
マスク13は余分に現像されてしまい、この部分において
細くなってしまう。その結果、高融点金属層９を選択的
にエッチングした後の導電配線層10も、これらの窪みの
部分において、第6C図のM,N円内に示すように、細いく
びれが生じてしまう。このくびれが生じることにより、
導電配線層10の導電性が劣化したり、極端な場合には断
線が生じてしまうなどの不良が生じる場合がある。
本発明は上記従来の問題点に鑑み、素子分離領域上に
おいて、導電配線層が形成される下地に段差の生じない
半導体装置を提供することを目的とする。
おいて、導電配線層が形成される下地に段差の生じない
半導体装置を提供することを目的とする。
［課題を解決するための手段］ 本発明の半導体装置は、第１導電型の活性領域を有す
る半導体基板と、この半導体基板表面に形成され、活性
領域を分離絶縁する素子分離領域と、半導体基板の表面
に略平行に配置された複数のゲート電極と、そのゲート
電極の上面および側壁を覆う絶縁層と、ゲート電極を覆
う絶縁層の表面上において、ゲート電極と交差するよう
に形成された導電配線層とを備えた半導体装置に関する
ものである。この半導体装置は、素子分離領域の表面上
においては、隣接するゲート電極の対向する側壁間の間
隔が、活性領域表面上におけるゲート電極の側壁を覆う
絶縁層のうちの、半導体基板表面上における厚さが最も
薄い絶縁層の厚さの２倍よりも小さくなるように形成さ
れ、かつ、ゲート電極の幅が、活性領域上よりも素子分
離領域上において大きくなっていることを特徴とする。
る半導体基板と、この半導体基板表面に形成され、活性
領域を分離絶縁する素子分離領域と、半導体基板の表面
に略平行に配置された複数のゲート電極と、そのゲート
電極の上面および側壁を覆う絶縁層と、ゲート電極を覆
う絶縁層の表面上において、ゲート電極と交差するよう
に形成された導電配線層とを備えた半導体装置に関する
ものである。この半導体装置は、素子分離領域の表面上
においては、隣接するゲート電極の対向する側壁間の間
隔が、活性領域表面上におけるゲート電極の側壁を覆う
絶縁層のうちの、半導体基板表面上における厚さが最も
薄い絶縁層の厚さの２倍よりも小さくなるように形成さ
れ、かつ、ゲート電極の幅が、活性領域上よりも素子分
離領域上において大きくなっていることを特徴とする。
本発明の半導体装置の製造方法は、第１導電型の活性
領域を有する半導体基板の表面上に、活性領域を分離絶
縁する素子分離領域を形成する工程と、この素子分離領
域を完成した後に、半導体基板の表面に、互いに略平行
に複数本配され、かつ上面を絶縁層で覆われたゲート電
極を形成する工程と、ゲート電極をマスクとして、半導
体基板表面に第２導電型の不純物イオンを注入し、低濃
度不純物領域を形成する工程と、ゲート電極を形成後に
半導体基板上全面に所定厚さの絶縁膜を堆積させる工程
と、堆積された絶縁膜に異方性エッチングを施して、ゲ
ート電極の活性領域上の側壁に、所定の厚さの絶縁層を
形成する工程と、ゲート電極およびこの絶縁層をマスク
として、半導体基板表面上に第２導電型の不純物イオン
を注入し、高濃度不純物領域を形成する工程と、半導体
基板上に、ゲート電極とを交差するように配置され、高
濃度不純物領域と電気的に接続する導電配線層をパター
ニング形成する工程とを備えている。この製造方法は、
ゲート電極の形成工程において、隣接するゲート電極の
互いに対向する側壁の間隔が、素子分離領域上では、活
性領域におけるゲート電極の側壁を覆う絶縁層の半導体
基板表面における厚さの２倍よりも小さくなるように、
ゲート電極をパターニング形成することによって行なう
ことを特徴とする。
領域を有する半導体基板の表面上に、活性領域を分離絶
縁する素子分離領域を形成する工程と、この素子分離領
域を完成した後に、半導体基板の表面に、互いに略平行
に複数本配され、かつ上面を絶縁層で覆われたゲート電
極を形成する工程と、ゲート電極をマスクとして、半導
体基板表面に第２導電型の不純物イオンを注入し、低濃
度不純物領域を形成する工程と、ゲート電極を形成後に
半導体基板上全面に所定厚さの絶縁膜を堆積させる工程
と、堆積された絶縁膜に異方性エッチングを施して、ゲ
ート電極の活性領域上の側壁に、所定の厚さの絶縁層を
形成する工程と、ゲート電極およびこの絶縁層をマスク
として、半導体基板表面上に第２導電型の不純物イオン
を注入し、高濃度不純物領域を形成する工程と、半導体
基板上に、ゲート電極とを交差するように配置され、高
濃度不純物領域と電気的に接続する導電配線層をパター
ニング形成する工程とを備えている。この製造方法は、
ゲート電極の形成工程において、隣接するゲート電極の
互いに対向する側壁の間隔が、素子分離領域上では、活
性領域におけるゲート電極の側壁を覆う絶縁層の半導体
基板表面における厚さの２倍よりも小さくなるように、
ゲート電極をパターニング形成することによって行なう
ことを特徴とする。
［作用］ 本発明の半導体装置およびその製造方法によれば、素
子分離領域上において、隣接するゲート電極の互いに対
向する側壁の間隔が、活性領域においてゲート電極の側
壁に形成される絶縁層の半導体基板表面における厚さの
２倍よりも小さく形成されているため、素子分離領域上
のゲート電極が絶縁層で埋まり、導電配線層が形成され
る素子分離領域上の下地段差が減少し、その結果、導電
配線層をパターニング形成する際もレジスト膜の過剰な
エッチングによる、導電配線層の破砕現象や断線などの
不都合な現象が防止される。
子分離領域上において、隣接するゲート電極の互いに対
向する側壁の間隔が、活性領域においてゲート電極の側
壁に形成される絶縁層の半導体基板表面における厚さの
２倍よりも小さく形成されているため、素子分離領域上
のゲート電極が絶縁層で埋まり、導電配線層が形成され
る素子分離領域上の下地段差が減少し、その結果、導電
配線層をパターニング形成する際もレジスト膜の過剰な
エッチングによる、導電配線層の破砕現象や断線などの
不都合な現象が防止される。
［実施例］ 以下、本発明の一実施例を第1A図ないし第1C図、第2A
図ないし第2I図を参照しながら説明する。
図ないし第2I図を参照しながら説明する。
第2A図ないし第2I図は、本実施例におけるDRAMのメモ
リセル部の製造工程を順次示している。本実施例におい
ては、ｐ型の活性領域を有する半導体基板１の表面に、
活性領域を分離絶縁する素子分離領域２を形成する（第
2A図）。
リセル部の製造工程を順次示している。本実施例におい
ては、ｐ型の活性領域を有する半導体基板１の表面に、
活性領域を分離絶縁する素子分離領域２を形成する（第
2A図）。
次に、半導体基板表面全面に、ゲート絶縁膜3,不純物
をドープしたゲート電極4a〜4dとなる多結晶シリコン
層，酸化絶縁膜５を順次形成し、これらを写真製版およ
びエッチングにより選択的に除去してゲート電極4a,4b,
4c4dを形成する。その後、酸化絶縁膜５およびゲータ電
極4a,4b,4c,4dをマスクとして、リンや砒素などのｎ型
不純物イオンを半導体基板１表面に注入し、低濃度ｎ型
不純物領域7aを形成する。その後、半導体基板１上全面
に酸化絶縁膜を堆積させ、それに異方性エッチングを施
して、ゲート電極4a,4b,4c,4dの各側壁に絶縁層８を形
成し、ゲート電極部6a,6b,6c,6dを形成する。その後、
ゲート電極部6a,6b,6c,6dおよび各絶縁層８をマスクと
して、リンや砒素などのｎ型不純物イオンを半導体基板
１表面に注入し、高濃度ｎ型不純物領域7bを形成し、第
2B図に示す状態となる。ゲート電極4a,4b,4c,4dをパタ
ーニング形成する工程において、第2B図に示すゲート電
極4c,4dの間隔W1は、活性領域におけるゲート電極4a,4b
の側壁に形成された絶縁層８の厚さW2の２倍よりも小さ
くなるように形成されている。その結果、素子分離領域
上におけるゲート電極4c,4dの間の空間14は、ほぼ絶縁
膜で埋った状態となる。
をドープしたゲート電極4a〜4dとなる多結晶シリコン
層，酸化絶縁膜５を順次形成し、これらを写真製版およ
びエッチングにより選択的に除去してゲート電極4a,4b,
4c4dを形成する。その後、酸化絶縁膜５およびゲータ電
極4a,4b,4c,4dをマスクとして、リンや砒素などのｎ型
不純物イオンを半導体基板１表面に注入し、低濃度ｎ型
不純物領域7aを形成する。その後、半導体基板１上全面
に酸化絶縁膜を堆積させ、それに異方性エッチングを施
して、ゲート電極4a,4b,4c,4dの各側壁に絶縁層８を形
成し、ゲート電極部6a,6b,6c,6dを形成する。その後、
ゲート電極部6a,6b,6c,6dおよび各絶縁層８をマスクと
して、リンや砒素などのｎ型不純物イオンを半導体基板
１表面に注入し、高濃度ｎ型不純物領域7bを形成し、第
2B図に示す状態となる。ゲート電極4a,4b,4c,4dをパタ
ーニング形成する工程において、第2B図に示すゲート電
極4c,4dの間隔W1は、活性領域におけるゲート電極4a,4b
の側壁に形成された絶縁層８の厚さW2の２倍よりも小さ
くなるように形成されている。その結果、素子分離領域
上におけるゲート電極4c,4dの間の空間14は、ほぼ絶縁
膜で埋った状態となる。
次に、半導体基板１上全面に、たとえば、タンダステ
ン，モリブデン，チタンなどの高融点金属層９を堆積さ
せる（第2C図）。次に、この高融点金属層９を所定形状
にパターニングし、ソース／ドレイン領域７の一方の直
接コンタクトされる導電配線層10を形成する（第2D
図）。
ン，モリブデン，チタンなどの高融点金属層９を堆積さ
せる（第2C図）。次に、この高融点金属層９を所定形状
にパターニングし、ソース／ドレイン領域７の一方の直
接コンタクトされる導電配線層10を形成する（第2D
図）。
以上の工程により形成されたゲート電極部6a,6b,6c,6
dのゲート電極4a,4b,4c,4dは、DRAMのメモリセルのワー
ド線を構成し、導電配線層10はビット線を構成する。
dのゲート電極4a,4b,4c,4dは、DRAMのメモリセルのワー
ド線を構成し、導電配線層10はビット線を構成する。
次に、導電配線層10の周囲を絶縁層15で覆う。絶縁層
15のうち導電配線層10の側端部は、異方性エッチングを
施すことにより形成される。このとき、ゲート電極部6
a,6b,6c,6dの側壁に形成された絶縁層８の露出した表面
にも絶縁層16が形成される。この絶縁層16の形成に伴っ
て、ゲート電極4c,4dの間の空間14における平坦化が一
層進むことになる。絶縁層15,16を形成した後、半導体
基板１上全面にCVD法を用いて、不純物をドープした多
結晶シリコン層17を堆積する。この多結晶シリコン層17
には、不純物が1020/cm3以上の濃度で導入されている。
（第2E図）。
15のうち導電配線層10の側端部は、異方性エッチングを
施すことにより形成される。このとき、ゲート電極部6
a,6b,6c,6dの側壁に形成された絶縁層８の露出した表面
にも絶縁層16が形成される。この絶縁層16の形成に伴っ
て、ゲート電極4c,4dの間の空間14における平坦化が一
層進むことになる。絶縁層15,16を形成した後、半導体
基板１上全面にCVD法を用いて、不純物をドープした多
結晶シリコン層17を堆積する。この多結晶シリコン層17
には、不純物が1020/cm3以上の濃度で導入されている。
（第2E図）。
次に、多結晶シリコン層17の表面全面に、たとえばシ
リコン酸化膜からなる絶縁層18を厚く堆積する。さら
に、第2F図に示すように絶縁層18の表面上にレジストマ
スク19を、リソグラフィ法などを用いて所定の形状にパ
ターニングする。その後、絶縁層18をたとえば異方性エ
ッチングを用いて選択的に除去した後、レジストマスク
19を除去し、半導体基板１上全面にCVD法を用いて、不
純物がドープされた多結晶シリコン層20が、たとえば50
0Å程度の膜厚で薄く形成される（第2G図）。なお、こ
の多結晶シリコン層20にも、濃度が1020/cm3以上の不純
物が導入されている。
リコン酸化膜からなる絶縁層18を厚く堆積する。さら
に、第2F図に示すように絶縁層18の表面上にレジストマ
スク19を、リソグラフィ法などを用いて所定の形状にパ
ターニングする。その後、絶縁層18をたとえば異方性エ
ッチングを用いて選択的に除去した後、レジストマスク
19を除去し、半導体基板１上全面にCVD法を用いて、不
純物がドープされた多結晶シリコン層20が、たとえば50
0Å程度の膜厚で薄く形成される（第2G図）。なお、こ
の多結晶シリコン層20にも、濃度が1020/cm3以上の不純
物が導入されている。
さらに、多結晶シリコン層の表面が完全に覆われるよ
うに厚いレジスト（図示せず）を塗布し、このレジスト
をエッチバックして、絶縁層18上部表面を覆う多結晶シ
リコン層の20の一部を露出させる。さらに、この露出し
た多結晶シリコン層20をエッチングし、引続いて絶縁層
18を自己整合的的にエッチング除去する。このエッチン
グにより絶縁層18は除去された開口部の内部に、多結晶
シリコン層17の表面が露出する。さらに異方性エッチン
グを用いて多結晶シリコン層17の露出した領域のみを自
己整合的に除去する。その後レジストを除去し、第2H図
に示す状態となる。
うに厚いレジスト（図示せず）を塗布し、このレジスト
をエッチバックして、絶縁層18上部表面を覆う多結晶シ
リコン層の20の一部を露出させる。さらに、この露出し
た多結晶シリコン層20をエッチングし、引続いて絶縁層
18を自己整合的的にエッチング除去する。このエッチン
グにより絶縁層18は除去された開口部の内部に、多結晶
シリコン層17の表面が露出する。さらに異方性エッチン
グを用いて多結晶シリコン層17の露出した領域のみを自
己整合的に除去する。その後レジストを除去し、第2H図
に示す状態となる。
次に、多結晶シリコン層20などの露出した表面全面
に、誘電体層21として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜などの薄い絶縁層を被着させ
る。さらに誘電体層21の全面に、導電性を有する多結晶
シリコン層などの上部電極（セルプレート）22を形成す
る。なお、セルプレートはたとえば高融点金属などを用
いてもよい。その後さらに、上部電極22の上部を厚い層
間絶縁層23で覆う。そして、この層間絶縁層23の所定領
域にコンタクトホールを形成し、このコンタクトホール
の内部にたとえば多結晶シリコンやタングステンなどの
導電体を埋込む（図示省略）。そして、層間絶縁層27の
表面上にアルミニウムなどからなる所定形状の配線層24
を形成し、さらにその表面上を保護膜25で覆い、第2I図
に示す構造が完成する。
に、誘電体層21として、シリコン窒化膜やシリコン酸化
膜あるいはそれらの複合膜などの薄い絶縁層を被着させ
る。さらに誘電体層21の全面に、導電性を有する多結晶
シリコン層などの上部電極（セルプレート）22を形成す
る。なお、セルプレートはたとえば高融点金属などを用
いてもよい。その後さらに、上部電極22の上部を厚い層
間絶縁層23で覆う。そして、この層間絶縁層23の所定領
域にコンタクトホールを形成し、このコンタクトホール
の内部にたとえば多結晶シリコンやタングステンなどの
導電体を埋込む（図示省略）。そして、層間絶縁層27の
表面上にアルミニウムなどからなる所定形状の配線層24
を形成し、さらにその表面上を保護膜25で覆い、第2I図
に示す構造が完成する。
以上述べた本実施例の工程において、導電配線層10お
よびそれを覆う絶縁膜15を形成した後の時点の断面形状
を第1A図および第1B図に、平面図を第1C図に示してい
る。なお、第1A図は第1C図のＣ−Ｃ断面を、第1B図は第
1C図のＤ−Ｄ断面を示している。なお第1C図に示す平面
図において斜線でふちどりをした内側の領域は活性領域
を示し、その外側の領域は素子分離領域であることを示
している。これらの図を参照して、本実施例における半
導体装置では、素子分離領域の表面上におけるゲート電
極4a,4b,4c,4dの相互に対向する側壁間の空間の幅W
1が、活性領域における導電配線層中で覆われた側壁の
絶縁層８の幅W2の２倍よりも小さくなるように、ゲート
電極4a,4b,4c,4dパターニングが行なわれている。それ
により、絶縁層８を形成した段階で、第2B図に示したよ
うに幅W1の空間14の大部分が絶縁体で埋められるため、
この部分の窪みが減少し、導電配線層10を形成する際の
素子分離領域２上の下地段差が減少する。したがって、
従来例において見られたような、導電配線層10のパター
ン形成時における、写真製版時の明暗のコントラストが
不明瞭になることに起因する、導電配線層10の細り現象
や断線等の不都合な現象が解消する。
よびそれを覆う絶縁膜15を形成した後の時点の断面形状
を第1A図および第1B図に、平面図を第1C図に示してい
る。なお、第1A図は第1C図のＣ−Ｃ断面を、第1B図は第
1C図のＤ−Ｄ断面を示している。なお第1C図に示す平面
図において斜線でふちどりをした内側の領域は活性領域
を示し、その外側の領域は素子分離領域であることを示
している。これらの図を参照して、本実施例における半
導体装置では、素子分離領域の表面上におけるゲート電
極4a,4b,4c,4dの相互に対向する側壁間の空間の幅W
1が、活性領域における導電配線層中で覆われた側壁の
絶縁層８の幅W2の２倍よりも小さくなるように、ゲート
電極4a,4b,4c,4dパターニングが行なわれている。それ
により、絶縁層８を形成した段階で、第2B図に示したよ
うに幅W1の空間14の大部分が絶縁体で埋められるため、
この部分の窪みが減少し、導電配線層10を形成する際の
素子分離領域２上の下地段差が減少する。したがって、
従来例において見られたような、導電配線層10のパター
ン形成時における、写真製版時の明暗のコントラストが
不明瞭になることに起因する、導電配線層10の細り現象
や断線等の不都合な現象が解消する。
さらに、導電配線層10の周囲を覆う絶縁層15を形成す
る工程において、空間14の上方の平坦化がさらに促進さ
れる。
る工程において、空間14の上方の平坦化がさらに促進さ
れる。
本実施例によって得られる効果として、導電配線層10
（ビット線）の形成に関する効果以外に、次のような利
点が挙げられる。すなわち、上記実施例の工程におい
て、本発明を適用しない場合、すなわち、ゲート電極4
a,4b,4c,4dの対向する側壁間の間隔を、活性領域12と素
子分離領域２の表面のいずれにおいても同じであった場
合、次のような問題点が生じる。
（ビット線）の形成に関する効果以外に、次のような利
点が挙げられる。すなわち、上記実施例の工程におい
て、本発明を適用しない場合、すなわち、ゲート電極4
a,4b,4c,4dの対向する側壁間の間隔を、活性領域12と素
子分離領域２の表面のいずれにおいても同じであった場
合、次のような問題点が生じる。
上記実施例においては、各ゲート電極4a,4b,4c,4dの
対向する側壁間の間隔を、活性領域12と素子分離領域２
表面上と同じにした場合、その製造工程は第3A図〜第3C
図に示すようになる。ここで、第3A図は上記実施例の第
2E図に、第3B図は第2G図に、第3C図は第2H図にそれぞれ
対応する。第3A図〜第3C図に示す工程では、素子分離領
域２表面上におけるゲート電極4cと4dの対向する側壁間
の空間14が、絶縁層８あるいは絶縁層15を形成した後に
も埋まることがなく、この部分が大きな窪みとして残っ
てしまう。そのため、第3A図に示された、多結晶シリコ
ン層17を形成した段階で、空間14は多結晶シリコンによ
って埋込まれた状態となる。その後、第3B図および第3C
図の工程を経て、上記実施例の第2H図に対応する構造が
形成されるが、絶縁層18と多結晶シリコン層17の自己整
合的なエッチング除去工程において、多結晶シリコン層
17のエッチング除去は、空間14の底部、すなわち素子分
離領域２の表面まで完全に行なわなければならない。そ
のため、ゲート電極4c,4dを覆う絶縁層の一部26が過剰
にエッチングされてしまい、その後に形成される上部電
極（第2I図における上部電極22に対応）と、ゲート電極
4c,4dの多結晶シリコン層との絶縁層が劣化するという
問題が生じる。それに対し、第2A〜第2I図に示した本実
施例の工程では、素子分離領域２上でのゲート電極4c,4
dの対向する側壁間の空間14が絶縁体で埋められて平坦
化されているため、多結晶シリコン層17の自己整合的な
エッチング除去は、その平坦化された絶縁層の表面間で
行なわれればよい。したがって、上記実施例において
は、絶縁層の過剰なエッチングによる問題が生ずること
がない。
対向する側壁間の間隔を、活性領域12と素子分離領域２
表面上と同じにした場合、その製造工程は第3A図〜第3C
図に示すようになる。ここで、第3A図は上記実施例の第
2E図に、第3B図は第2G図に、第3C図は第2H図にそれぞれ
対応する。第3A図〜第3C図に示す工程では、素子分離領
域２表面上におけるゲート電極4cと4dの対向する側壁間
の空間14が、絶縁層８あるいは絶縁層15を形成した後に
も埋まることがなく、この部分が大きな窪みとして残っ
てしまう。そのため、第3A図に示された、多結晶シリコ
ン層17を形成した段階で、空間14は多結晶シリコンによ
って埋込まれた状態となる。その後、第3B図および第3C
図の工程を経て、上記実施例の第2H図に対応する構造が
形成されるが、絶縁層18と多結晶シリコン層17の自己整
合的なエッチング除去工程において、多結晶シリコン層
17のエッチング除去は、空間14の底部、すなわち素子分
離領域２の表面まで完全に行なわなければならない。そ
のため、ゲート電極4c,4dを覆う絶縁層の一部26が過剰
にエッチングされてしまい、その後に形成される上部電
極（第2I図における上部電極22に対応）と、ゲート電極
4c,4dの多結晶シリコン層との絶縁層が劣化するという
問題が生じる。それに対し、第2A〜第2I図に示した本実
施例の工程では、素子分離領域２上でのゲート電極4c,4
dの対向する側壁間の空間14が絶縁体で埋められて平坦
化されているため、多結晶シリコン層17の自己整合的な
エッチング除去は、その平坦化された絶縁層の表面間で
行なわれればよい。したがって、上記実施例において
は、絶縁層の過剰なエッチングによる問題が生ずること
がない。
［発明の効果］ 以上述べたように本発明によれば、ゲート電極の対向
する側壁間の間隔を、活性領域上と素子分離領域上とに
おいて異なるようにし、それぞれ所定の幅パターニング
形成することにより、素子分離領域上のゲート電極の対
向する側壁の間において平坦化を図ることができる。そ
のため、導電配線層を形成する際の下地の段差が解消さ
れ、導電配線層の良好なパターニング形成を行なうこと
ができる。
する側壁間の間隔を、活性領域上と素子分離領域上とに
おいて異なるようにし、それぞれ所定の幅パターニング
形成することにより、素子分離領域上のゲート電極の対
向する側壁の間において平坦化を図ることができる。そ
のため、導電配線層を形成する際の下地の段差が解消さ
れ、導電配線層の良好なパターニング形成を行なうこと
ができる。
また、平坦化の促進により、窪みの底部におけるエッ
チング残を除去するためのオーバエッチングの必要性が
なくなり、オーバエッチングの際に絶縁膜が余分にエッ
チングされることによる不都合な現象を防止することが
可能になる。
チング残を除去するためのオーバエッチングの必要性が
なくなり、オーバエッチングの際に絶縁膜が余分にエッ
チングされることによる不都合な現象を防止することが
可能になる。
第1A図、第1B図、第1C図は、本発明の一実施例につい
て、その作用効果を説明するための、工程の中間段階に
おいて形成された構造の断面図および平面図を示してお
り、そのうち第1C図は平面図、第1A図は第1C図のＣ−Ｃ
断面図、第1B図は第1C図のＤ−Ｄ断面図である。 第2A図、第2B図、第2C図、第2D図、第2E図、第2F図、第
2G図、第2H図および第2I図は、本発明の一実施例におけ
る製造工程を順次示す断面図である。 第3A図、第3B図および第3C図は、第2A図〜第2I図に示し
た実施例において本発明を適用しない場合の工程の一部
を示す断面図であり、そのうち第3A図は第2E図に、第3B
図は第2G図に、第3C図は第2H図に対応する。 第4A図、第4B図、第4C図および第4D図は、従来のDRAMの
メモリセル部の製造工程の一部を順次示す断面図であ
る。 第５図は、DRAMの平面構成の概略を示す平面図である。 第6A図、第6B図および第6C図は、従来のDRAMの製造工程
における問題点を説明するための、工程の中間段階で形
成された構造の断面図および平面図を示しており、その
うち第6C図は平面図、第6A図は第6C図のＣ−Ｃ断面図、
第6B図は第6C図のＤ−Ｄ断面図である。 図において、１は半導体基板、２は素子分離領域、4a,4
b,4c,4dはゲート電極、6a,6b,6c,6dはゲート電極部、７
はソース／ドレイン領域、８は絶縁層、10は導電配線
層、12は活性領域である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。
て、その作用効果を説明するための、工程の中間段階に
おいて形成された構造の断面図および平面図を示してお
り、そのうち第1C図は平面図、第1A図は第1C図のＣ−Ｃ
断面図、第1B図は第1C図のＤ−Ｄ断面図である。 第2A図、第2B図、第2C図、第2D図、第2E図、第2F図、第
2G図、第2H図および第2I図は、本発明の一実施例におけ
る製造工程を順次示す断面図である。 第3A図、第3B図および第3C図は、第2A図〜第2I図に示し
た実施例において本発明を適用しない場合の工程の一部
を示す断面図であり、そのうち第3A図は第2E図に、第3B
図は第2G図に、第3C図は第2H図に対応する。 第4A図、第4B図、第4C図および第4D図は、従来のDRAMの
メモリセル部の製造工程の一部を順次示す断面図であ
る。 第５図は、DRAMの平面構成の概略を示す平面図である。 第6A図、第6B図および第6C図は、従来のDRAMの製造工程
における問題点を説明するための、工程の中間段階で形
成された構造の断面図および平面図を示しており、その
うち第6C図は平面図、第6A図は第6C図のＣ−Ｃ断面図、
第6B図は第6C図のＤ−Ｄ断面図である。 図において、１は半導体基板、２は素子分離領域、4a,4
b,4c,4dはゲート電極、6a,6b,6c,6dはゲート電極部、７
はソース／ドレイン領域、８は絶縁層、10は導電配線
層、12は活性領域である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蜂須賀 敦司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 松井 泰志 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平２−113570（ＪＰ，Ａ) 特開 昭63−131566（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の活性領域を有する半導体基板
と、 前記半導体基板表面に形成され、前記活性領域を分離絶
縁する素子分離領域と、 前記半導体基板の表面に形成され、互いに略平行に配さ
れた複数のゲート電極と、 前記ゲート電極の上面および側壁を覆う絶縁層と、 前記ゲート電極を覆う絶縁層の表面上において、前記ゲ
ート電極と交差するように形成された導電配線層とを備
えた半導体装置であって、 前記素子分離領域の表面上においては、隣接する前記ゲ
ート電極の対向する側面間の間隔が、活性領域表面上に
おける前記ゲート電極の側壁を覆う前記絶縁層のうち、
前記半導体基板表面での厚さが最も薄い絶縁層の厚さの
２倍よりも小さくなるように形成され、かつ、 前記ゲート電極の幅が、前記活性領域上よりも前記素子
分離領域上において大きくなっていること を特徴とする半導体装置。 - 【請求項２】第１導電型の活性領域を有する半導体基板
の表面上に、前記活性領域を分離絶縁する素子分離領域
を形成する工程と、 この素子分離領域を形成した後に、前記半導体基板の表
面に、互いに略平行に複数本配され、かつ上面を絶縁膜
で覆われたゲート電極を形成する工程と、 前記ゲート電極をマスクとして、半導体基板表面に第２
導電型の不純物イオンを注入し、低濃度不純物領域を形
成する工程と、 前記ゲート電極を形成後、前記半導体基板上全面に所定
厚さの絶縁膜を堆積させる工程と、 堆積された前記絶縁膜に異方性エッチングを施して、前
記ゲート電極の活性領域上の側壁に、所定の厚さの絶縁
層を形成する工程と、 前記ゲート電極および前記絶縁層をマスクとして、半導
体基板表面上に第２導電型の不純物イオンを注入し、高
濃度不純物領域を形成する工程と、 前記半導体基板上に、前記ゲート電極と交差するように
形成され、前記高濃度不純物領域と電気的に接続する導
電配線層を形成する工程と を備えた半導体装置の製造方法であって、 前記ゲート電極の形成工程は、素子分離領域上におい
て、隣接する前記ゲート電極の互いに対向する側面の間
隔が、活性領域における前記ゲート電極の側壁に形成さ
れる前記絶縁層の前記半導体基板表面における厚さの２
倍よりも小さくなるように、前記ゲート電極をパターニ
ング形成すること を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116271A JP2524863B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置およびその製造方法 |
| KR91006551A KR950001757B1 (en) | 1990-05-02 | 1991-04-24 | Semiconductor device and manufacturing method thereof |
| US07/692,395 US5233212A (en) | 1990-05-02 | 1991-04-25 | Semiconductor device having gate electrode spacing dependent upon gate side wall insulating dimension |
| DE4113999A DE4113999C2 (de) | 1990-05-02 | 1991-04-29 | Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung |
| US08/010,691 US5338699A (en) | 1990-05-02 | 1993-01-29 | Method of making a semiconductor integrated device having gate sidewall structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116271A JP2524863B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412563A JPH0412563A (ja) | 1992-01-17 |
| JP2524863B2 true JP2524863B2 (ja) | 1996-08-14 |
Family
ID=14682947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116271A Expired - Lifetime JP2524863B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5233212A (ja) |
| JP (1) | JP2524863B2 (ja) |
| KR (1) | KR950001757B1 (ja) |
| DE (1) | DE4113999C2 (ja) |
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| US5413950A (en) * | 1994-04-22 | 1995-05-09 | United Microelectronics Corporation | Method of forming a DRAM stacked capacitor cell |
| US5380673A (en) * | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
| US6445043B1 (en) | 1994-11-30 | 2002-09-03 | Agere Systems | Isolated regions in an integrated circuit |
| US5627103A (en) * | 1995-03-02 | 1997-05-06 | Sony Corporation | Method of thin film transistor formation with split polysilicon deposition |
| JPH1056172A (ja) * | 1996-08-09 | 1998-02-24 | Nec Corp | 半導体装置 |
| TW345741B (en) * | 1997-11-25 | 1998-11-21 | United Microelectronics Corp | Process for producing a capacitor for DRAM |
| ATE533178T1 (de) * | 1998-09-09 | 2011-11-15 | Texas Instruments Inc | Integrierter schaltkreis mit kondensator und diesbezügliches herstellungsverfahren |
| KR100761637B1 (ko) * | 1999-03-03 | 2007-09-27 | 엘피다 메모리, 아이엔씨. | 반도체 집적 회로 장치 및 그 제조 방법 |
| US6265252B1 (en) | 1999-05-03 | 2001-07-24 | Vlsi Technology, Inc. | Reducing the formation of electrical leakage pathways during manufacture of an electronic device |
| JP2004266001A (ja) * | 2003-02-28 | 2004-09-24 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| US7709349B2 (en) * | 2007-05-18 | 2010-05-04 | Texas Instruments Incorporated | Semiconductor device manufactured using a gate silicidation involving a disposable chemical/mechanical polishing stop layer |
Family Cites Families (10)
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|---|---|---|---|---|
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| JPH0815207B2 (ja) * | 1986-02-04 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
| DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| JPS6410096A (en) * | 1987-06-27 | 1989-01-13 | Baruta Henkusuto Gmbh & Co Kg | Heat exchanger for two fluid medium |
| JPH01100960A (ja) * | 1987-10-14 | 1989-04-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPH02113570A (ja) * | 1988-10-22 | 1990-04-25 | Sony Corp | 半導体メモリ装置及びその製造方法 |
| JP2904533B2 (ja) * | 1989-03-09 | 1999-06-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH02312269A (ja) * | 1989-05-26 | 1990-12-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR960002078B1 (ko) * | 1989-12-29 | 1996-02-10 | 샤프 가부시끼가이샤 | 반도체메모리의 제조방법 |
-
1990
- 1990-05-02 JP JP2116271A patent/JP2524863B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-24 KR KR91006551A patent/KR950001757B1/ko not_active IP Right Cessation
- 1991-04-25 US US07/692,395 patent/US5233212A/en not_active Expired - Fee Related
- 1991-04-29 DE DE4113999A patent/DE4113999C2/de not_active Expired - Fee Related
-
1993
- 1993-01-29 US US08/010,691 patent/US5338699A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4113999A1 (de) | 1991-11-14 |
| US5338699A (en) | 1994-08-16 |
| JPH0412563A (ja) | 1992-01-17 |
| US5233212A (en) | 1993-08-03 |
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