WO2003069675A1 - Dispositif a semi-conducteurs et procede de fabrication - Google Patents

Dispositif a semi-conducteurs et procede de fabrication Download PDF

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WO2003069675A1
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semiconductor device
diffusion layer
insulating film
film
capacitor
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Hisashi Ogawa
Isao Miyanaga
Koji Eriguchi
Takayuki Yamada
Kazuichiro Itonaga
Yoshihiro Mori
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a so-called DRAM embedded logic LSI in which a DRAM is embedded in a logic chip.
  • DRAM-embedded devices include a trench-type capacitor in which the capacitor that is the information storage unit of the DRAM memory cell is provided in the trench of the semiconductor substrate, and a three-dimensional capacitor electrode above the main surface of the semiconductor substrate.
  • stack-capacitor type devices are used as devices that can form memory cells more easily.
  • planar type uses a gate insulating film as a capacitive insulating film and a gate electrode as a plate electrode.
  • the conventional DRAM embedded logic circuit has the following disadvantages.
  • An object of the present invention is to provide a semiconductor device for easily realizing a device in which a DRAM of a desired capacity is mixed in a logic circuit without adding a complicated process, and a method of manufacturing the same.
  • a semiconductor device is a semiconductor device in which a DRAM memory cell having a memory cell transistor and a capacitor is provided in a semiconductor layer, wherein the memory cell transistor has a gate insulating film provided on the semiconductor layer.
  • a gate electrode provided on the gate insulating film; a source diffusion layer and a drain diffusion layer provided on both sides of the gate electrode in the semiconductor layer; and a first covering a side surface of the gate electrode.
  • the capacitor comprises: a plate electrode having a lower portion filling a trench for a capacitor formed by digging the semiconductor layer; a plate electrode having an upper portion facing the gate electrode; and the trench for the capacitor. Formed below the plate electrode along the wall of the semiconductor device, and formed between the lower portion of the plate electrode and the semiconductor layer.
  • a second insulating layer formed of an insulating film that covers an upper side surface of the plate electrode; and a source diffusion layer formed by the first and second sidewalls. The whole is covered.
  • a DRAM memory cell having a small area and a large capacity can be obtained while having a trench capacitor structure with a small step on the substrate.
  • the source diffusion layer is covered with the first and second sidewalls, silicidation of the source diffusion layer is suppressed, and the intrusion of impurities is suppressed. Will be possible.
  • a storage node diffusion layer formed in the semiconductor layer along the wall surface of the capacitor trench so as to face the lower part of the plate electrode with the capacitance insulating film interposed therebetween may be provided.
  • the drain diffusion layer is formed from a first impurity diffusion layer formed on the gate electrode in a self-aligned manner and a first impurity diffusion layer formed on the first side wall in a self-aligned manner. And a second impurity diffusion layer containing a high-concentration impurity.
  • the source diffusion layer has a first impurity diffusion layer formed in a self-aligned manner with the gate electrode. Accordingly, during operation of the memory cell transistor, effects such as improvement in reliability due to relaxation of an electric field in the drain diffusion layer can be obtained.
  • a silicide layer is provided on at least a part of the drain diffusion layer of the memory cell transistor, and a silicide layer is not provided on the source diffusion layer of the memory cell transistor.
  • leakage can be reduced while reducing drain contact resistance.
  • the shield line is connected to the plate electrode by the plate contact, so that the potential of the plate electrode can be fixed via the shield line. Therefore, frequent changes in the potential of the plate electrode can be suppressed, and the ability of the capacitor insulating film to retain charges can be increased.
  • the shield line is formed of a common conductor film with the bit line, exploring this structure does not increase the number of manufacturing processes.
  • the manufacturing cost can be reduced by simplifying the manufacturing process, and the memory size can be reduced. .
  • a logic transistor having a gate electrode provided on the semiconductor layer and a source / drain region provided in the semiconductor layer; and a gate electrode of the logic transistor, Since it is formed of a common conductive film with the plate electrode and the gate electrode of the memory cell transistor, it is possible to provide a so-called DRAM 'logic mixed-type semiconductor device at low cost. Since the gate insulating film and the capacitor insulating film are formed using a common insulating film, manufacturing cost can be reduced.
  • a method of manufacturing a semiconductor device according to the present invention is directed to a semiconductor device including a memory cell transistor having a gate insulating film, a gate electrode, a source diffusion layer and a drain diffusion layer, and a capacitor having a plate electrode and a capacitor insulating film.
  • the wall surface of the capacitor trench that is, the surface of the storage node diffusion layer is cleaned and smoothed by forming and removing the oxide film twice, so that the capacitor insulating film having a relatively uniform thickness is obtained.
  • a capacitor with a film and stable capacitance characteristics can be obtained.
  • impurity ions are implanted into the active region using the gate electrode as a mask, and two first ions are formed in regions of the semiconductor layer located on both sides of the gate electrode.
  • the method further includes a step (h) of forming first and second insulating film side walls which entirely cover one of the first impurity diffusion layers located between the electrode and the plate electrode.
  • a silicide layer is formed in the first impurity diffusion layer of Can be suppressed.
  • the method further comprises a step (i) of forming a second impurity diffusion layer by implanting impurity ions at a higher concentration than in the step (g) into the first impurity diffusion layer, thereby forming a memory cell. Since the drain diffusion layer of the transistor is composed of the first and second impurity diffusion layers, a memory cell transistor having a high electric field relaxation function during operation is formed.
  • a step (j) of forming a silicide layer by silicidizing the upper portion of the second impurity diffusion layer is further included, so that the drain contact resistance is small and the leakage is reduced. Is formed.
  • a capacitor with a high function of suppressing potential fluctuations of the electrodes and a high charge retention capacity is formed.
  • an oxide film for injection protection is formed on the wall surface of the above-mentioned capacitor trench by a thermal oxidation method.
  • the semiconductor device further includes a logic transistor having a gate electrode and a source / drain diffusion layer.
  • trench isolation is also formed in the logic transistor formation region.
  • the conductive film is also formed in the opening transistor forming area, and in the step (ii), a gate electrode of the logic transistor is formed from the conductive film to obtain a D electrode.
  • a RAM / logic hybrid semiconductor device can be formed by a simple process.
  • step (d) manufacturing cost can be reduced by forming the gut insulating film on the active region of the memory cell transistor using a film common to the capacitive insulating film.
  • FIG. 1 is a plan view showing a configuration of a memory unit in the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 2A and 2B are a cross-sectional view taken along line Ila-Ila and a cross-sectional view taken along line Ilb-IIb shown in FIG. 1, respectively.
  • 3A to 3E are cross-sectional views showing the first half of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIGS. 4A to 4D are cross-sectional views showing the latter half of the manufacturing process of the semiconductor device according to the first embodiment.
  • FIGS. 5A to 5C are cross-sectional views showing the first half of the manufacturing process of the semiconductor device according to the second embodiment of the present invention.
  • FIGS. 6A to 6C are cross-sectional views showing the latter half of the manufacturing process of the semiconductor device according to the second embodiment. Best Embodiment
  • FIG. 1 is a plan view showing a configuration of a memory unit in the semiconductor device according to the first embodiment of the present invention.
  • 2 (a) and 2 (b) are a cross-sectional view taken along line Ila-Ila and a cross-sectional view taken along line Ilb-IIb shown in FIG. 1, respectively.
  • FIG. 2 (a) shows a cross-sectional structure in the memory region Rmemo and the logic circuit region R logc of the semiconductor device, but in FIGS. 1 and 2 (b), the logic circuit region R logc Illustration of a plane structure and a cross-sectional structure in the drawings is omitted.
  • the semiconductor device of the present embodiment has a p-type silicon substrate 10 and a p-type silicon substrate 10 provided in a memory region Rmemo. 1602
  • n well 11b and ⁇ well 11c provided in the logic circuit area Rlogc of the silicon substrate 10 and the bottom of the p well 11a of the memory area Rmerao It has a deep n-well 11 d and a so-called triple-well structure. Further, a shallow trench isolation 12a for dividing the active region in the memory region Rraerao and a gate opening / trench isolation 12b for dividing the active region in the logic circuit region Rlogc are provided.
  • the gate electrode 16 a, the gate insulating film 14 a, the insulating film side wall 25 a, and the low-concentration drain diffusion containing the low-concentration n-type impurity are formed on the p-well 11 a.
  • a memory cell transistor Trm having a layer 17b, a high-concentration drain diffusion layer 17a containing a high-concentration n-type impurity, a source diffusion layer 18 and a silicide layer 16d, a plate electrode 16b, a storage node And a trench-type capacitor Cpt having an n-type diffusion layer 19 functioning as a capacitor, a capacitive insulating film 15 and an insulating film side wall 25b.
  • the drain diffusion layer is composed of the high-concentration drain diffusion layer 17a and the low-concentration drain diffusion layer 17b, and the high-concentration drain diffusion layer 17a, the low-concentration drain diffusion layer 17b and ⁇
  • the silicide layer 16 d forms the drain region of the memory cell transistor.
  • the source diffusion layer 18 is entirely composed of only a low-concentration impurity diffusion layer containing a low-concentration ⁇ -type impurity.
  • no silicide layer is formed on the source diffusion layer 18 so that the source region Is constituted only by the source diffusion layer 18.
  • a p-channel MIS transistor having a gate electrode 16 c, a gate insulating film 14, an insulating film 26, and a p-type source / drain diffusion layer 19 is provided.
  • nMIS n-channel MIS transistor having a gate electrode 16 c, a gate insulating film 14 b, an insulating film sidewall 26 and an n-type source / drain diffusion layer 20. I have.
  • An interlayer insulating film 30 is deposited on the entire substrate, and a bit line penetrating through the interlayer insulating film 30 and connected to the high-concentration drain diffusion layer 17a of the memory cell transistor Trm in the memory region Rmerao Connect to contact 31 and bit line contact 31 And a bit line 32 extending above the interlayer insulating film 30.
  • the structure of this memory area Rmerao is a so-called open bit line structure.
  • the first feature of the present embodiment is that the source diffusion layer 18 is covered with two side walls 25a and 25b, and as a result, the source diffusion layer 18 In the source region, there is no diffusion layer containing impurities as high as the high concentration drain diffusion layer 17a, and the source region has the same concentration as the low concentration drain diffusion layer 17b. That is, there is only the source diffusion layer 18 containing a low concentration of impurities.
  • the second feature of the present embodiment is that a shield line 33 extending substantially in parallel with the bit line 32 and an interlayer insulating film 30 are formed on the interlayer insulating film 30 in the memory region R menio.
  • a plate contact 31 for connecting the shield wire 33 to the plate electrode 16b, and the shield wire 33 is provided on the same wiring layer as the bit line 32. It is.
  • the shield line 33 is further connected to an upper layer wiring (not shown).
  • the power supply voltage V DD and the ground are connected to the plate electrode 16 b from the upper layer wiring via the shield line 33. It is configured to apply an intermediate voltage (for example, V DD / 2) between the voltage and the voltage V ss.
  • the shield wire 33 is a necessary member particularly in the open bit line structure, and is originally provided to suppress interference of electric signals between the bit lines 32 on both sides.
  • the source diffusion layer 18 since the source diffusion layer 18 is covered by the two insulating film side walls 25a and 25b, the source diffusion layer 18 may be silicided in a step after the formation of the side wall. In addition, it is possible to prevent various impurities from entering the source diffusion layer 18. In addition, the intrusion of these various impurities can be suppressed, and since the silicide layer is not formed on the source diffusion layer 18, the leakage through the source diffusion layer 18 is reduced.
  • the shield wire 33 is connected to the plate electrode 16 b by the plate contact 34. And the potential of the plate electrode 16 b is fixed via the shield wire 33. That is, according to the present embodiment, the frequent change of the potential of the plate electrode 16b can be suppressed, and the ability to retain the charge in the capacitor insulating film can be increased. Since the shield line 33 is patterned from the same conductive film as the bit line 32, as described later, adopting this structure does not cause an increase in the number of manufacturing steps. Absent. Therefore, according to the present embodiment, it is possible to suppress a frequent change in the potential of the plate electrode 16b while employing a so-called open bit line type layout. Further, since the plate electrode 16b is formed of a common conductive film with the gate electrode 16a of the memory cell transistor, the memory cell size can be reduced.
  • FIGS. 3 (a) to 3 (e) and FIGS. 4 (a) to 4 (d) are cross-sectional views showing the steps of manufacturing the semiconductor device according to the present embodiment.
  • FIGS. 3 (a) to (e) and FIGS. 4 (a) to (d) only the memory area R memo is shown and the logic circuit area R logc is omitted.
  • an SiO 2 film having a thickness of, for example, 200 nm is formed on a p-type silicon substrate 10, and then a capacitor trench is to be formed.
  • a resist mask (not shown) having an open region is formed.
  • the oxide film mask 51 is formed by patterning the SiO 2 film using a resist mask.
  • a capacitor trench 52 is formed in the silicon substrate 10 by dry etching using the oxide film mask 51.
  • the step shown in FIG. 3 (b) about 20 nm thick is injected by thermal oxidation onto the exposed portion of the silicon substrate 10 (the wall surface of the capacitor trench 52).
  • a protective oxide film 53 is formed.
  • the injection protection oxide film 53 is for rounding the edge of the capacitor wrench 52 and for cleaning and smoothing the surface.
  • arsenic ions (As + ) are implanted to form an n-type diffusion layer 19 serving as a storage node.
  • the silicon oxide film 5 which is a 20-nm-thick thermal oxide film is formed on the substrate. 5 and 1602
  • a resist mask (not shown) is formed on the silicon nitride film 54 so as to open a region where a shallow trench is to be formed. Then, dry etching is performed to form a nitride film mask 54a and an underlying oxide film 55a. Further, a shallow trench 56 is formed on the silicon substrate 10 by performing dry etching using the nitride film mask 54a or the like as a mask. At this time, although not shown, a shallow trench is also formed in the logic circuit region Rlogc.
  • a silicon oxide film (not shown) is deposited on the substrate, and then the silicon oxide film and the nitride film mask 54a are planarized by CMP.
  • the silicon oxide film is buried in the shallow trench 56, and a shallow trench isolation 12a is formed.
  • a shallow trench isolation 12b as shown in FIG. 2A is also formed in the logic circuit region Rlogc.
  • the nitride film mask 54a is selectively removed by wet etching, and the underlying oxide film 55a is further removed by wet etching.
  • the surface portion of the shallow wrench separation 12a is also etched, but only a small amount of the entire thickness is etched.
  • a resist mask (not shown) covering a part of the logic circuit region Rlogc
  • implantation of phosphorus ions (P + ) into the memory region Rmemo and a part of the logic circuit region Rlogc on the silicon substrate 10 is performed.
  • a deep n-level 11d (see Fig. 2 (a)) over the memory area Rmerao and a part of the logic circuit area R logc.
  • boron ions are formed in the memory region Rraemo and a part of the opening circuit region Rlogc in the silicon substrate 10.
  • a p-well 11a of the memory area Rmerao and a p-well 11c of the logic circuit area Rlogc are formed.
  • phosphorus ions (P + ) are implanted into the logic circuit region R.
  • ncell 1 1 b in logc See Fig. 2 (a) Is formed.
  • an impurity for channel stopper is implanted immediately below the shallow trench isolations 12a and 12b.
  • An impurity for punch-through stopper is implanted below the channel region of the transistor.
  • the deep-well lid, p-well 11a, 11c, and n-well lib are formed, but the capacitor shown in FIG. 3 (a) is formed. These wells may be formed before the trench 52 is formed.
  • a 200-nm-thick polysilicon film is deposited thereon. Then, by patterning the polysilicon film and the thermal oxide film, the capacitor region 15 and the plate electrode 16 b of the trench type capacitor and the gate insulating film 14 a of the memory cell transistor are formed in the memory region Rmemo. An extension gate electrode 16a is formed. Although not shown in FIG. 4 (a), a gate insulating film 14b and a gate electrode 16c of a p-channel MIS transistor and an n-channel MIS transistor are formed in the logic circuit region Rlogc. Yes (see Figure 2 (a))
  • a portion of the polysilicon film which is to be a gate electrode of both the p-channel MIS transistor and the n-channel MIS transistor or a gate electrode of the p-channel MIS transistor is formed prior to the patterning of the polysilicon film. Impurity ions may be implanted to lower the resistance.
  • the extension of the p-channel MIS transistor Implant polon fluoride ions at a tension concentration to form a tension region for the p-channel MIS transistor.
  • a silicon oxide film and a silicon nitride film are sequentially deposited on the entire surface of the substrate, anisotropic etching is performed to form a gate electrode 16 of the memory cell transistor.
  • An insulating film sidewall 25a is formed on the side surface of a.
  • an insulating film sidewall 25b is also formed on the side surface of the plate electrode 16b of the trench capacitor.
  • the source diffusion layer 18 of the memory cell transistor is covered with two insulating film side walls 25a and 25b.
  • an insulating film sidewall 26 is also formed on the side surface of each gate electrode 16c of the p-channel type MIS transistor and the n-channel type MIS transistor (FIG. 2 (a)). See). Thereafter, arsenic ions (As +) are implanted using the gate electrode 16 a and the insulating film side walls 25 a and 25 b as a mask, and the low-concentration drain diffusion layer 17 in the memory region Rraemo is formed. A high-concentration drain diffusion layer 17a is formed in b and the region below it.
  • the source diffusion layer 18 of the memory cell transistor is covered by the two insulating film side walls 25a and 25b, the source diffusion layer 18 has a high concentration of ⁇ in this step. No type impurity is doped, and a high concentration source diffusion layer is not formed.
  • impurity ions for the high-concentration source / drain diffusion layers of the p-channel MIS transistor and the n-channel MIS transistor are implanted to form the source / drain diffusion layers 19 and 20 (see FIG. 2 (a)).
  • a salicide step is performed to reduce the resistance of each layer.
  • the upper part of the gate electrode 16a and the plate electrode 16b becomes a cobalt silicide layer
  • the upper part of the drain diffusion layer 17a becomes a cobalt silicide layer 16d.
  • the upper portions of the gate electrode 16c and the source / drain diffusion layers 19, 20 also become a copartite silicide layer.
  • the source diffusion layer 18 of the memory cell transistor is covered by the two insulating film side walls 25a and 25b. Is not formed Next, in the step shown in FIG.
  • a silicon oxide film having a thickness of 900 nm is deposited on the substrate, and then planarized by CMP to form an interlayer insulating film 30. Further, through the interlayer insulating film 30, the cobalt silicide layer 16 d and the plate electrode 16 b (silicide layer thereof) on the high-concentration drain diffusion layer 17 a in the memory region Rmemo are respectively formed. After forming contact holes to reach the contact holes, each contact hole is filled with tungsten or the like to form bit line contact 31 and plate contact 34. In the logic circuit region Rlogc, a source-drain contact is also formed (not shown in FIG. 2A).
  • an aluminum alloy film (or a copper alloy film) having a thickness of 400 ⁇ is deposited on the interlayer insulating film 30 and then patterned to form bit lines 32 and shield lines 33. I do.
  • an aluminum alloy film (or a copper alloy film) having a thickness of 400 ⁇ is deposited on the interlayer insulating film 30 and then patterned to form bit lines 32 and shield lines 33. I do.
  • the structure of the semiconductor device shown in FIGS. 1 and 2A and 2B is obtained.
  • a thermal oxide film has been described as the gate insulating film 14a and the capacitive insulating film 15; however, for example, a stacked film of an oxide film, an oxynitride film, and an oxide film Z nitride film may be used.
  • there ON film can be used oxide / nitride Z oxide film laminated film in which the ONO film of a high dielectric film der Ru H f ⁇ 2 film, and Z r O 2 film as a common insulating film.
  • a plurality of types of gate insulating films such as two or three, are often provided according to the type of the transistor.
  • the gate insulating film 14b of each transistor in the logic circuit area Rlogc is not only an oxide film, but also an ON film, an oxide film, a Z nitride film / oxide film, which is a stacked film of an oxynitride film and an oxide nitride film.
  • ON O film is a laminated film of, H i ⁇ 2 film is a high dielectric film, yo be an Z R_ ⁇ 2 film les.
  • the manufacturing method of this embodiment after the step of forming the shallow trench shown in FIG. 3A, the step of forming the capacitive insulating film 15 shown in FIG. ) And the step shown in Fig. 3 (c), the two rounds of oxidation and two rounds of oxide removal are performed, so that the shape of the corner of the trench for the capacitor is easily rounded.
  • the wall surface of the trench is cleaned and smoothed, so that the characteristics of the capacitive insulating film 15 formed later are improved.
  • This improvement in characteristics is For example, it means that the charge holding function is stabilized because the film thickness is substantially uniform, the leakage through the capacitor insulating film 15 is reduced, and the variation in the capacitance value is reduced.
  • the source diffusion layer 18 is covered with the two insulating film sidewalls 25a and 25b, the source diffusion layer 18 is silicided in a process after the formation of the sidewall.
  • various impurities can be suppressed from entering the source diffusion layer 18. Then, the intrusion of these various impurities can be suppressed, and since the silicide layer is not formed on the source diffusion layer 18, the leakage through the source diffusion layer 18 is reduced.
  • the bit line contact 31 and the plate contact 34 penetrating the interlayer insulating film 30 can be formed in a common step, and the bit line 3 2 and the shield wire 33 can also be formed simultaneously from a common metal film. Therefore, a structure for stabilizing the potential of the plate electrode 16b can be realized without increasing the number of steps.
  • the capacitor trench 52 in the memory region Rmemo can be formed before forming the gate insulating film of the MIS transistor in the logic circuit region Rlogc, the impurity in the source / drain diffusion layer in the logic circuit region Rlogc can be formed. It is possible to manufacture a DRAM-embedded logic LSI having a trench capacitor at low cost without deteriorating transistor performance due to diffusion or the like.
  • the plate electrode 16b of the trench type capacitor has the same conductor film as the gate electrode 16a of the memory cell transistor and the gate electrode 16c of the MIS transistor in the logic circuit region Rlogc. Since it is formed from a polysilicon film, the process can be simplified.
  • FIGS. 5A to 5C and FIGS. 6A to 6C are cross-sectional views illustrating the steps of manufacturing the semiconductor device according to the present embodiment.
  • a trench capacitor A resist mask (not shown) having an open region is formed. Then, an oxide film mask 51 is formed by patterning the SiO 2 film using a resist mask. Then, a capacitor trench 52 is formed in the silicon substrate 10 by dry etching using the oxide film mask 51.
  • a 20 nm thick silicon oxide film 55 is formed in the capacitor trench 52 and on the silicon substrate 10.
  • a silicon nitride film 54 having a thickness of 95 nm is sequentially formed, and the silicon nitride film 54 is planarized by, for example, CMP.
  • a resist mask (not shown) is formed on the silicon nitride film 54 so as to open a region where a shallow trench is to be formed. Then, dry etching is performed to form a nitride film mask 54a and an underlying oxide film 55a. Further, dry etching is performed using the nitride film mask 54a or the like as a mask, thereby forming a shutter opening 56 on the silicon substrate 10. At this time, although not shown, a shallow wrench is also formed in the logic circuit region.
  • a process similar to the step shown in FIG. 3 (e) in the first embodiment is performed to form a silicon oxide film (not shown) on the substrate.
  • the silicon oxide film and the nitride film mask 54a are planarized by CMP.
  • a silicon oxide film is buried in the shallow trench 56, and a shallow wrench isolation 12a is formed.
  • an opening-to-trench isolation 12b as shown in FIG. 2A is also formed in the logic circuit region R logc.
  • the nitride film mask 54a is selectively removed by wet etching, and the underlying oxide film 55a is further removed by wet etching.
  • a use oxide film 3 is formed on the injection protective oxide film 3, using the register mask 5 8 as a implantation mask, arsenic ions (A s +) By implanting, an ⁇ -type diffusion layer 19 serving as a storage node is formed. At this time, a margin is set in the lateral dimension of the resist mask 58 so that the source diffusion layer of the memory cell transistor formed later and the ⁇ -type diffusion layer 19 overlap.
  • the oxide film 53 for implantation protection is removed by wet etching. Further, using a resist mask (not shown) covering a part of the logic circuit region Rlogc, phosphorus ions (P +) are implanted into the memory region Rraemo of the silicon substrate 10 and a part of the logic circuit region Rlogc. Thus, a deep n ⁇ lid (see FIG. 2 (a)) is formed over the memory area Rmemo and a part of the logic circuit area Rlogc.
  • an impurity for channel stopper is implanted immediately below the shallow trench isolations 12a and 12b. Then, an impurity for punch-through stopper is implanted below the channel region of the transistor.
  • the deep-well lid, the p-well 11 a, 11 c, and the n-well lib are formed.
  • the capacitor shown in FIG. Each of these wells may be formed before the forming trench 52 is formed.
  • a thermal oxide film serving as the capacitive insulating film 15 and the gate insulating film 14a in the memory region Rraemo and the gate insulating film 14b in the logic circuit region Rlogc is formed.
  • a polysilicon film having a thickness of 200 im is deposited thereon.
  • the capacitor region 15 and the plate electrode 16 b of the trench capacitor and the gate insulating film 14 of the memory cell transistor are formed in the memory region R memo. a and a gate electrode 16a are formed.
  • the logic circuit region R logc includes a gate insulating film 14b and a gate electrode 16b of a p-channel MIS transistor and an n-channel MIS transistor.
  • Form c (see Fig. 2 (a)).
  • a gate is formed on a portion of the polysilicon film which serves as a gate electrode of both a p-channel MIS transistor and an n-channel MIS transistor or a p-channel MIS transistor. Impurity ions may be implanted to lower the electrode resistance.
  • arsenic ions of an extension concentration are implanted into the memory cell transistors in the memory area R memo and the p-channel MIS transistors in the logic circuit area R logc.
  • a low-concentration drain diffusion layer 17b and a source diffusion layer 18 are formed in the memory region R memo, and an extension region of the ri-channel MIS transistor is formed in the open circuit region R logc.
  • the source diffusion layer 18 of the memory cell transistor is formed so as to overlap the n-type diffusion layer 19 which is a storage node.
  • a boron fluoride ion having a concentration for extension of the p-channel MIS transistor is injected to extend the extension region of the p-channel MIS transistor.
  • the same steps as the steps shown in FIGS. 4 (b) to 4 (d) in the first embodiment are performed.
  • the structure of the semiconductor device shown in FIGS. 1 and 2 (a) and (b) is obtained.
  • the source diffusion layer 18 of the memory cell transistor is covered by the two insulating film walls 25a and 25b (see FIG. 2A). No high concentration n-type impurity is doped, no high concentration source diffusion layer is formed, and no silicide layer is formed on the source diffusion layer 18.
  • the gate insulating film 14a and the capacitive insulating film 15 are thermally oxidized.
  • the film for example, an ON film which is a laminated film of an oxide film, an oxynitride film, an oxide film and a Z-nitride film, an ONO film which is a laminated film of an oxide film / nitride film, a high dielectric film it can be used der Ru H f ⁇ 2 film, and Z r O 2 film as a common insulating film.
  • a plurality of types such as two or three types of gate insulating films, are often provided according to the type of the transistor.
  • the gate insulating film 14b of each transistor in the logic circuit region R logc is not only an oxide film, but also an ON film, an oxide film, a Z-nitride film, and a Z-oxide film, which are a stacked film of an oxynitride film and an oxide non-nitride film. laminated film in which the ONO film membrane, H i ⁇ 2 film is a high dielectric film, Z R_ ⁇ 2 film yo be an Rere.
  • two oxidation steps and two oxide film removal steps are performed from the step shown in FIG. 5B to the step shown in FIG.
  • the shape of the corner of the wrench can be easily rounded, and the wall surface of the trench is cleaned and smoothed, so that the characteristics of the capacitor insulating film 15 formed later are improved.
  • the improvement in the characteristics means that the charge holding function is stabilized, for example, by making the film thickness almost uniform, reducing leakage through the capacitor insulating film 15 and reducing the variation in the capacitance value. I do.
  • the source diffusion layer 18 is covered with the two insulating film sidewalls 25a and 25b, the source diffusion layer 18 is silicided in a process after the formation of the sidewall.
  • various impurities can be suppressed from entering the source diffusion layer 18. Then, the intrusion of these various impurities can be suppressed, and since the silicide layer is not formed on the source diffusion layer 18, the leakage through the source diffusion layer 18 is reduced.
  • the bit line contact 31 and the plate electrode 34 penetrating the interlayer insulating film 30 can be formed in a common step as in the first embodiment.
  • the bit line 32 and the shield line 33 can be formed simultaneously from a common metal film. Therefore, a structure for stabilizing the potential of the plate electrode 16b can be realized without increasing the number of steps.
  • the capacitor trench 52 in the memory region R raemo can be formed before forming the gate insulating film of the MIS transistor in the open circuit region R logc.
  • the capacitor trench 52 in the memory region R raemo can be formed before forming the gate insulating film of the MIS transistor in the open circuit region R logc.
  • the present invention is applied to a DRAM / open-gate mixed semiconductor device having a memory region and a logic circuit region.
  • the semiconductor device of the present invention includes a logic circuit region. It can also be applied to semiconductor devices that do not have DRAM but only DRAM.
  • the present invention is not limited to such an embodiment.
  • the present invention can also be applied to a memory device having a die storage capacity section and a semiconductor device with a RAM and a mouth mounted therein.
  • the memory cell transistor is an n-channel transistor, but the memory cell transistor may be a: channel transistor.
  • the memory cell transistor By making the memory cell transistor a p-channel transistor, there is no need to adopt a triple-well structure, so that there is an advantage that the number of masks in the manufacturing process can be reduced.
  • an n-well is used instead of the p-well 11a
  • a p-type diffusion layer is used instead of the n-type diffusion layer 19
  • a heavily-doped P-type diffusion layer is The source diffusion layer 18 and the low-concentration drain diffusion layer 17b of the memory cell transistor need to be p-type regions. And, a deeper ⁇ is not necessary for a well corresponding to 11 d.
  • an n-type diffusion layer serving as a storage node was formed by ion implantation using an oxide film mask.
  • a plasma doping method can be used.
  • the capacitor insulating film and the gate insulating film are formed by patterning a common (identical) insulating film. However, these may be formed from different films.
  • the n-type diffusion layer 19 functioning as a storage node was formed on the surface of the capacitor trench 52 of the trench capacitor Cpt.
  • an inversion layer is formed on the substrate surface below the capacitor insulating film by applying a potential to the plate electrode. Is electrically connected to the source diffusion layer, thereby functioning as a storage node electrode.
  • the semiconductor device of the present invention can be used for a DRAM or a DRAM-logic mixed device.

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Description

明 細書 半導体装置及びその製造方法 技術分野
本発明は、 半導体装置及ぴその製造方法に関し、 特に DRAMをロジックチッ プに混載する所謂 DRAM混載ロジック L S Iに適用されるものである。 背景技術
近年、 小型化と大容量のメモリ一容量と高速のデータ転送速度とが要求される マルチメディァ機器向けに、 高性能ロジック回路と DRAMメモリ部とを混載し た D RAM混載デバイスが実用化されている。 DRAM混載デバイスは、 DRA Mメモリセルの情報記憶部であるキャパシタが半導体基板のト レンチ内に設けら れている トレンチ型キャパシタ型と、 半導体基板の主面の上方にキャパシタゃ電 極が三次元的に積み上げられているスタックキャパシタ型とに大きく分けられる 一方、 より簡便にメモリセルを形成できるデバイスとして、 ゲート絶縁膜を容 量絶縁膜として用い、 ゲート電極をプレート電極として用いた， 所謂プレーナ型 (MO S構造） の D RAM及びロジック回路を混載したデバイスが最近改めて注 目を集めている。 解決課題
しかしながら、 上記従来の DRAM混載ロジック回路については、 それぞれ以 下のような不具合があった。
上記 トレンチ型キャパシタ型ゃスタック型の DRAM混載デバイスを製造する ためのプロセスにおいては、 メモリセルトランジスタに加えてメモリセルキャパ シタを形成するために複雑な工程が追加されている。 その結果、 設計変更などの ための開発期間や、 デバイスの製造に要する期間が長期化する上に、 デバイスの 歩留まり向上が益々困難となり、 製造コス トも高くなるという不具合があった。 また、 プレーナ型の D R A M混載デバイスについては、 これを製造するための プロセスは短く単純であるが、 メモリセルのサイズがスタックキャパシタ型やト レンチ型キャパシタ型よりも大きくなつてしまうために、 大容量の D R A Mを口 ジック回路に混載することが困難になってしまう という不具合があった。 発明の開示
本発明の目的は、 複雑な工程を追加することなく、 簡便に所望の容量の D R A Mをロジック回路に混載したデバイスを実現するための半導体装置及ぴその製造 方法を提供することにある。
本発明の半導体装置は、 半導体層に、 メモリセルトランジスタとキャパシタと を有する D R A Mメモリセルを設けてなる半導体装置であって、 上記メモリセル トランジスタは、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶 縁膜の上に設けられたゲート電極と、 上記半導体層内において上記ゲート電極の 両側方に設けられたソース拡散層及びドレイン拡散層と、 上記ゲート電極の側面 を覆う第 1のサイ ドウオールとを有しており、 上記キャパシタは、 上記半導体層 を掘り込んで形成されたキャパシタ用 トレンチを埋める下部と、 上記ゲート電極 と対向する上部とを有するプレート電極と、 上記キャパシタ用 トレンチの壁面に 沿って上記プレート電極の下方に形成され、 上記プレート電極の下部と上記半導 体層との間に介在する容量絶縁膜と、 上記プレート電極の上部の側面を覆う絶縁 膜からなる第 2のサイ ドウオールとを有しており、 上記第 1及ぴ第 2のサイ ドウ オールによって上記ソース拡散層全体が覆われている。
これにより、 基板上の段差が小さいト レンチキャパシタ構造を有しながら、 小 面積で大容量を有する D R AMメモリセルが得られる。 しかも、 第 1及ぴ第 2の サイ ドウオールによってソース拡散層が覆われているので、 ソース拡散層のシリ サイ ド化ゃ不純物の侵入が抑制されるので、 メモリセルのリーク電流を抑制する ことが可能になる。
上記半導体層内において上記キャパシタ用 トレンチの壁面に沿って、 上記容量 絶縁膜を挟んで上記プレート電極の下部と対向するように形成されたス トレージ ノ一ド用拡散層を備えていてもよレ、。 上記ドレイン拡散層は、 上記ゲート電極に自己整合的に形成された第 1の不純 物拡散層と、 上記第 1のサイ ドウオールに自己整合的に形成され、 上記第 1の不 純物拡散層よりも高濃度の不純物を含む第 2の不純物拡散層とを有しており、 上 記ソース拡散層は、 上記ゲート電極に自己整合的に形成された第 1の不純物拡散 層を有していることによ り、 メモリセルトランジスタの動作時に、 ドレイン拡散 層において電界の緩和による信頼性の向上などの効果が得られる。
上記メモリセルトランジスタの上記ドレイン拡散層の少なく とも一部の上には シリサイ ド層が設けられており、 上記メモリセルトランジスタの上記ソース拡散 層の上にはシリサイ ド層が設けられていないことにより、 ドレインコンタク ト抵 杭の低減を図りつつ、 リークの低減を図ることができる。
上記メモリセルトランジスタ及ぴ上記メモリセルキャパシタとを覆う層間絶縁 膜と、 上記層間絶縁膜の上に形成された複数のビッ ト線と、 上記層間絶縁膜の上 において、 上記複数のビッ ト線同士の間に介在する， 上記ビッ ト線とは共通の導 体膜から形成されたシールド線と、 上記層間絶縁膜を貫通して、 上記シールド線 と上記プレート電極とを互いに接続する接続部材とを備えていることより、 シー ルド線がプレートコンタク トによってプレー ト電極に接続されているので、 シー ルド線を介してプレート電極の電位を固定することが可能になる。 よって、 プレ 一ト電極の電位が頻繁に変化するのを抑制することができ、 容量絶縁膜への電荷 保持能力を高めることができる。 しかも、 シールド線は、 ビッ ト線と共通の導体 膜から形成されているので、 この構造を探ることによって製造工程の増大を招く ものではなレ、。
上記キャパシタのプレー ト電極と上記メモリセルトランジスタのゲート電極と は、 共通の導体膜から形成されていることにより、 製造工程の簡素化による製造 コス トの低減と、 メモリサイズの縮小が可能になる。
上記半導体層の上に設けられたゲート電極と、 上記半導体層内に設けられたソ ース · ドレイン領域とを有する口ジック トランジスタを備え、 上記ロジック トラ ンジスタのゲ一ト電極は、 上記キャパシタのプレート電極及び上記メモリセルト ランジスタのゲ一ト電極と共通の導体膜から形成されていることにより、 いわゆ る D R A M ' ロジック混載型の半導体装置を安価に提供することができる。 上記ゲ一ト絶縁膜と上記容量絶縁膜とは、 共通の絶縁膜を用いて形成されてい ることにより、 製造コス トの低減を図ることができる。
本発明の半導体装置の製造方法は、 ゲート絶縁膜， ゲート電極， ソース拡散層 及ぴドレイン拡散層を有するメモリセルトランジスタと、 プレ一ト電極及び容量 絶縁膜を有するキャパシタとを備えた半導体装置の製造方法であって、 上記半導 体層の一部をエッチングして、 キャパシタ用 トレンチを形成する工程 （a ) と、 上記工程 （a ) の後、 上記キャパシタ用 トレンチを埋める， 熱酸化膜からなる下 敷き酸化膜及ぴェツチングマスク膜を用いて、 上記半導体層の一部をェツチング して分離用トレンチを形成した後、 上記分離用トレンチ内に絶縁膜を埋め込んで トレンチ分離を形成する工程 （b ) と、 上記工程 （b ) の後、 上記エッチングマ スク膜及び上記下敷き酸化膜とをそれぞれ除去する工程 （c ) と、 上記工程 （ c ) の後で、 上記キャパシタ用 トレンチの壁面上に容量絶縁膜を形成する工程 （d ) と、 上記工程 （d ) の後で、 上記キャパシタ用 ト レンチ内及ぴ上記半導体層の 上面上に亘つて、 導体膜を形成する工程 （e ) と、 上記導体膜をパターニングし て、 活性領域の上に上記メモリセルトランジスタのゲ一ト電極を形成するととも に、 上記キャパシタ用 トレンチを埋めるキャパシタのプレー ト電極を形成するェ 程 （ f ) とを含んでいる。
この方法により、 2回の酸化膜の形成及ぴ除去により、 キャパシタ用 トレンチ の壁面， つまりス ト レージノ一ド拡散層の表面が清浄化かつ平滑化されるので、 比較的厚みの均一な容量絶縁膜を有する， 安定した容量特性を有するキャパシタ が得られる。
上記工程 （ f ) の後で、 上記ゲート電極をマスク として上記活性領域内に不純 物イオンを注入して、 上記半導体層内の上記ゲ一ト電極の両側方に位置する領域 に 2つの第 1の不純物拡散層を形成する工程 （g ) と、 上記工程 （g ) の後で、 上記ゲート電極及び上記プレート電極の各側面をそれぞれ覆う とともに、 上記 2 つの第 1の不純物拡散層のうち上記ゲート電極一プレート電極間に位置する一方 の第 1 の不純物拡散層を全体的に覆う第 1 , 第 2の絶縁膜サイ ドウオールを形成 する工程 （h ) をさらに含むことにより、 ソース拡散層となる一方の第 1の不純 物拡散層に、 その後の工程においてシリサイ ド層が形成されたり、 不純物が侵入 するのを抑制することができる。
上記工程 （h ) の後で、 上記ゲート電極及び第 1 , 第 2のサイ ドウォールをマ スク として上記活性領域に不純物イオンを注入して、 上記 2つの第 1の不純物拡 散層のうち他方の第 1の不純物拡散層内に上記工程 （g ) におけるよりも高濃度 の不純物イオンを注入して、 第 2の不純物拡散層を形成する工程 （ i ) をさらに 含むこ とによ り、 メモリセルトランジスタの ドレイン拡散層が、 第 1 , 第 2の不 純物拡散層によって構成されるので、 動作時に電界の緩和機能の高いメモリセル トランジスタが形成される。
上記工程 （ i ) の後で、 上記第 2の不純物拡散層の上部をシリサイ ド化して、 シリサイ ド層を形成する工程 （ j ) をさらに含むことにより、 ドレインコンタク ト抵抗の小さい、 かつ、 リークの小さいメモリセルが形成される。
上記プレート電極及びゲート電極を覆う層間絶縁膜を形成する工程 （k ) と、 上記層間絶縁膜を貫通して上記ドレイン拡散層に接続されるビッ ト線コンタク ト 及ぴビッ ト線と、 上記層間絶縁膜を貫通して上記プレー ト電極に接続されるプレ 一トコンタク ト及ぴシールド配線とを形成する工程 （ 1 ) とを含んでいることに より、 製造工程数の増大を招くことなく、 プレート電極の電位変動を抑制する機 能の高い， 電荷保持能力の高いキャパシタが形成される。
上記工程 （a ) の後、 かつ、 上記工程 （ c ) の前に、 熱酸化法により、 上記キ ャパシタ用 トレンチの壁面上に注入保護用酸化膜を形成した後、 上記半導体層の うち上記注入保護用酸化膜の下方に位置する領域に不純物を導入して、 ス トレー ジノード用拡散層を形成する工程と、 上記ス トレージノード用拡散層を形成した 後、 上記注入保護用酸化膜を除去する工程とをさらに含んでいてもよい。
上記ス トレージノ一ド用拡散層を形成する工程では、 上記注入保護用酸化膜の 上方から上記不純物のイオン注入又はプラズマドープを行なうことができる。 上記半導体装置は、 ゲー ト電極及ぴソース ' ドレイン拡散層を有するロジック トランジスタをさらに備えており、 上記工程 ( b ) では、 上記ロジック トランジ スタ形成領域においても、 ト レンチ分離を形成し、 上記工程 （e ) では、 上記口 ジック トランジスタ形成領域にも上記導体膜を形成し、 上記工程 （ ί ) では、 上 記導体膜から上記ロジック トランジスタのゲ一ト電極を形成することにより、 D RAM · ロジック混載型半導体装置を簡素な工程で形成することができる。
上記工程 （d ) では、 上記メモリセルトランジスタの活性領域の上に、 上記容 量絶縁膜と共通の膜を用いて上記グート絶縁膜を形成することにより、 製造コス トの低減を図ることができる。 図面の簡単な説明
図 1は、 本発明の第 1の実施形態に係る半導体装置のうちメモリ部の構成を 示す平面図である。
図 2 ( a ) , (b ) は、 それぞれ図 1に示す Ila- Ila 線における断面図及ぴ Ilb-IIb 線における断面図である。
図 3 (a ) 〜 （e ) は、 第 1の実施形態における半導体装置の製造工程のう ち前半部分を示す断面図である。
図 4 ( a ) 〜 （d ) は、 第 1の実施形態における半導体装置の製造工程のう ち後半部分を示す断面図である。
図 5 (a ) 〜 （c ) は、 本発明の第 2の実施形態における半導体装置の製造 工程のうち前半部分を示す断面図である。
図 6 ( a ) 〜 （ c ) は、 第 2の実施形態における半導体装置の製造工程のう ち後半部分を示す断面図である。 最良の実施形態
一第 1の実施形態一
図 1は、 本発明の第 1の実施形態に係る半導体装置のうちメモリ部の構成を示 す平面図である。 図 2 ( a ) , ( b ) は、 それぞれ図 1に示す Ila- Ila 線におけ る断面図及び Ilb-IIb 線における断面図である。 なお、 図 2 ( a ) においては、 半導体装置のメモリ領域 Rmemo及びロジック回路領域 R logcにおける断面構造が 示されているが、 図 1及ぴ図 2 (b ) においては、 ロジック回路領域 R logcにお ける平面構造及び断面構造の図示は省略されている。
図 1及び図 2 ( a ) , (b ) に示すように、 本実施形態の半導体装置は、 p型 のシリ コン基板 1 0と、 シリコン基板 1 0のメモリ領域 Rmemoに設けられた pゥ 1602
7 エル 1 1 a と、 シリコン基板 1 0のロジック回路領域 Rlogcに設けられた nゥェ ル 1 1 b及ぴ ρ ゥエル 1 1 c と、 メモリ領域 Rmeraoの p ゥエル 1 1 aの底部を囲 む深部 nゥエル 1 1 d とを有しており、 いわゆる トリプルゥエル構造を有してい る。 また、 メモリ領域 Rraeraoにおける活性領域を区画するシヤロートレンチ分離 1 2 a と、 ロジック回路領域 Rlogcにおける活性領域を区画するシャ口一トレン チ分離 1 2 b とを備えている。
そして、 メモリ領域 Rmemoにおいては、 pゥエル 1 1 aの上に、 ゲート電極 1 6 a , ゲート絶縁膜 1 4 a , 絶縁膜サイ ドウォール 2 5 a , 低濃度の n型不純物 を含む低濃度ドレイン拡散層 1 7 b , 高濃度の n型不純物を含む高濃度ドレイン 拡散層 1 7 a , ソース拡散層 1 8及びシリサイ ド層 1 6 dを有するメモリセルト ランジスタ Trmと、 プレー ト電極 1 6 b , ス トレージノー ドと して機能する n型 拡散層 1 9 , 容量絶縁膜 1 5及び絶縁膜サイ ドウオール 2 5 bを有する ト レンチ 型キャパシタ Cptとが設けられている。 ここで、 高濃度ドレイン拡散層 1 7 a及 ぴ低濃度ドレイ ン拡散層 1 7 bによって ドレイン拡散層が構成され、 高濃度ドレ ィン拡散層 1 7 a , 低濃度ドレイン拡散層 1 7 b及ぴシリサイ ド層 1 6 dにより 、 メモリセルトランジスタの ドレイン領域が構成されている。 一方、 ソース拡散 層 1 8は、 全体的に低濃度の η型不純物を含む低濃度不純物拡散層のみによって 構成されている。 また、 ソース拡散層 1 8は 2つの絶縁膜サイ ドウォール 2 5 a , 2 5 bによって覆われていることから、 ソース拡散層 1 8の上にはシリサイ ド 層が形成されていないので、 ソース領域はソース拡散層 1 8のみによって構成さ れている。
また、 ロジック回路領域 Rlogcにおいては、 ゲート電極 1 6 c , ゲート絶縁膜 1 4 , 絶縁膜サイ ドウオール 2 6及び p型ソース · ドレイン拡散層 1 9を有す る pチャネル型 M I S トランジスタ （ p M I S) と、 ゲ一ト電極 1 6 c , ゲート 絶縁膜 1 4 b , 絶縁膜サイ ドウォール 2 6及ぴ n型ソース ' ドレイン拡散層 2 0 を有する nチャネル型 M I S トランジスタ （nM I S) とが設けられている。 そして、 基板全体には層間絶縁膜 3 0が堆積されており、 層間絶縁膜 3 0を貫 通してメモリ領域 Rmeraoのメモリセルトランジスタ Trmの高濃度ドレイン拡散層 1 7 aに接続されるビッ ト線コンタク ト 3 1 と、 ビッ ト線コンタク ト 3 1 に接続 され層間絶縁膜 3 0の上に延びるビッ ト線 3 2とが設けられている。 このメモリ 領域 R meraoの構造は、 いわゆるオープンビッ ト線構造である。
なお、 ロジック回路領域 R l ogcにおいても、 層間絶縁膜 3 0を貫通してソース ' ドレイン拡散層 1 9 , 2 0に到達するソースコンタク ト及ぴドレインコンタク トゃ、 層間絶縁膜 3 0を貫通してゲート電極 1 6 c にコンタク トするゲートコン タク トなどが設けられているが、 これらの部材は本発明の本質に関わる部分では ないので、 図示が省略されている。
ここで、 本実施形態の第 1の特徴は、 ソース拡散層 1 8が 2つのサイ ドウォー ル 2 5 a , 2 5 bによって覆われていること、 そして、 その結果、 ソース拡散層 1 8の上にはシリサイ ド層が形成されないこと、 ソース領域には高濃度ドレイン 拡散層 1 7 a と同程度に高濃度の不純物を含む拡散層は存在せず、 低濃度ドレイ ン拡散層 1 7 bと同程度に低濃度の不純物を含むソース拡散層 1 8のみが存在す ることである。 また、 本実施形態の第 2の特徴は、 メモリ領域 R menioにおける層 間絶縁膜 3 0の上に、 ビッ ト線 3 2とほぼ平行に延びるシールド線 3 3と、 層間 絶縁膜 3 0を貫通してシールド線 3 3とプレート電極 1 6 b とを接続するプレー トコンタク ト 3 1 とが設けられており、 このシールド線 3 3がビッ ト線 3 2 と同 じ配線層に設けられている点である。 そして、 シ一ルド線 3 3はさらに上層の配 線 （図示せず） に接続されていて、 この上層の配線からシールド線 3 3を介して プレート電極 1 6 bに、 電源電圧 V DDと接地電圧 V s sとの間の中間電圧 （例えば V DD/ 2 ) を印加するように構成されている。 シールド線 3 3は、 特にオープン ビッ ト線構造において必要な部材であり、 元来、 両側のビッ ト線 3 2同士の電気 的信号の干渉を抑制するために設けられている。
本実施形態では、 ソース拡散層 1 8が 2つの絶縁膜サイ ドウォール 2 5 a， 2 5 bによって覆われているので、 サイ ドウォール形成後の工程で、 ソース拡散層 1 8がシリサイ ド化されたり、 各種不純物がソース拡散層 1 8に侵入するのを抑 制することができる。 そして、 この各種不純物の侵入を抑制することができたり 、 ソース拡散層 1 8の上にはシリサイ ド層が形成されないことにより、 ソ一ス拡 散層 1 8を介するリークが低減される。
また、 シールド線 3 3がプレートコンタク ト 3 4によってプレート電極 1 6 b に接続され、 シールド線 3 3を介してプレート電極 1 6 bの電位が固定される。 つまり、 本実施形態により、 プレート電極 1 6 bの電位が頻繁に変化するのを抑 制することができ、 容量絶縁膜への電荷保持能力を高めることができる。 そして 、 このシ一ルド線 3 3は、 後述するように、 ビッ ト線 3 2と同じ導体膜からパタ 一ユングされるものであるので、 この構造を採ることによって製造工程の増大を 招く ものではない。 よって、 本実施形態により、 いわゆるオープンビッ ト線方式 のレイァゥ トを採りながら、 プレート電極 1 6 bの電位が頻繁に変化するのを抑 制することができる。 また、 プレート電極 1 6 bがメモリセルトランジスタのゲ 一ト電極 1 6 a と共通の導体膜から形成されているので、 メモリセルサイズの縮 小が可能になる。
次に、 本発明の第 1の実施形態における半導体装置の製造方法について説明す る。 図 3 ( a ) 〜 （e ) 及ぴ図 4 ( a ) 〜 （d ) は、 本実施形態における半導体 装置の製造工程を示す断面図である。 ただし、 図 3 ( a ) 〜 （e ) 及ぴ図 4 ( a ) 〜 （ d ) においては、 メモリ領域 R memoのみを図示して、 ロジック回路領域 R logcの図示は省略する。
まず、 図 3 ( a ) に示す工程で、 p型のシリ コン基板 1 0の上に、 例えば厚み が 2 0 0 n mの S i O 2 膜を形成した後、 キャパシタ用 トレンチを形成しよう と する領域を開口したレジス トマスク （図示せず） を形成する。 そして、 レジス ト マスクを用いて S i 〇2 膜をパタ一ユングすることにより、 酸化膜マスク 5 1を 形成する。 そして、 酸化膜マスク 5 1を用いたドライエッチングにより、 シリコ ン基板 1 0にキャパシタ用 トレンチ 5 2を形成する。
次に、 図 3 ( b ) に示す工程で、 熱酸化により、 シリ コン基板 1 0のうち露出 している部分 （キャパシタ用 トレンチ 5 2の壁面） の上に、 厚み約 2 0 n mの注 入保護用酸化膜 5 3を形成する。 この注入保護用酸化膜 5 3は、 キャパシタ用 ト レンチ 5 2のエッジ部を丸めるとともに、 その表面を清浄化， 平滑化するための ものである。 次に、 酸化膜マスク 5 1を注入マスクとして用い、 砒素イオン （A s + ) を注入して、 ス トレージノードとなる n型拡散層 1 9を形成する。
次に、 図 3 ( c ) に示す工程で、 酸化膜マスク 5 1及び注入保護用酸化膜 5 3 を除去した後、 基板上に、 厚み 2 0 n mの熱酸化膜であるシリ コン酸化膜 5 5と 1602
10
、 厚み 9 5 nmのシリ コン窒化膜 5 4とを順次形成した後、 シリ コン窒化膜 5 4 のうち トレンチの上方に位置する部分を平坦にする。
次に、 図 3 ( d ) に示す工程で、 シリ コン窒化膜 5 4の上に、 シヤロー ト レン チを形成しょう とする領域を開口したレジス トマスク (図示せず) を形成し、 レ ジス トマスクを用いて、 ドライエッチングを行なって、 窒化膜マスク 5 4 a及び 下敷き酸化膜 5 5 aを形成する。 さらに、 窒化膜マスク 5 4 a等をマスクとして 用いてドライエツチングを行なうことにより、 シリコン基板 1 0にシャロートレ ンチ 5 6を形成する。 このとき、 図示しないが、 ロジック回路領域 Rlogcにおい ても、 シヤロー トレンチを形成する。
次に、 図 3 ( e ) に示す工程で、 基板上に、 シリ コン酸化膜 （図示せず） を堆 積した後、 CMPにより、 シリ コン酸化膜と窒化膜マスク 5 4 a とを平坦化する 。 これにより、 シヤロートレンチ 5 6内にシリコン酸化膜が埋め込まれて、 シャ ロートレンチ分離 1 2 aが形成される。 このとき、 ロジック回路領域 Rlogcにも 、 図 2 ( a ) に示すようなシヤロートレンチ分離 1 2 bが形成される。 その後、 ゥエツ トエッチングにより窒化膜マスク 5 4 aを選択的に除去した後、 さらに、 ウエッ トエッチングにより下敷き酸化膜 5 5 aを除去する。 その際、 シャロート レンチ分離 1 2 aの表面部もエッチングされるが、 全体の厚みに対してわずかの 厚み分がエッチングされるだけである。 さらに、 ロジック回路領域 Rlogcの一部 を覆う レジス トマスク （図示せず） を用いて、 シリコン基板 1 0のうちメモリ領 域 Rmemoとロジック回路領域 Rlogcの一部とにリ ンイオン （P+ ) の注入を行な つて、 メモリ領域 Rmeraoと口ジック回路領域 R logcの一部とに亘つて深部 nゥェ ル 1 1 d (図 2 ( a ) 参照） を形成する。 さらに、 ロジック回路領域 Rlogcの p チャネル型トランジスタ形成領域を覆う レジス トマスク （図示せず） を用いて、 シリ コン基板 1 0のうちメモリ領域 Rraemoと口ジック回路領域 R logcの一部とに ボロンイオン （B+ ) の注入を行なって、 メモリ領域 Rmeraoの pゥエル 1 1 a と 、 ロジック回路領域 Rlogcの p ゥエル 1 1 c (図 2 ( a ) 参照） とを形成する。 また、 メモリ領域 Rmemoと、 ロジック回路領域 R logcの nチャネル型トランジス タ形成領域とを覆うレジス トマスク （図示せず） を用いて、 リ ンイオン （P+ ) の注入を行なって、 ロジック回路領域 R logcに nゥエル 1 1 b (図 2 ( a ) 参照 ) を形成する。 なお、 図 2 ( a ) には図示されていないが、 メモリ領域 Rmemo及 ぴロジック回路領域 Rlogcにおいて、 シヤロー トレンチ分離 1 2 a， 1 2 bの直 下方にはチャネルス トッパ用の不純物が注入され、 トランジスタのチャネル領域 下方にはパンチスルース トッパ用の不純物が注入される。
なお、 本実施形態では、 シヤロー トレンチ分離 1 2 aを形成した後に、 深部ゥ エル l i d , p ゥエル 1 1 a , 1 1 c及び nゥエル l i bを形成したが、 図 3 ( a ) に示すキャパシタ用トレンチ 5 2を形成する前にこれらの各ゥエルを形成し てもよい。
次に、 図 4 ( a ) に示す工程で、 メモリ領域 Rmemoの容量絶縁膜 1 5及ぴゲー ト絶縁膜 1 4 a , ロジック回路領域 Rlogcのゲート絶縁膜 1 4 b となる厚み 2〜
6 n mの熱酸化膜を形成した後、 その上に、 厚み 2 0 0 n mのポリシリコン膜を 堆積する。 その後、 ポリシリ コン膜及ぴ熱酸化膜をパターニングすることにより 、 メモリ領域 Rmemoに、 トレンチ型キャパシタの容量絶縁膜 1 5及ぴプレート電 極 1 6 b と、 メモリセルトランジスタのゲート絶縁膜 1 4 a及ぴゲート電極 1 6 a とを形成する。 また、 図 4 ( a ) には図示されていないが、 ロジック回路領域 Rlogcには、 pチャネル型 M I S トランジスタ及び nチャネル型 M I S トランジ スタのゲート絶縁膜 1 4 b及ぴゲート電極 1 6 cを形成する （図 2 ( a ) 参照）
。 なお、 ポリシリ コン膜のパターニングに先立って、 ポリシリ コン膜のうち， p チャネル型 M I S トランジスタ及ぴ nチャネル型 M I S トランジスタの双方， あ るいは pチャネル型 M I S トランジスタのゲート電極となる部分に、 ゲート電極 抵抗を下げるための不純物イオンの注入を行なってもよい。
その後、 メモリ領域 R memoのメモリセルトランジスタ及ぴロジック回路領域 R logcの ηチャネル型 M I S トランジスタにェクステンション用濃度の砒素イオン を注入する。 これにより、 メモリ領域 Rraemoにおいては低濃度ドレイン拡散層 1
7 b及ぴソース拡散層 1 8が形成され、 口ジック回路領域 Rlogcにおいては nチ ャネル型 M I S トランジスタのェクステンショ ン領域が形成される。 このとき、 メモリセルトランジスタのソ一ス拡散層 1 8は、 ス トレ一ジノードである n型拡 散層 1 9とオーバーラップするように形成される。 また、 図示されていないが、 ロジック回路領域 Rlogcにおいては、 pチャネル型 M I S トランジスタのェクス テンション用濃度のフッ化ポロンイオンを注入して、 pチャネル型 M I S トラン ジスタのェタステンショ ン領域を形成する。
次に、 図 4 (b ) に示す工程で、 基板上の全面にシリ コン酸化膜及びシリ コン 窒化膜を順次堆積した後、 異方性エッチングを行ない、 メモリセルトランジスタ のゲ一ト電極 1 6 aの側面上に絶縁膜サイ ドウオール 2 5 aを形成する。 このと き、 トレンチ型キャパシタのプレート電極 1 6 bの側面上にも、 絶縁膜サイ ドウ オール 2 5 bが形成される。 そして、 メモリセルトランジスタのソース拡散層 1 8は、 2つの絶縁膜サイ ドウォール 2 5 a , 2 5 bによって覆われる。 また、 口 ジック回路領域 Rlogcにおいて、 pチャネル型 M I S トランジスタ及び nチヤネ ル型 M I S トランジスタの各ゲート電極 1 6 cの側面上にも絶縁膜サイ ドウォー ル 2 6が形成される （図 2 ( a ) 参照） 。 その後、 ゲート電極 1 6 a , 絶縁膜サ イ ドウォール 2 5 a , 2 5 bをマスクにして、 ヒ素イオン （ A s + ) の注入を行 ない、 メモリ領域 Rraemoの低濃度ドレイ ン拡散層 1 7 b及びその下方の領域に、 高濃度ドレイ ン拡散層 1 7 aを形成する。 ただし、 メモリセルトランジスタのソ ース拡散層 1 8は、 2つの絶縁膜サイ ドウォール 2 5 a , 2 5 bによって覆われ ているので、 この工程で、 ソース拡散層 1 8には高濃度の η型不純物がド一プさ れず、 高濃度ソース拡散層は形成されない。
また、 ロジック回路領域 Rlogcにおいても、 pチャネル型 M I S トランジスタ 及び nチャネル型 M I S トランジスタの高濃度ソース · ドレイン拡散層用の不純 物イオンを注入して、 ソース . ドレイン拡散層 1 9 , 2 0 (図 2 ( a ) 参照） を 形成する。
次に、 図 4 ( c ) に示す工程で、 各層の低抵抗化のためのサリサイ ド工程を行 なう。 このとき、 メモリ領域 Rmemoにおいて、 ゲート電極 1 6 a , プレー ト電極 1 6 bの上部がコバルトシリサィ ド層になり、 ドレイン拡散層 1 7 aの上部がコ パルトシリサイ ド層 1 6 dになる。 また、 図 2 ( a ) に示すように、 ロジック回 路領域 Rlogcにおいて、 ゲート電極 1 6 c及ぴソース · ドレイン拡散層 1 9， 2 0の上部もコパルトシリサイ ド層になる。 一方、 メモリセルトランジスタのソー ス拡散層 1 8は、 2つの絶縁膜サイ ドウォール 2 5 a , 2 5 bによって覆われて いるので、 この工程で、 ソース拡散層 1 8の上にはシリサイ ド層は形成されない 次に、 図 4 ( d ) に示す工程で、 基板上に厚み 9 0 0 nmのシリ コン酸化膜を 堆積した後、 CMPにより平坦化を行ない、 層間絶縁膜 3 0を形成する。 さらに 、 層間絶縁膜 3 0を貫通して、 メモリ領域 Rmemoの高濃度ドレイン拡散層 1 7 a 上のコバルトシリサイ ド層 1 6 d , プレート電極 1 6 b (のシリサイ ド層） にそ れぞれ到達するコンタク トホールを形成した後、 各コンタク トホールをタングス テンなどによつて埋めることにより、 ビッ ト線コンタク ト 3 1及ぴプレートコン タク ト 3 4を形成する。 なお、 ロジック回路領域 Rlogcにおいても、 ソース ' ド レインコンタク トが形成される （図 2 ( a) に図示せず） 。 その後、 層間絶縁膜 30の上に、 厚み 4 0 0 ηπαのアルミニウム合金膜 （又は銅合金膜） を堆積した 後、 これをパターニングすることにより、 ビッ ト線 3 2及びシールド線 3 3を形 成する。 これにより、 図 1及び図 2 (a ) , (b) に示す半導体装置の構造が得 られる。
なお、 本実施形態では、 ゲ一ト絶縁膜 1 4 a及び容量絶縁膜 1 5として熱酸化 膜を用いて説明したが、 例えば、 酸化膜， 酸窒化膜， 酸化膜 Z窒化膜の積層膜で ある ON膜， 酸化膜/窒化膜 Z酸化膜の積層膜である ONO膜， 高誘電体膜であ る H f 〇2 膜， Z r O 2 膜などを共通の絶縁膜として用いることができる。 また 、 ロジック回路領域 Rlogcにおいては、 トランジスタの種類に応じて、 ゲート絶 縁膜の厚みが 2種類， 3種類など、 複数種類設けられていることが多い。 そして 、 ロジック回路領域 Rlogcの各トランジスタのゲート絶縁膜 1 4 bも、 酸化膜だ けでなく、 酸窒化膜， 酸化膜ノ窒化膜の積層膜である ON膜， 酸化膜 Z窒化膜/ 酸化膜の積層膜である ON O膜， 高誘電体膜である H i 〇2 膜， Z r〇2 膜など であってもよレ、。
本実施形態の製造方法によると、 図 3 ( a) に示すシヤロートレンチを形成す る工程の後、 図 4 (a ) に示す容量絶縁膜 1 5を形成する工程までに、 図 3 (b ) に示す工程と、 図 3 ( c ) に示す工程とにおいて、 2回の酸化工程と 2回の酸 化膜除去工程とを実施するため、 キャパシタ用トレンチのコーナー部の形状を容 易に丸めることが可能となるとともに、 ト レンチの壁面が清浄化， 平滑化される ので、 後に形成される容量絶縁膜 1 5の特性が向上する。 この特性の向上とは、 例えば膜厚がほぼ均一化されて、 容量絶縁膜 1 5を介するリークが低減されたり 、 容量値のばらつきが小さくなるなどによって、 電荷保持機能が安定することを 意味する。
また、 ソース拡散層 1 8が 2つの絶縁膜サイ ドウォール 2 5 a , 2 5 bによつ て覆われているので、 サイ ドウォール形成後の工程で、 ソース拡散層 1 8がシリ サイ ド化されたり、 各種不純物がソース拡散層 1 8に侵入するのを抑制すること ができる。 そして、 この各種不純物の侵入を抑制することができたり、 ソース拡 散層 1 8の上にはシリサイ ド層が形成されないことにより、 ソース拡散層 1 8を 介するリークが低減される。
さらに、 本実施形態の製造方法によると、 層間絶縁膜 3 0を貫通するビッ ト線 コンタク ト 3 1及びプレ一トコンタク ト 3 4を共通の工程で形成することができ 、 かつ、 ビッ ト線 3 2及ぴシールド線 3 3も共通の金属膜から同時に形成するこ とができる。 したがって、 工程数の増大を招く ことなく、 プレート電極 1 6 bの 電位安定化のための構造を実現することができる。
特に、 ロジック回路領域 Rlogcの M I S トランジスタのゲート絶縁膜を形成す る前に、 メモリ領域 Rmemoのキャパシタ用 トレンチ 5 2を形成することができる ため、 ロジック回路領域 Rlogcのソース ' ドレイン拡散層の不純物の拡散などに 起因する トランジスタの性能を悪化させることなく、 トレンチ型キャパシタを有 する D RAM混載型ロジック L S Iを、 安価に製造することができる。
また、 ト レンチ型キャパシタのプレー ト電極 1 6 bが、 メモリセルトランジス タのゲ一ト電極 1 6 aや、 ロジック回路領域 Rlogcの M I S トランジスタのゲ一 ト電極 1 6 c と、 同じ導体膜 （ポリシリ コン膜） から形成されるので、 工程の簡 素化を図ることができる。
—第 2の実施形態一
次に、 本発明の第 2の実施形態における半導体装置の製造方法について説明す る。 本実施形態においても、 形成される半導体装置の構造は、 図 1及び図 2 ( a ) , (b ) に示す構造と同じであるが、 工程の手順が異なっている。 図 5 ( a ) 〜 （ c ) 及ぴ図 6 ( a ) 〜 （ c ) は、 本実施形態における半導体装置の製造工程 を示す断面図である。 ただし、 図 5 ( a ) 〜 （ c ) 及ぴ図 6 ( a ) 〜 （ c ) にお 03 01602
15 いては、 メモリ領域 R memoのみを図示して、 ロジック回路領域 R logcの図示は省 略する。 なお、 本実施形態においても、 各要素の厚みや不純物濃度は第 1の実施 形態と同じであるので、 その記載を省略する。
まず、 図 5 ( a ) に示す工程で、 p型のシリ コン基板 1 0の上に、 例えば厚み が 2 0 0 n mの S i 0 2 膜を形成した後、 キャパシタ用 トレンチを形成しようと する領域を開口したレジス トマスク （図示せず） を形成する。 そして、 レジス ト マスクを用いて S i O 膜をパターニングすることにより、 酸化膜マスク 5 1を 形成する。 そして、 酸化膜マスク 5 1を用いたドライエッチングにより、 シリコ ン基板 1 0にキャパシタ用 トレンチ 5 2を形成する。
次に、 図 5 ( b ) に示す工程で、 酸化膜マスク 5 1を除去した後、 キャパシタ 用トレンチ 5 2内及ぴシリコン基板 1 0の上に、 厚み 2 0 n mのシリコン酸化膜 5 5と、 厚み 9 5 n mのシリコン窒化膜 5 4とを順次形成し、 例えば C M Pによ りシリコン窒化膜 5 4の平坦化を行なう。
次に、 図 5 ( c ) に示す工程で、 シリ コン窒化膜 5 4の上に、 シヤロー ト レン チを形成しょう とする領域を開口したレジス トマスク （図示せず） を形成し、 レ ジス トマスクを用いて、 ドライエッチングを行なって、 窒化膜マスク 5 4 a及ぴ 下敷き酸化膜 5 5 aを形成する。 さらに、 窒化膜マスク 5 4 a等をマスクとして 用いてドライエツチングを行なうことにより、 シリコン基板 1 0にシャ口一 ト レ ンチ 5 6を形成する。 このとき、 図示しないが、 ロジック回路領域においても、 シャロート レンチを形成する。
次に、 図 6 ( a ) に示す工程で、 第 1の実施形態における図 3 ( e ) に示すェ 程と同様の処理を行なって、 基板上に、 シリ コン酸化膜 （図示せず） を堆積した 後、 C M Pにより、 シリコン酸化膜と窒化膜マスク 5 4 a とを平坦化する。 これ により、 シヤロートレンチ 5 6内にシリ コン酸化膜が埋め込まれて、 シャロート レンチ分離 1 2 aが形成される。 このとき、 ロジック回路領域 R logcにも、 図 2 ( a ) に示すようなシャ口一トレンチ分離 1 2 bが形成される。 その後、 ゥエツ トエッチングにより窒化膜マスク 5 4 aを選択的に除去した後、 さらに、 ゥエツ トエッチングにより下敷き酸化膜 5 5 aを除去する。
その後、 キャパシタ用 トレンチ 5 2内及びシリコン基板 1 0の上に、 注入保護 用酸化膜 5 3を形成し、 さらに、 注入保護用酸化膜 5 3の上にレジス トマスク 5 8を形成し、 このレジス トマスク 5 8を注入マスク と して用い、 砒素イオン ( A s + ) を注入して、 ス トレージノードとなる η型拡散層 1 9を形成する。 このと き、 後に形成されるメモリセルトランジスタのソース拡散層と η型拡散層 1 9と がォ一バーラップするように、 レジス トマスク 5 8の横方向寸法にマージンが設 定されている。
次に、 図 6 ( b ) に示す工程で、 レジス トマスク 5 8を除去した後、 ウエッ ト エッチングにより注入保護用酸化膜 5 3を除去する。 さらに、 ロジック回路領域 Rlogcの一部を覆う レジス トマスク （図示せず） を用いて、 シリ コン基板 1 0の うちメモリ領域 Rraemoと ロジック回路領域 Rlogcの一部とにリンイオン （P+ ) の注入を行なって、 メモリ領域 Rmemoとロジック回路領域 Rlogcの一部とに亘っ て深部 nゥエル l i d (図 2 ( a ) 参照） を形成する。 さらに、 ロジック回路領 域 Rlogcの pチャネル型トランジスタ形成領域を覆うレジス トマスク （図示せず ) を用いて、 シリ コン基板 1 0のうちメモリ領域 Rmemoとロジック回路領域 Rio gcの一部とにボロンイオン （B+ ) の注入を行なって、 メモリ領域 Rmemoの pゥ エル 1 1 a と、 ロジック回路領域 Rlogcの p ゥエル 1 1 c (図 2 ( a ) 参照） と を形成する。 また、 メモリ領域 Rmemoと、 ロジック回路領域 R logcの nチャネル 型トランジスタ形成領域とを覆うレジス トマスク （図示せず） を用いて、 リンィ オン （P+ ) の注入を行なって、 ロジック回路領域 Rlogcに nゥェル 1 1 b (図 2 ( a ) 参照） を形成する。 なお、 図 2 ( a ) には図示されていないが、 メモリ 領域 Rraemo及び口ジック回路領域 R logcにおいて、 シャロートレンチ分離 1 2 a , 1 2 bの直下方にはチャネルス トッパ用の不純物が注入され、 トランジスタの チャネル領域下方にはパンチスルース トッパ用の不純物が注入される。
なお、 本実施形態では、 シヤロートレンチ分離 1 2 a を形成した後に、 深部ゥ エル l i d , pゥエル 1 1 a， 1 1 c及び n ウエノレ l i bを形成したが、 図 5 ( a ) に示すキャパシタ用 トレンチ 5 2を形成する前にこれらの各ゥエルを形成し てもよい。
次に、 図 6 ( c ) に示す工程で、 メモリ領域 Rraemoの容量絶縁膜 1 5 , ゲート 絶縁膜 1 4 a及びロジック回路領域 Rlogcのゲート絶縁膜 1 4 bとなる熱酸化膜 を形成した後、 その上に厚み 2 0 0 ii mのポリシリ コン膜を堆積する。 その後、 ポリシリコン膜及び熱酸化膜をパターニングすることにより、 メモリ領域 R memo に、 トレンチ型キャパシタの容量絶縁膜 1 5及ぴプレート電極 1 6 b と、 メモリ セルトランジスタのゲ一ト絶縁膜 1 4 a及ぴゲート電極 1 6 a とを形成する。 ま た、 図 6 ( c ) には図示されていないが、 ロジック回路領域 R logcには、 pチヤ ネル型 M I S トランジスタ及ぴ nチャネル型 M I S トランジスタのゲート絶縁膜 1 4 b及ぴゲート電極 1 6 cを形成する （図 2 ( a ) 参照） 。 なお、 ポリシリコ ン膜のパターニングに先立って、 ポリシリ コン膜のうち， pチャネル型 M I S ト ランジスタ及ぴ nチャネル型 M I S トランジスタの双方， あるいは pチャネル型 M I S トランジスタのゲ一ト電極となる部分に、 ゲート電極抵抗を下げるための 不純物ィオンの注入を行なってもよい。
その後、 メモリ領域 R memoのメモリセルトランジスタ及びロジック回路領域 R logcの pチャネル型 M I S トランジスタにェクステンション用濃度の砒素イオン を注入する。 これにより、 メモリ領域 R memoにおいては低濃度ドレイン拡散層 1 7 b及ぴソース拡散層 1 8が形成され、 口ジック回路領域 R logcにおいては riチ ャネル型 M I S トランジスタのェクステンショ ン領域が形成される。 このとき、 メモリセルトランジスタのソース拡散層 1 8は、 ス トレージノードである n型拡 散層 1 9とオーバーラップするように形成される。 また、 図示されていないが、 口ジック回路領域 R l ogcにおいては、 pチャネル型 M I S トランジスタのェクス テンション用濃度のフッ化ボ口ンィオンを注入して、 pチャネル型 M I S トラン ジスタのェクステンショ ン領域を形成する。
その後の工程の図示は省略するが、 第 1の実施形態における図 4 ( b ) 〜図 4 ( d ) に示す工程と同じ工程を行なう。 これにより、 図 1及び図 2 ( a ) , ( b ) に示す半導体装置の構造が得られる。 そして、 本実施形態においても、 メモリ セルトランジスタのソース拡散層 1 8は、 2つの絶縁膜サイ ドウオール 2 5 a , 2 5 b (図 2 ( a ) 参照） によって覆われるので、 ソース拡散層 1 8には高濃度 の n型不純物がド一プされず、 高濃度ソース拡散層は形成されず、 かつ、 ソース 拡散層 1 8の上にはシリサイ ド層は形成されない。
なお、 本実施形態では、 ゲート絶縁膜 1 4 a及ぴ容量絶縁膜 1 5として熱酸化 膜を用いて説明したが、 例えば、 酸化膜， 酸窒化膜， 酸化膜 Z窒化膜の積層膜で ある O N膜， 酸化膜/窒化膜ノ酸化膜の積層膜である O N O膜， 高誘電体膜であ る H f 〇2 膜， Z r O 2 膜などを共通の絶縁膜として用いることができる。 また 、 ロジック回路領域 R logcにおいては、 トランジスタの種類に応じて、 ゲート絶 縁膜の厚みが 2種類， 3種類など、 複数種類設けられていることが多い。 そして 、 ロジック回路領域 R logcの各トランジスタのゲート絶縁膜 1 4 bも、 酸化膜だ けでなく、 酸窒化膜， 酸化膜ノ窒化膜の積層膜である O N膜， 酸化膜 Z窒化膜 Z 酸化膜の積層膜である O N O膜， 高誘電体膜である H i 〇2 膜， Z r〇2 膜など であってもよレヽ。
本実施形態の製造方法によれば、 図 5 ( b ) に示す工程から図 6 ( b ) に示す 工程までに、 2回の酸化工程と 2回の酸化膜除去工程とを実施するため、 ト レン チのコーナー部の形状を容易に丸めることが可能となるとともに、 トレンチの壁 面が清浄化， 平滑化されるので、 後に形成される容量絶縁膜 1 5の特性が向上す る。 この特性の向上とは、 例えば膜厚がほぼ均一化されて、 容量絶縁膜 1 5を介 するリークが低減されたり、 容量値のばらつきが小さくなるなどによって、 電荷 保持機能が安定することを意味する。
また、 ソース拡散層 1 8が 2つの絶縁膜サイ ドウォール 2 5 a , 2 5 bによつ て覆われているので、 サイ ドウォール形成後の工程で、 ソース拡散層 1 8がシリ サイ ド化されたり、 各種不純物がソース拡散層 1 8に侵入するのを抑制すること ができる。 そして、 この各種不純物の侵入を抑制することができたり、 ソース拡 散層 1 8の上にはシリサイ ド層が形成されないことにより、 ソース拡散層 1 8を 介するリークが低減される。
また、 本実施形態の製造方法によると、 第 1の実施形態と同様に、 層間絶縁膜 3 0を貫通するビッ ト線コンタク ト 3 1及びプレート電極 3 4を共通の工程で形 成することができ、 かつ、 ビッ ト線 3 2及びシールド線 3 3も共通の金属膜から 同時に形成することができる。 したがって、 工程数の増大を招くことなく、 プレ 一ト電極 1 6 bの電位安定化のための構造を実現することができる。
さらに、 口ジック回路領域 R logcの M I S トランジスタのゲ一ト絶縁膜を形成 する前に、 メモリ領域 R raemoのキャパシタ用 トレンチ 5 2を形成することができ るため、 ロジック回路領域 R logcのソース ' ドレイン拡散層の不純物の拡散など に起因する トランジスタの性能を悪化させることなく、 トレンチ型キャパシタを 有する D R A M混載型ロジック L S Iを、 安価に製造することができる。
一その他の実施形態一
上記各実施形態においては、 本発明をメモリ領域とロジック回路領域とを有し ている D R A M · 口ジック混載型半導体装置に適用した例について説明したが、 本発明の半導体装置は、 ロジック回路領域を有していない， D R A Mだけの半導 体装置にも適用することができる。
上記各実施形態では、 本発明を、 トレンチ型記憶容量部を備えたメモリデパイ スに適用した例について説明したが、 本発明はかかる実施形態に限定されるもの ではなく、 プレーナ型記憶容量部ゃスタック型記憶容量部を備えたメモリデバイ ス及び R A M · 口ジック混載型半導体装置にも適用することができる。
また、 上記各実施形態においては、 メモリセルトランジスタを nチャネル型ト ランジスタ と したが、 メモリセルトランジスタは： チャネル型トランジスタであ つてもよい。 メモリセルトランジスタを pチャネル型トランジスタにすることに より、 トリプルゥエル構造を採らなくてもよいので、 製造工程におけるマスク数 を低減しうる利点がある。 その場合には、 p ゥエル 1 1 aに代えて nゥエルを、 n型拡散層 1 9に代えて p型拡散層を、 高濃度ドレイン拡散層 1 7 aに代えて高 濃度 P型拡散層を形成し、 メモリセルトランジスタのソース拡散層 1 8及び低濃 度ドレイ ン拡散層 1 7 bをいずれも p型領域にする必要がある。 そして、 深部 η ゥエル 1 1 dに相当するゥエルは不要である。
なお、 上記実施形態の図 3 ( b ) , 図 6 ( a ) に示す工程では、 酸化膜マスク を用いたイオン注入により、 ス トレージノードとなる n型拡散層を形成したが、 イオン注入法に代えて、 プラズマドーピング法を用いることができる。
また、 上記各実施形態では、 容量絶縁膜とゲート絶縁膜とを共通 （同一） の絶 縁膜をパターニングして形成したが、 これらを互いに異なる膜からそれぞれ形成 してもよレ、。
さらに、 上記各実施形態では、 トレンチ型キャパシタ C ptのキャパシタ用 ト レ ンチ 5 2の表面部にス トレージノードとして機能する n型拡散層 1 9を形成した が、 必ずしもス トレージノードとして機能する拡散層を形成する必要はない。 こ のように、 ス トレージノードとして機能する拡散層を形成しない場合には、 プレ 一ト電極に電位を印加することにより、 容量絶縁膜下方の基板表面に反転層が形 成され、 この反転層がソース拡散層に電気的に接続されることにより、 ス ト レー ジノード電極としての機能が果たされる。 産業上の利用分野
本発明の半導体装置は、 DRAMや、 DRAM · ロジック混載デバイスに利用 することができる。

Claims

言青求 の範囲
1 . 半尊体層に、 メモリセルトランジスタとキャパシタとを有する D R A Mメ モリセルを設けてなる半導体装置であって、
上記メモリセノレトランジスタは、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲ一ト絶縁膜の上に設けられたゲート電極と、
上記半導体層内において上記ゲート電極の両側方に設けられたソース拡散層及 びドレイン拡散層と、
上記ゲ一ト電極の側面を覆う第 1のサイ ドウオールとを有しており、 上記キャパシタは、
上記半導体層を掘り込んで形成されたキャパシタ用 トレンチを埋める下部と、 上記ゲ一ト電極と対向する上部とを有するプレート電極と、
上記キャパシタ用 トレンチの壁面に沿って上記プレート電極の下方に形成され 、 上記プレート電極の下部と上記半導体層との間に介在する容量絶縁膜と、 上記プレート電極の上部の側面を覆う絶縁膜からなる第 2のサイ ドウオールと を有しており、
上記第 1及ぴ第 2のサイ ドウオールによって上記ソース拡散層全体が覆われて いる， 半導体装置。
2 . 請求項 1の半導体装置において、
上記半導体層内において上記キャパシタ用 トレンチの壁面に沿って、 上記容量 絶縁膜を挟んで上記プレート電極の下部と対向するように形成されたス トレージ ノード用拡散層を備えている， 半導体装置。
3 . 請求項 1又は 2の半導体装 において、
上記ドレイン拡散層は、 上記ゲート電極に自己整合的に形成された第 1の不純 物拡散層と、 上記第 1 のサイ ドウオールに自己整合的に形成され、 上記第 1 の不 純物拡散層よりも高濃度の不純物を含む第 2の不純物拡散層とを有しており、 上記ソース拡散層は、 上記ゲート電極に自己整合的に形成されている， 半導体
4 . 請求項 1〜 3のうちいずれか 1つの半尊体装置において 上記メモリセルトランジスタの上記ドレイン拡散層の少なく とも一部の上には シリサイ ド層が設けられており、
上記メモリセルトランジスタの上記ソース拡散層の上にはシリサイ ド層が設け られていない， 半導体装置。
5 . 請求項 1〜 4のうちいずれか 1つの半導体装置において、
上記メモリセルトランジスタ及ぴ上記メモリセルキャパシタとを覆う層間絶縁 膜と、
上記層間絶縁膜の上に形成された複数のビッ ト線と、
上記層間絶縁膜の上において、 上記複数のビッ ト線同士の間に介在する， 上記 ビッ ト線とは共通の導体膜から形成されたシールド線と、
上記層間絶縁膜を貫通して、 上記シールド線と上記プレート電極とを互いに接 続する接続部材と
を備えている半導体装置。
6 . 請求項 1〜 5のうちいずれか 1つの半導体装置において、
上記キャパシタのプレート電極と上記メモリセルトランジスタのゲ一ト電極と は、 共通の導体膜から形成されていることを特徴とする半導体装置。
7 . 請求項 6の半導体装置において、
上記半導体層の上に設けられたゲート電極と、 上記半導体層内に設けられたソ ース . ドレイン領域とを有するロジック トランジスタを備え、
上記ロジック トランジスタのゲ一ト電極は、 上記キャパシタのプレー ト電極及 ぴ上記メモリセルトランジスタのゲ一ト電極と共通の導体膜から形成されている ことを特徴とする半導体装置。
8 . 請求項 1〜 7のうちいずれか 1つの半導体装置において、
上記ゲート絶縁膜と上記容量絶縁膜とは、 共通の絶縁膜を用いて形成されてい る， 半導体装置。
9 . ゲート絶縁膜， ゲート電極， ソース拡散層及ぴドレイン拡散層を有するメ モリセルトランジスタと、 プレート電極及び容量絶縁膜を有するキャパシタとを 備えた半導体装置の製造方法であって、
上記半導体層の一部をェツチングして、 キャパシタ用 トレンチを形成する工程 ( a ) と、
上記工程 （a ) の後、 上記キャパシタ用 トレンチを埋める， 熱酸化膜からなる 下敷き酸化膜及びェツチングマスク膜を用いて、 上記半導体層の一部をェッチン グして分離用 トレンチを形成した後、 上記分離用 ト レンチ内に絶縁膜を埋め込ん でト レンチ分離を形成する工程 （b ) と、
上記工程 （b ) の後、 上記エッチングマスク膜及ぴ上記下敷き酸化膜とをそれ ぞれ除去する工程 （ c ) と、
上記工程 （ c ) の後で、 上記キャパシタ用トレンチの壁面上に容量絶縁膜を形 成する工程 （d ) と、
上記工程 （d ) の後で、 上記キャパシタ用 トレンチ内及び上記半導体層の上面 上に亙って、 導体膜を形成する工程 （e ) と、
上記導体膜をパターユングして、 活性領域の上に上記メモリセルトランジスタ のゲート電極を形成するとともに、 上記キャパシタ用 トレンチを埋めるキャパシ タのプレー ト電極を形成する工程 （ f ) と
を含む半導体装置の製造方法。
1 0. 請求項 9の半導体装置の製造方法において、
上記工程 （ ί ) の後で、 上記ゲート電極をマスク と して上記活性領域内に不純 物イオンを注入して、 上記半導体層内の上記ゲート電極の両側方に位置する領域 に 2つの第 1の不純物拡散層を形成する工程 （ g ) と、
上記工程 （g ) の後で、 上記ゲート電極及ぴ上記プレート電極の各側面をそれ ぞれ覆う とともに、 上記 2つの第 1の不純物拡散層のうち上記ゲート電極ープレ 一ト電極間に位置する一方の第 1の不純物拡散層を全体的に覆う第 1 , 第 2の絶 縁膜サイ ドウォールを形成する工程 （h ) をさらに含む， 半導体装置の製造方法
1 1. 請求項 1 0の半導体装置の製造方法において、
上記工程 （h ) の後で、 上記ゲート電極及び第 1 , 第 2のサイ ドウォールをマ スクとして上記活性領域に不純物イオンを注入して、 上記 2つの第 1の不純物拡 散層のうち他方の第 1の不純物拡散層内に上記工程 （ g ) におけるよりも高濃度 の不純物イオンを注入して、 第 2の不純物拡散層を形成する工程 （ i ) をさらに 含む， 半導体装置の製造方法。
1 2 . 請求項 1 1の半導体装置の製造方法において、
上記工程 （ i ) の後で、 上記第 2の不純物拡散層の上部をシリサイ ド化して、 シリサイ ド層を形成する工程 （ j ) をさらに含む， 半尊体装置の製造方法。
1 3 . 請求項 9〜 1 2のうちいずれか 1つの半導体装置の製造方法において、 上記プレート電極及ぴゲート電極を覆う層間絶縁膜を形成する工程 （k ) と、 上記層間絶縁膜を貫通して上記ドレイン拡散層に接続されるビッ ト線コンタク ト及ぴビッ ト線と、 上記層間絶縁膜を貫通して上記プレート電極に接続されるプ レ一 ト コンタク ト及びシール ド配線とを形成する工程 （ 1 ) と
を含む， 半導体装置の製造方法。
1 4 . 請求項 9〜 1 3のうちいずれか 1つの半導体装置の製造方法において、 上記工程 （a ) の後、 かつ、 上記工程 （ c ) の前に、 熱酸化法により、 上記キ ャパシタ用 ト レンチの壁面上に注入保護用酸化膜を形成した後、 上記半導体層の うち上記注入保護用酸化膜の下方に位置する領域に不純物を導入して、 ス ト レー ジノード用拡散層を形成する工程と、
上記ストレージノ一ド用拡散層を形成した後、 上記注入保護用酸化膜を除去す る工程と
をさらに含む， 半導体装置の製造方法。
1 5 . 請求項 1 4の半導体装置の製造方法において、
上記ス ト レ一ジノード用拡散層を形成する工程では、 上記注入保護用酸化膜の 上方から上記不純物のイオン注入又はプラズマドープを行なう， 半導体装置の製 造方法。
1 6 . 請求項 9〜 1 5のうちいずれか 1つの半導体装置の製造方法において、 上記半導体装置は、 ゲート電極及びソース ' ドレイン拡散層を有するロジック トランジスタをさらに備えており、
上記工程 （b ) では、 上記ロジック トランジスタ形成領域においても、 ト レン チ分離を形成し、
上記工程 （e ) では、 上記ロジック トランジスタ形成領域にも上記導体膜を形 成し、 上記工程 （ f ) では、 上記導体膜から上記ロジック トランジスタのゲート電極 を形成する， 半導体装置の製造方法。
1 7. 請求項 9~ 1 6のうちいずれか 1つの半尊体装置の製造方法において、 上記工程 （ d) では、 上記メモリセルトランジスタの活性領域の上に、 上記容 量絶縁膜と共通の膜を用いて上記ゲート絶縁膜を形成する， 半導体装置の製造方 法。
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