CN105529329A

CN105529329A - 埋入式dram器件及其形成方法

Info

Publication number: CN105529329A
Application number: CN201410513706.8A
Authority: CN
Inventors: 肖德元
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-09-29
Filing date: 2014-09-29
Publication date: 2016-04-27

Abstract

一种埋入式DRAM器件及其形成方法，其中埋入式DRAM器件的形成方法包括：提供衬底；形成第一、第二栅极以及源极和漏极；形成逻辑晶体管、通道晶体管，在通道晶体管的源极或者漏极上依次形成电介质层以及金属层进而形成电容器。埋入式DRAM器件包括：衬底、通道晶体管、电容器以及逻辑晶体管，通道晶体管的源极或漏极上有电介质层和金属层，所述通道晶体管的源极或者漏极、所述电介质层以及所述金属层用于构成电容器。本发明的有益效果在于，过在通道晶体管的源极或者漏极上形成电介质层以及金属层来形成存储器件的电容器，不需要像现有技术一样专门在衬底中形成深沟槽来形成电容器，简化了制作过程，减小了制作难度并且与常规制造流程的兼容性更好。

Description

埋入式DRAM器件及其形成方法

技术领域

本发明涉及半导体制造领域，具体涉及一种埋入式DRAM器件及其形成方法。

背景技术

随着半导体产业的不断发展，具有存储功能的半导体器件占有愈发重要的地位。以动态随机存取存储器(DynamicRandomAccessMemory，DRAM)为例，DRAM分类中的埋入式动态随机存取存储器(embeddedDRAM,eDRAM)因其具有更高的操作速度以及集成度，已经被逐渐运用于市场。

但是，由于eDRAM器件的生产过程较为繁杂且与现有的常规半导体器件的生产工艺兼容性差，在制作这一类器件时需要耗费较多的人力物力。另一方面，即使eDRAM器件的性能相比传统的存储器件有所提升，随着市场需求的发展，eDRAM器件的性能仍需要进一步提高。

因此，如何简化eDRAM器件的制作流程，并提升eDRAM器件的性能，成为本领域技术人员亟待解决的技术问题之一。

发明内容

本发明解决的问题提供一种埋入式DRAM器件及其形成方法，以简化eDRAM器件的制作流程并提升eDRAM器件的性能。

为解决上述问题，本发明提供一种埋入式DRAM器件的形成方法，包括：

提供衬底，所述衬底包括存储器件区以及至少一个逻辑器件区；

在逻辑器件区的衬底上形成第一栅极并在存储器件区的衬底上形成第二栅极，

在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极；

在所述通道晶体管的源极或者漏极上依次形成电介质层以及金属层，所述电介质层、金属层与所述通道晶体管的源极或者漏极用于构成电容器。

可选的，提供衬底的步骤包括：

提供半导体基底；

在所述半导体基底上形成绝缘层；

在所述绝缘层上形成半导体层。

可选的，在逻辑器件区的衬底上形成第一栅极并在存储器件区的衬底上形成第二栅极的步骤包括：

所述第一栅极以及第二栅极分别为第一伪栅和第二伪栅；

在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极的步骤之后，所述形成方法还包括：

去除所述第一伪栅和第二伪栅，并在所述第一伪栅和第二伪栅的位置形成第一金属栅极和第二金属栅极。

可选的，去除第一伪栅以及第二伪栅的步骤包括：

在所述衬底上形成覆盖所述第一伪栅以及第二伪栅的介质层；

平坦化所述介质层使所述第一伪栅以及第二伪栅从所述介质层露出；

去除部分所述介质层，以露出所述通道晶体管的源极和漏极的其中之一；

刻蚀以去除所述第一伪栅以及第二伪栅，以在所述介质层中形成第一开口和第二开口；

形成第一金属栅极和第二金属栅极的步骤包括：

在所述第一开口、第二开口底部以及在露出的通道晶体管的源极或者漏极表面形成电介质材料，其中，位于第一开口、第二开口底部的电介质材料分别为所述第一金属栅极和第二金属栅极的栅介质层，位于露出的存储器件区中的源极或者漏极表面的电介质材料为所述电容器的电介质层；

在所述第一开口、第二开口中以及所述电介质层上形成金属材料层，其中位于第一开口、第二开口中的金属材料层形成所述第一金属栅极和第二金属栅极，位于所述电介质层上的金属材料层为所述电容器的金属层。

可选的，所述电介质材料为高K介质材料。

可选的，形成金属材料层的步骤包括：

在所述第一开口、第二开口中、电介质层以及露出的通道晶体管的源极或者漏极表面形成金属材料层，平坦化所述金属材料层，使所述电容器的金属层的表面与所述第一金属栅极和第二金属栅极的表面齐平。

可选的，提供衬底的步骤之后，在逻辑器件区的衬底上形成第一栅极并在存储器件区的衬底上形成第二栅极的步骤之前，所述形成方法还包括：

对所述衬底位于逻辑器件区以及存储器件区的部分进行掺杂；

形成源极和漏极的步骤包括，使形成的逻辑晶体管和通道晶体管的源极和漏极的掺杂类型与衬底的掺杂类型相同，进而形成无结型的通道晶体管和无结型的逻辑晶体管。

可选的，对衬底位于逻辑器件区以及存储器件区的部分进行掺杂的步骤包括：

使所述衬底中掺杂离子的掺杂浓度从衬底表面到衬底中心逐渐减小。

可选的，在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极的步骤包括：

分别在所述第一栅极和第二栅极的两侧形成凸出于所述衬底表面的源极和漏极。

可选的，采用外延生长的方式形成凸出于衬底表面的源极和漏极。

可选的，形成凸出于所述衬底的表面的源极和漏极的步骤包括：形成硅或者锗硅材料的源极和漏极。

可选的，在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极的步骤之后，形成第一金属栅极和第二金属栅极的步骤之前，还包括：

在所述逻辑晶体管以及通道晶体管的源极和漏极的表面形成金属硅化物层。

可选的，所述电容器的金属层为钨或者铝金属层。

可选的，所述电容器的电介质层的厚度在1.5纳米～3纳米的范围内。

一种埋入式DRAM器件，包括：

衬底，所述衬底包括存储器件区以及至少一个逻辑器件区；

位于所述衬底的存储器件区中的通道晶体管和电容器以及位于所述逻辑器件区中的逻辑晶体管；

所述通道晶体管的源极或者漏极上依次形成有电介质层和金属层，所述通道晶体管的源极或者漏极、所述电介质层以及所述金属层用于构成电容器。

可选的，所述逻辑晶体管以及通道晶体管的源极和漏极的表面具有金属硅化物层。

可选的，所述逻辑晶体管以及通道晶体管的栅极为金属栅极，所述金属层与所述金属栅极的材料相同。

可选的，所述电容器的金属层为钨或者铝金属层。

可选的，所述电容器的金属层表面与所述逻辑晶体管以及通道晶体管的栅极表面齐平。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在衬底的逻辑器件区以及存储器件区中形成逻辑晶体管(logictransistor)和通道晶体管(passtransistor)，并在所述通道晶体管的源极或者漏极上依次形成电介质层以及金属层，所述电介质层、金属层与所述通道晶体管的源极或者漏极共同形成电容器，所述电容器与所述通道晶体管共同形成存储器件，与现有技术先形成电容器的方式相比，本发明的制作流程通过在通道晶体管的源极或者漏极上形成电介质层以及金属层来形成存储器件的电容器，不需要像现有技术一样专门在衬底中形成深沟槽来形成电容器，由于器件尺寸越来越小，现有技术在形成深沟槽时的困难也较大，因此本发明的方法在一定程度上减小了制作难度。

并且，本发明相对于现有技术在制作流程上更加兼容常规流程，因为现有技术在形成衬底后便需要形成深沟槽，也就是说，在实际操作中，需要打破常规流程额外添加一道制作深沟槽的步骤。相比之下，本发明不需要而外增加步骤，只需按照常规流程制作逻辑晶体管和通道晶体管，然后在通道晶体管的源极或者漏极上形成电介质层以及金属层便可以形成存储器件的电容器，与常规流程的兼容性更好。

进一步，本发明采用后栅工艺，也就是先形成伪栅，在形成源极漏极之后，再去除伪栅形成器件的栅极，这样形成的栅极受到其他工艺步骤的影响较小，有利于提升整个器件的性能。

进一步，在通道晶体管或者逻辑晶体管关断时，由于电场强度与距离成反比，与掺杂区表面距离越大则电场强度越小，进而与掺杂区表面距离较大的载流子不容易被耗尽；本发明使掺杂浓度从衬底表面到衬底中心逐渐减小，而减少了与沟道区上表面距离较大的载流子的数量，这样可以使掺杂区中的载流子尽量地被耗尽，进而减小了形成的道晶体管以及逻辑晶体管关断时发生漏电的几率。

进一步，使形成的源极和漏极的掺杂类型与衬底的掺杂类型相同，进而形成无结通道晶体管和无结逻辑晶体管，相对于现有技术中的PN结晶体管，本发明的无结通道晶体管和逻辑晶体管由于和衬底掺杂类型一致，掺杂相对更加简便，且无结晶体管可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作，这有利于提升器件的性能。

附图说明

图1至图10是本发明埋入式DRAM器件的形成方法一实施例中各个步骤的结构示意图。

具体实施方式

在现有技术中制作eDRAM器件的过程比较繁琐，原因之一是由于eDRAM器件需要在晶体管中加入电容器结构。

现有技术中采用的方式是在衬底上刻蚀形成一个深沟槽(deeptrench)，然后在深沟槽中依次形成半导体层、介电层以及另一半导体层，这样所述半导体层、介电层以及另一半导体层便形成所述电容器；在形成电容器之后，再形成eDRAM器件的逻辑部分以及存储部分，例如栅极、源极和漏极。

但是这种方法与现行的制造半导体的常规流程差别较大，因为常规流程一般是按照衬底—栅极—源极/漏极的主要步骤进行的，现有技术中的制造方法意味着要在形成衬底的步骤之后额外增加形成电容器的工序，也就是说，现有的形成eDRAM器件的过程与常规工艺流程兼容性差，这会导致整个制作工艺变得复杂而繁琐，制作进度也受到影响。

另一方面，由于现有技术中制作eDRAM器件的电容器需要形成深沟槽，在半导体器件特征尺寸逐渐减小的趋势之下，形成深沟槽并在深沟槽中覆盖各种材料层的难度也愈发增加，不仅工艺难度增大，覆盖各种材料层的效果可能也不够理想，这会在一定程度上对器件制作良率、器件本身的性能造成影响。

为此，本发明提供一种埋入式DRAM器件的形成方法，包括以下步骤：

提供衬底，所述衬底包括存储器件区以及至少一个逻辑器件区；在逻辑器件区的衬底上形成第一栅极并在存储器件区的衬底上形成第二栅极，在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极；在所述通道晶体管的源极或者漏极上依次形成电介质层以及金属层，所述电介质层、金属层与所述通道晶体管的源极或者漏极用于构成电容器。

通过上述步骤，本发明的制作流程通过在通道晶体管的源极或者漏极上形成电介质层以及金属层来形成存储器件的电容器，不需要像现有技术一样专门在衬底中形成深沟槽来形成电容器，由于器件尺寸越来越小，现有技术在形成深沟槽时的困难也较大，因此本发明的方法在一定程度上减小了制作难度。

并且，本发明相对于现有技术在制作流程上更加兼容常规流程，因为现有技术在形成衬底后便需要形成深沟槽，也就是说，在实际操作中，需要打破晶体管常规流程额外添加一道制作深沟槽的步骤。相比之下，本发明不需要而外增加步骤，只需按照常规流程制作逻辑晶体管和通道晶体管，然后在通道晶体管的源极或者漏极上形成电介质层以及金属层便可以形成存储器件的电容器，与常规流程的兼容性更好。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。

本实施例以形成平面型的无结型(junctionless)的通道晶体管和无结型的逻辑晶体管为例。

首先参考图1，提供衬底，所述衬底包括存储器件区20以及至少一个逻辑器件区10，存储器件区20以及逻辑器件区10分别用于在后续的步骤中形成存储器件以及逻辑晶体管。

在本实施例中，所述衬底为绝缘体上硅结构(SiliconOnInsulator,SOI)的衬底，具体来说，提供衬底的步骤包括以下分步骤：

提供半导体基底100；在本实施例中，所述半导体基底100为硅基底；

在所述半导体基底100上形成绝缘层110；在本实施例中，所述绝缘层110可以是二氧化硅材料；

在所述半导体基底100上形成半导体层120；所述半导体层120用于在后续步骤形成存储器件以及逻辑晶体管。如前文所述，本实施例形成的晶体管结构为平面型晶体管，在本发明的其他实施例中也可以形成如FinFET等其他结构的晶体管，此时，所述半导体层120也可以是FinFET晶体管的鳍(Fin)。

需要说明的是，本实施例图1中的半导体层120的数量为多个，且相邻半导体层120之间相互断开，在断开部分可以形成有例如隔离结构等的其他结构。但是本发明对所述半导体层120是否必须断开不作限定。

在本实施例中，在形成半导体层120之后，形成逻辑晶体管和通道晶体管之前，还对所述衬底位于逻辑器件区10以及存储器件区20的部分进行掺杂，具体来说，是对衬底中所述半导体层120分别位于逻辑器件区10以及存储器件区20的部分进行掺杂，进而形成掺杂区。

本实施例中以形成n型埋入式DRAM器件，相应地，所述掺杂步骤包括：对所述半导体层120进行n型离子掺杂，形成n型掺杂区。

需要说明的是，在进行所述掺杂时使所述衬底中掺杂离子的掺杂浓度从衬底表面到衬底中心逐渐减小，更具体地说，使半导体层120中掺杂离子的掺杂浓度从衬底表面到衬底中心逐渐减小，这样有利于后续形成的逻辑晶体管和通道晶体管的关断，进而减小漏电程度。其原因在于，在通道晶体管或者逻辑晶体管关断时，由于电场强度与距离成反比，与掺杂区表面距离越大则电场强度越小，进而与掺杂区表面距离较大的载流子不容易被耗尽；本发明使掺杂浓度从衬底(本实施例中为半导体层120)表面到衬底中心逐渐减小，减少了衬底中与沟道区上表面距离较大的载流子的数量，这样可以使掺杂区中的载流子尽量地被耗尽，进而减小了形成的通道晶体管以及逻辑晶体管关断时发生漏电的几率。

然后参考图2，在本实施例中，采用后栅工艺形成所述通道晶体管和逻辑晶体管，也就是说，形成的第一栅极以及第二栅极分别为第一伪栅130b和第二伪栅130a。

具体来说，先在逻辑器件区10和存储器件区20的所述半导体层120上分别形成各自的栅氧层131，然后在逻辑器件区10对应的栅氧层131形成第一伪栅130b，同时在存储器件区20对应的栅氧层131上形成第二伪栅130a。

具体的，所述第一伪栅130b和第二伪栅130a可以采用多晶硅作为材料，所述栅氧层131可以采用二氧化硅作为材料。此处为现有技术，本发明对此不作赘述，同时也不作任何限定。

此外需要说明的是，本实施例中在所述存储器件区20中形成一个伪栅，也就是说，在后续步骤中形成的通道晶体管中仅包括一个栅极。但是在本发明的其他实施例中，所述通道晶体管也可以是两个或者多个栅极，相应地在本步骤中也在存储器件区20中形成相应数量的伪栅。

另外，本发明对所述通道晶体管的栅极形状也不作限定，所述栅极的形状还可以是三面环绕所述半导体层120的Ω栅极(Omegagate)，或者是全环绕所述半导体层120的柱形栅极(cylindricalgate)，本发明对此不作限定。相应的，本步骤在形成存储器件区20中的伪栅时也可以形成相应的形状。

接着参考图3，在形成在所述逻辑器件区10以及存储器件区20中的栅极两侧的衬底中分别形成源极和漏极的步骤之前，本实施例先在所述第一伪栅130b和第二伪栅130a的侧壁形成侧墙132，所述侧墙132可以减少后续形成源极、漏极时对第一伪栅130b和第二伪栅130a的影响，还有利于后续步骤中去除所述第一伪栅130b和第二伪栅130a。

具体来说，在本实施例中，可以采用化学气相沉积的方式形成所述侧墙132，这种方式形成的侧墙132的阶梯覆盖能力较好。

需要说明的是，在本实施例中，在所述半导体层120的侧壁也形成有侧墙122，但是这并不会影响本发明的实施。

参考图4，在形成所述侧墙122、132之后，在所述逻辑器件区10以及存储器件区20中的第一伪栅130b两侧的衬底处(也就是本实施例中的半导体层120上)形成第一源极150a以及第一漏极150b，并在第二伪栅130a两侧的半导体层120上处分别形成第二源极140a以及第二漏极140b，其中，所述第一源极150a以及第一漏极150b用于作为后续形成的逻辑晶体管的源极和漏极，所述第二源极140a以及第二漏极140b则用于作为后续形成的通道晶体管的源极和漏极。

在本实施例中，形成凸出于所述衬底的第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b(参考图4所示)。这种形状的源极或漏极具有更大的表面积，在后续形成电容器的步骤中，在所述通道晶体管的源极或者漏极上覆盖的电介质层以及金属层的面积也更大，基于电容大小与电容器面积成正比的原理，这种形状的源极或漏极能够增加形成电容器的电容。

具体来说，本实施例中的第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b可以采用外延生长的方式形成，所述外延生长的材料可以选用硅或者锗硅。但是本发明对采用何种方式形成所述第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b，以及形成何种材料的第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b不作限定。

此外，由于本实施例以形成无结型的通道晶体管和无结型的逻辑晶体管为例，如前文所述，本实施例中对所述半导体层120进行n型离子掺杂，因此本步骤中应当相应地形成n型的第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b，进而为形成无结型的通道晶体管和无结型的逻辑晶体管提供条件。

形成无结型的通道晶体管和无结型的逻辑晶体管的好处在于，由于器件的进一步缩小，使得源极、漏极和沟道区域的面积缩小，在形成传统的PN结晶体管时，对源极和漏极掺杂的控制难度增加，在源极、漏极和沟道区域之间形成PN结变得越来越困难。本实施例中的源极、漏极和沟道区域掺杂类型一致有利于减小掺杂难度，同时还可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作。

参考图5所示，在本实施例中，在形成所述第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b之后，还包括以下步骤：

在所述逻辑晶体管的第一源极150a和第一漏极150b以及通道晶体管的第二源极140a和第二漏极140b的表面分别形成第一金属硅化物层151、第二金属硅化物层141。所述第一金属硅化物层151(或第二金属硅化物层141)有利于减小第一源极150a、第一漏极150b(或第二源极140a、第二漏极140b)与后续形成的导电插塞之间的接触电阻。

在本实施例中，第一金属硅化物层151、第二金属硅化物层141为镍硅化物层。但是本发明对此不作限定，在本发明的其他实施例中，第一金属硅化物层151、第二金属硅化物层141也可以是其他材料，例如钴硅化物或者钨硅化物等。

在形成所述第一金属硅化物层151、第二金属硅化物层141之后，本实施例将去除第一伪栅130b和第二伪栅130a，并在所述第一伪栅130b和第二伪栅130a的位置形成第一金属栅极和第二金属栅极，进而分别形成位于逻辑器件区10以及存储器件区20的逻辑晶体管以及通道晶体管。

具体来说，参考图6，在本实施例中，去除所述第一伪栅130b和第二伪栅130a的步骤包括：

在所述衬底上形成覆盖所述第一伪栅130b以及第二伪栅130a的介质层200；

平坦化所述介质层200，使所述第一伪栅130b以及第二伪栅130a从所述介质层200露出，以便于后续步骤中去除所述第一伪栅130b以及第二伪栅130a。

在具体实施时，可以采用化学机械研磨的方式平坦化所述介质层200，并以检测到所述第一伪栅130b以及第二伪栅130a的材料为研磨停止信号，即在研磨至第一伪栅130b以及第二伪栅130a时停止研磨，进而达到上述的使第一伪栅130b以及第二伪栅130a从介质层200中露出的目的。

在这之后，参考图7，去除部分介质层200以露出所述存储器件区20中的第二源极140a和第二漏极140b的其中之一(在本实施例中露出第二源极140a)，本步骤的目的在于露出所述第二源极140a以便为后续形成电容器提供条件，形成电容器的步骤将在后续部分进行说明。

由于在所述半导体层120的侧壁也形成有侧墙122，在本实施例中，也将从介质层200暴露出的半导体层120侧壁的侧墙122一同去除(参考图7右侧的半导体层120的侧壁)，这样在后续形成所述电容器时，这一部分的半导体层120也可以作为形成的电容器的一部分，也就是说，形成的电容器不仅仅包括通道晶体管的源极或者漏极与电介质层、金属层，还包括部分半导体层120与电介质层、金属层，这样可以增加后续形成的电容器的电容。

但是由于通道晶体管的第二源极140a与电介质层、金属层已经可以形成电容器，因而本发明对是否必须去除所述半导体层120侧壁的侧墙122不作限定。

参考图8，刻蚀以去除所述第一伪栅130b以及第二伪栅130a，以在所述介质层中形成第一开口和第二开口50。

此外，本实施例中还将位于第一伪栅130b以及第二伪栅130a下方的栅氧层131也去除，进而为后续形成第一金属栅极和第二金属栅极提供条件。

在本实施例中，在第一开口50和第二开口51中分别形成第一金属栅极和第二金属栅极之前，还包括以下步骤：

结合参考图9，在所述第一开口50、第二开口51底部以及所述露出的通道晶体管的第二源极140a或者漏极140b其中之一的表面形成电介质材料，其中，位于第一开口50、第二开口51底部的电介质材料分别为后续形成的第一金属栅极和第二金属栅极的栅介质层144，位于第二源极140a)表面的电介质材料为所述电容器的电介质层170。

具体来说，可以先在第一开口50、第二开口51中、介质层200表面以及露出的第二源极140a上形成电介质材料，然后刻蚀掉部分电介质材料，仅保留上述的位于第一开口50、第二开口51底部以及露出的第二源极140a表面的电介质材料。也就是说，本实施例在形成所述第一开口、第二开口50中的栅介质层144的同时也形成了电容器的电介质层170，不需要专门设置额外的步骤来形成电容器的电介质层，只需要改变刻蚀去除部分电介质材料时的掩模图案即可，相对于现有技术更加简单方便。

在本实施例中，所述电容器的电介质层170的厚度在1.5纳米～3纳米的范围内，但是此数值范围仅为本实施例所采用，具体厚度应当根据实际情况进行调整。一般来说，电介质层170的厚度越小越有利于增加形成电容器的电容器量。

在本实施例中，可以采用高K材料形成所述电介质材料，一方面，高K材料的电介质材料意味着形成的栅介质层144也是高K材料，这可以增加后续形成的逻辑晶体管和通道晶体管中金属栅极的栅控能力；另一方面，高K材料的电介质材料意味着电容器的电介质层也为高K材料，根据电容器量与k值成正比的原理，这可以增加形成电容器的电容。

具体的，在本实施例中，所述高K电介质材料可以采用如LaO、AlO、BaZrO、HfZrO,HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(BaSr)TiO₃(BST)、Al₂O₃、Si₃N₄,或者氮氧化物作为材料，本发明对此不作限定。

结合参考图10，在所述第一伪栅130b和第二伪栅130a的位置，也就是所述第一开口50和第二开口51中形成第一金属栅极133和第二金属栅极134，以分别形成所述通道晶体管和逻辑晶体管。

具体的，可以在所述第一开口50、第二开口51中以及所述电介质层170上形成金属材料层，其中，位于第一开口50、第二开口51中的金属材料层形成所述第一金属栅极133和第二金属栅极134，进而在衬底的逻辑器件区10以及存储器件区20中分别形成所述逻辑晶体管和通道晶体管；同时，位于所述电介质层170上的金属材料层形成所述电容器的金属层160；所述金属层160、电介质层170以及电介质层170下方的第二源极140a共同形成存储器件的电容器(所述存储器件包括电容器以及所述通道晶体管)，具体来说，形成SIM(silicon-insulator-metal)结构的电容器。

本实施例可以在形成所述逻辑晶体管和通道晶体管的金属栅极的同时形成所述电容器的金属层160，无需额外增加形成电容器的步骤，相对于现有技术专门增加若干步骤形成电容器的方式，本发明更加简便。

具体的，可以在所述第一开口、第二开口50中、电介质层200以及露出的通道晶体管的第二源极140a或者漏极140b其中之一(本实施例中为第二源极140a)的表面形成金属材料层，然后平坦化所述金属材料层，使所述电容器的金属层的表面与所述第一金属栅极133和第二金属栅极134的表面齐平(参考图10所示)，这样可以去除多余部分的金属材料层，剩余的金属材料层便形成所述第一金属栅极133、第二金属栅极134以及金属层160。

在本实施例中，所述电容器的金属层160为钨或者铝金属层。但是本发明对此不作限定。

在此之后，本实施例还包括去除形成于逻辑晶体管和通道晶体管上的介质层200，然后在逻辑晶体管和通道晶体管上的源漏极上形成导电插塞等部件。如前文所述，由于所述源漏极上形成有金属硅化物层141、151，所述金属硅化物层141、151能够减小源极或漏极与导电插塞之间的接触电阻。

此外，本发明还提供一种埋入式DRAM器件，参考图10，在本实施例中所述埋入式DRAM器件所述包括：

衬底，所述衬底包括存储器件区20以及至少一个逻辑器件区10；

位于所述衬底的存储器件区20中的通道晶体管和电容器以及位于所述逻辑器件区10中的逻辑晶体管；所述通道晶体管的源极或者漏极(本实施例中为第二源极140a)上依次形成有电介质层170和金属层160，所述第二源极140a、所述电介质层170以及所述金属层160用于构成电容器。

在本实施例中，所述逻辑晶体管以及通道晶体管均为无结型的逻辑晶体管以及通道晶体管，这样的好处在于，由于器件的进一步缩小，使得源漏和沟道区域的面积缩小，在形成传统的PN结晶体管时，对源漏掺杂的控制难度增加，实现源极、漏极和沟道区域之间的PN结变得越来越困难。本实施例中的源极、漏极和沟道区域掺杂类型一致有利于减小掺杂难度，同时还可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作。

本实施例中，第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b为凸出于所述衬底的的源极或漏极。这种形状的源极或漏极具有更大的表面积，有利于增大的源极或者漏极上覆盖的电介质层以及金属层的面积，基于电容大小与电容器面积成正比的原理，这种形状的源极或漏极能够增加形成电容器的电容。

在本实施例中，所述逻辑晶体管以及通道晶体管的第一源极150a、第一漏极150b和第二源极140a、第二漏极140b的表面具有第一金属硅化物层151、第二金属硅化物层141。所述第一金属硅化物层151、第二金属硅化物层141有利于减小源漏极与后续形成的导电插塞之间的接触电阻。

在本实施例中，所述第一金属硅化物层151、第二金属硅化物层141为镍硅化物层。但是本发明对此不作限定，在本发明的其他实施例中，所述第一金属硅化物层151、第二金属硅化物层141也可以是其他材料，例如钴硅化物或者钨硅化物等。

在本实施例中，所述电容器的金属层160与所述第一金属栅极133、第二金属栅极134可以在同一步骤形成，这有利于简化形成工艺，不需要额外的工序形成电容器的金属层160。

在本实施例中，用于构成所述电容器的金属层为钨或者铝金属层。

在本实施例中，所述电容器的电介质层170的厚度在1.5纳米～3纳米的范围内。但是此数值范围仅为本实施例所采用，具体厚度应当根据实际情况进行调整。一般来说，电介质层170的厚度越小，所述电容器的电容器量越大。所述电容器的电介质层170可以采用与第一金属栅极133和第二金属栅极134下方的栅介质层144可以在同一步骤形成，这有利于简化形成工艺。

在本实施例中，所述电容器的金属层160的表面与所述逻辑晶体管以及通道晶体管的第一金属栅极133和第二金属栅极134的表面齐平。

此外需要说明的是，本发明的埋入式DRAM器件可以但不限于采用上述的形成方法得到。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种埋入式DRAM器件的形成方法，其特征在于，包括：

2.如权利要求1所述的形成方法，其特征在于，提供衬底的步骤包括：

提供半导体基底；

在所述半导体基底上形成绝缘层；

在所述绝缘层上形成半导体层。

3.如权利要求1所述的形成方法，其特征在于，在逻辑器件区的衬底上形成第一栅极并在存储器件区的衬底上形成第二栅极的步骤包括：

所述第一栅极以及第二栅极分别为第一伪栅和第二伪栅；

4.如权利要求3所述的形成方法，其特征在于，去除第一伪栅以及第二伪栅的步骤包括：

形成第一金属栅极和第二金属栅极的步骤包括：

5.如权利要求4所述的形成方法，其特征在于，所述电介质材料为高K介质材料。

6.如权利要求4所述的形成方法，其特征在于，形成金属材料层的步骤包括：在所述第一开口、第二开口中、电介质层以及露出的通道晶体管的源极或者漏极表面形成金属材料层，平坦化所述金属材料层，使所述电容器的金属层的表面与所述第一金属栅极和第二金属栅极的表面齐平。

7.如权利要求1所述的形成方法，其特征在于，提供衬底的步骤之后，在逻辑器件区的衬底上形成第一栅极并在存储器件区的衬底上形成第二栅极的步骤之前，所述形成方法还包括：

8.如权利要求7所述的形成方法，其特征在于，对衬底位于逻辑器件区以及存储器件区的部分进行掺杂的步骤包括：

9.如权利要求1所述的形成方法，其特征在于，在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极的步骤包括：

10.如权利要求9所述的形成方法，其特征在于，

采用外延生长的方式形成凸出于衬底表面的源极和漏极。

11.如权利要求10所述的形成方法，其特征在于，形成凸出于所述衬底的表面的源极和漏极的步骤包括：形成硅或者锗硅材料的源极和漏极。

12.如权利要求3所述的形成方法，其特征在于，在第一栅极两侧的衬底上形成逻辑晶体管的源极和漏极，并在第二栅极两侧的衬底上形成通道晶体管的源极和漏极的步骤之后，形成第一金属栅极和第二金属栅极的步骤之前，还包括：

13.如权利要求1所述的形成方法，其特征在于，所述电容器的金属层为钨或者铝金属层。

14.如权利要求1所述的形成方法，其特征在于，所述电容器的电介质层的厚度在1.5纳米～3纳米的范围内。

15.一种埋入式DRAM器件，其特征在于，包括：

衬底，所述衬底包括存储器件区以及至少一个逻辑器件区；

16.如权利要求15所述的埋入式DRAM器件，其特征在于，所述逻辑晶体管以及通道晶体管的源极和漏极的表面具有金属硅化物层。

17.如权利要求15所述的埋入式DRAM器件，其特征在于，所述逻辑晶体管以及通道晶体管的栅极为金属栅极，所述金属层与所述金属栅极的材料相同。

18.如权利要求15所述的埋入式DRAM器件，其特征在于，所述电容器的金属层为钨或者铝金属层。

19.如权利要求15所述的埋入式DRAM器件，其特征在于，所述电容器的电介质层的厚度在1.5纳米～3纳米的范围内。

20.如权利要求15所述的埋入式DRAM器件，其特征在于，所述电容器的金属层表面与所述逻辑晶体管以及通道晶体管的栅极表面齐平。