JP2004200407A - 半導体集積回路及び製造方法 - Google Patents
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Abstract
【課題】キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合でも、チップサイズの縮小化や理論収率・生産効率の向上を図ること。
【解決手段】ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタ１３を用い半導体集積回路を構成したものであり、その半導体集積回路が製造されるに際しては、上記ＤＲＡＭのメモリセルでのトレンチ型キャパシタの形成と同時に、上記ＤＲＡＭのメモリセル以外の部分で使用されるトレンチ型キャパシタが併せて形成されるようにした。
【選択図】 図１
【解決手段】ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタ１３を用い半導体集積回路を構成したものであり、その半導体集積回路が製造されるに際しては、上記ＤＲＡＭのメモリセルでのトレンチ型キャパシタの形成と同時に、上記ＤＲＡＭのメモリセル以外の部分で使用されるトレンチ型キャパシタが併せて形成されるようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタが用いられてなる半導体集積回路、更には、その製造方法に係り、特にシステムＬＳＩ用の半導体集積回路及び製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路は、トランジスタや抵抗、キャパシタ（capacitor ）等の要素から構成されている。これら構成要素のうち、抵抗は多結晶S ｉ層等の配線として比較的小さく形成されるので、面積占有上、特に問題とされることはない。しかしながら、キャパシタに関しては、トランジスタを利用して形成されている場合が殆どである。
【０００３】
ここで、トランジスタを利用して形成されるキャパシタ（コンデンサとも称される）のレイアウト平面を模式的に図２として示す。図示のように、一端が配線２１に接続されている多結晶S ｉ層２２は、途中から複数に分岐された状態として、キャパシタを形成するためのトランジスタ群２３の上部にまで延設された上、トランジスタ各々のゲート（多結晶S ｉ層）に接続される一方、トランジスタ各々のソース・ドレインはまた、コンタクト２４を介しＧＮＤ（グランド）状態におかれている（トランジスタがＮチャネルＭОＳトランジスタである場合）。
【０００４】
トランジスタ各々のソース・ドレインがＧＮＤ状態におかれていることから、ゲート酸化膜を介しゲートとＰ−Ｗｅｌｌ（ＧＮＤ）側やソース・ドレイン側との間でキャパシタが形成されており、個々のその容量Ｃは、ε・Ｓ／ｄとして表される。但し、εはゲート酸化膜の誘電率を、Ｓは電極の面積（ゲート面積）を、ｄは電極の距離（ゲート酸化膜厚）をそれぞれ示す。
したがって、ゲート酸化膜厚ｄが一定の条件下では、容量Ｃが大きなキャパシタを得ようとするならば、ゲート面積Ｓを大きくする必要がある。
【０００５】
因みに、特許文献１には、ＤＲＡＭ・ロジック混載集積回路において、メモリセル以外の回路では、これまで使用されていなかったトレンチ（trench）型キャパシタがロジック回路部に複数個形成されており、キャパシタ間の接続態様を自由に調整可能とすることが記載されている。その具体的な用途としては、安定化電源回路の電源安定化容量として用いることが僅かに記載されているだけである。
【０００６】
【特許文献１】
特開平１１―１４５４１４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、キャパシタをトランジスタを利用して形成する場合、特に容量大のキャパシタが必要になった場合には、トランジスタのレイアウト上に占める面積割合が必然的に大きくなる結果、チップサイズの縮小化を図る上での妨げとなってしまう。
【０００８】
本発明の目的は、キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされている半導体集積回路を提供することにある。
また、本発明の他の目的は、キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされつつ、半導体集積回路を製造し得る半導体集積回路の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタを用いられるようにしたものである。
また、本発明の半導体集積回路の製造方法は、半導体集積回路が製造されるに際し、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタが用いられるべく、少なくとも、該トレンチ型キャパシタが形成されるステップを含むようにして、半導体集積回路が製造されるようにしたものである。
【００１０】
ＤＲＡＭのメモリセルでのトレンチ型キャパシタ以外にも、各種用途のキャパシタが、例えば回路構成要素やノイズ除去用として半導体集積回路に組込みされる必要があるが、これらキャパシタがトレンチ型キャパシタして構成、あるいは製造される場合、トレンチ型キャパシタは深さ方向にキャパシタが形成されることから、表面ではコンタクト部分等により、僅かな面積が占有されるだけとなる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施の形態を図１により説明する。
先ず本発明の具体的説明に先立って、本発明がなされた背景について説明すれば、以下のようである。
【００１２】
即ち、最近、１つのチップ上にＤＲＡＭやＳＲＡＭ、ロジック回路等、多数の異なる回路が搭載されてなるシステムＬＳＩが盛んに開発されているが、システムＬＳＩは比較的大規模な回路で構成され、高速動作する場合が多く、ノイズの問題は不可避となっている。
【００１３】
特に高速システムＬＳＩでは、電源・グランド間に高周波ノイズ対策上、所謂、バイパス・キャパシタが挿入されることで、ノイズ低減化が図られているが、このキャパシタは、通常、トランジスタを利用して形成されているので、その容量を大きくするには、占有面積が大きくなり、チップ縮小化の妨げとなる。このような事情は、回路構成要素として組込みされるキャパシタでも同様である。生産性やコストを考慮すれば、チップサイズを少しでも小さくして、理論収率（ウェハ一枚当り、幾つのＩＣを製造し得るかを示す数字）をアップさせたいことから、トランジスタの利用によるキャパシタの形成は、設計上の制約になってしまう虞があった。
【００１４】
一方、ＤＲＡＭのメモリセルの構成方法として、既存の技術でトレンチ型が存在するが、これは、情報の一時記憶用にトレンチ型キャパシタを用いたものであり、従来のスタックキャパシタタイプに比し、少ない面積で大容量のキャパシタが得られるようになっている。今後、使用される０．１μｍプロセスで製造されるシステムＬＳＩに搭載されるＤＲＡＭのメモリセルとしては、トレンチ型を用いる方向で進んでいるのが現状である。
【００１５】
よって、以上の状況を踏まえ、トレンチ型キャパシタをＤＲＡＭのメモリセルだけに使用することなく、積極的に回路構成要素として用いる場合は勿論のこと、電源の高周波ノイズ除去用バイパス・キャパシタもトレンチ型キャパシタとして構成されるようにした。更に、アナログ回路的動作を安定に行わせたり、あるいは信号波形の安定性向上のために使用されるキャパシタもトレンチ型キャパシタとして構成されるようにした。因みに、ＤＲＡＭのメモリセルで使用されているトレンチ型キャパシタは、情報の一時記憶用として専ら機能しており、高周波ノイズ除去等の機能は何等想定されていない。
【００１６】
以上のように、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタもトレンチ型キャパシタとして構成、あるいは製造されることになるが、このように構成、あるいは製造すること自体は技術的にさほど困難ではない。これは、ＤＲＡＭのメモリセルでトレンチ型キャパシタが形成されるに際しては、そのトレンチ型キャパシタの形成と同時に、ＤＲＡＭのメモリセル以外の部分で使用されるトレンチ型キャパシタも併せて形成されるようにすればよいからである。
【００１７】
さて、本発明について具体的に説明すれば、図１（Ａ），（Ｂ）に、本発明に係るトレンチ型キャパシタの一例での平面、縦断面それぞれのレイアウトを模式図として示す。そのトレンチ型キャパシタとしては、各種構造のものが考えられることから、ここでは、その具体的構造については敢えて言及することは避けることにする。
【００１８】
図１（Ａ），（Ｂ）に示すように、そのトレンチ型キャパシタ１３は、深さ方向、即ち、シリコン基板中に掘り込まれた溝の表面に形成されており、少なくとも、その一方の電極（対向電極）は表面側に露出された状態で、コンタクト１２を介し配線１１に接続されている。これからも判るように、表面では、コンタクト１２部分等により、僅かな面積が占有されるだけであるから、その分、チップサイズの縮小化や理論収率・生産効率の向上が図れることになる。
【００１９】
以上、主にＤＲＡＭを含むシステムＬＳＩを想定の上、本発明について説明したが、必ずしもこれに限定されることなく、ＤＲＡＭを含まない半導体集積回路一般にも適用可能である。
【００２０】
以上、本発明者によってなされた発明を実施の形態に基き具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００２１】
【発明の効果】
キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされている半導体集積回路が提供される。
また、キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされつつ、半導体集積回路を製造し得る半導体集積回路の製造方法が提供される。
【図面の簡単な説明】
【図１】本発明に係るトレンチ型キャパシタの一例での平面、縦断面それぞれのレイアウトを模式図として示す図である。
【図２】トランジスタを利用して形成されるキャパシタのレイアウト平面を模式図として示す図である。
【符号の説明】
１１…配線、１２…コンタクト、１３…トレンチ型キャパシタ
【発明の属する技術分野】
本発明は、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタが用いられてなる半導体集積回路、更には、その製造方法に係り、特にシステムＬＳＩ用の半導体集積回路及び製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路は、トランジスタや抵抗、キャパシタ（capacitor ）等の要素から構成されている。これら構成要素のうち、抵抗は多結晶S ｉ層等の配線として比較的小さく形成されるので、面積占有上、特に問題とされることはない。しかしながら、キャパシタに関しては、トランジスタを利用して形成されている場合が殆どである。
【０００３】
ここで、トランジスタを利用して形成されるキャパシタ（コンデンサとも称される）のレイアウト平面を模式的に図２として示す。図示のように、一端が配線２１に接続されている多結晶S ｉ層２２は、途中から複数に分岐された状態として、キャパシタを形成するためのトランジスタ群２３の上部にまで延設された上、トランジスタ各々のゲート（多結晶S ｉ層）に接続される一方、トランジスタ各々のソース・ドレインはまた、コンタクト２４を介しＧＮＤ（グランド）状態におかれている（トランジスタがＮチャネルＭОＳトランジスタである場合）。
【０００４】
トランジスタ各々のソース・ドレインがＧＮＤ状態におかれていることから、ゲート酸化膜を介しゲートとＰ−Ｗｅｌｌ（ＧＮＤ）側やソース・ドレイン側との間でキャパシタが形成されており、個々のその容量Ｃは、ε・Ｓ／ｄとして表される。但し、εはゲート酸化膜の誘電率を、Ｓは電極の面積（ゲート面積）を、ｄは電極の距離（ゲート酸化膜厚）をそれぞれ示す。
したがって、ゲート酸化膜厚ｄが一定の条件下では、容量Ｃが大きなキャパシタを得ようとするならば、ゲート面積Ｓを大きくする必要がある。
【０００５】
因みに、特許文献１には、ＤＲＡＭ・ロジック混載集積回路において、メモリセル以外の回路では、これまで使用されていなかったトレンチ（trench）型キャパシタがロジック回路部に複数個形成されており、キャパシタ間の接続態様を自由に調整可能とすることが記載されている。その具体的な用途としては、安定化電源回路の電源安定化容量として用いることが僅かに記載されているだけである。
【０００６】
【特許文献１】
特開平１１―１４５４１４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、キャパシタをトランジスタを利用して形成する場合、特に容量大のキャパシタが必要になった場合には、トランジスタのレイアウト上に占める面積割合が必然的に大きくなる結果、チップサイズの縮小化を図る上での妨げとなってしまう。
【０００８】
本発明の目的は、キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされている半導体集積回路を提供することにある。
また、本発明の他の目的は、キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされつつ、半導体集積回路を製造し得る半導体集積回路の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタを用いられるようにしたものである。
また、本発明の半導体集積回路の製造方法は、半導体集積回路が製造されるに際し、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタが用いられるべく、少なくとも、該トレンチ型キャパシタが形成されるステップを含むようにして、半導体集積回路が製造されるようにしたものである。
【００１０】
ＤＲＡＭのメモリセルでのトレンチ型キャパシタ以外にも、各種用途のキャパシタが、例えば回路構成要素やノイズ除去用として半導体集積回路に組込みされる必要があるが、これらキャパシタがトレンチ型キャパシタして構成、あるいは製造される場合、トレンチ型キャパシタは深さ方向にキャパシタが形成されることから、表面ではコンタクト部分等により、僅かな面積が占有されるだけとなる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施の形態を図１により説明する。
先ず本発明の具体的説明に先立って、本発明がなされた背景について説明すれば、以下のようである。
【００１２】
即ち、最近、１つのチップ上にＤＲＡＭやＳＲＡＭ、ロジック回路等、多数の異なる回路が搭載されてなるシステムＬＳＩが盛んに開発されているが、システムＬＳＩは比較的大規模な回路で構成され、高速動作する場合が多く、ノイズの問題は不可避となっている。
【００１３】
特に高速システムＬＳＩでは、電源・グランド間に高周波ノイズ対策上、所謂、バイパス・キャパシタが挿入されることで、ノイズ低減化が図られているが、このキャパシタは、通常、トランジスタを利用して形成されているので、その容量を大きくするには、占有面積が大きくなり、チップ縮小化の妨げとなる。このような事情は、回路構成要素として組込みされるキャパシタでも同様である。生産性やコストを考慮すれば、チップサイズを少しでも小さくして、理論収率（ウェハ一枚当り、幾つのＩＣを製造し得るかを示す数字）をアップさせたいことから、トランジスタの利用によるキャパシタの形成は、設計上の制約になってしまう虞があった。
【００１４】
一方、ＤＲＡＭのメモリセルの構成方法として、既存の技術でトレンチ型が存在するが、これは、情報の一時記憶用にトレンチ型キャパシタを用いたものであり、従来のスタックキャパシタタイプに比し、少ない面積で大容量のキャパシタが得られるようになっている。今後、使用される０．１μｍプロセスで製造されるシステムＬＳＩに搭載されるＤＲＡＭのメモリセルとしては、トレンチ型を用いる方向で進んでいるのが現状である。
【００１５】
よって、以上の状況を踏まえ、トレンチ型キャパシタをＤＲＡＭのメモリセルだけに使用することなく、積極的に回路構成要素として用いる場合は勿論のこと、電源の高周波ノイズ除去用バイパス・キャパシタもトレンチ型キャパシタとして構成されるようにした。更に、アナログ回路的動作を安定に行わせたり、あるいは信号波形の安定性向上のために使用されるキャパシタもトレンチ型キャパシタとして構成されるようにした。因みに、ＤＲＡＭのメモリセルで使用されているトレンチ型キャパシタは、情報の一時記憶用として専ら機能しており、高周波ノイズ除去等の機能は何等想定されていない。
【００１６】
以上のように、ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタもトレンチ型キャパシタとして構成、あるいは製造されることになるが、このように構成、あるいは製造すること自体は技術的にさほど困難ではない。これは、ＤＲＡＭのメモリセルでトレンチ型キャパシタが形成されるに際しては、そのトレンチ型キャパシタの形成と同時に、ＤＲＡＭのメモリセル以外の部分で使用されるトレンチ型キャパシタも併せて形成されるようにすればよいからである。
【００１７】
さて、本発明について具体的に説明すれば、図１（Ａ），（Ｂ）に、本発明に係るトレンチ型キャパシタの一例での平面、縦断面それぞれのレイアウトを模式図として示す。そのトレンチ型キャパシタとしては、各種構造のものが考えられることから、ここでは、その具体的構造については敢えて言及することは避けることにする。
【００１８】
図１（Ａ），（Ｂ）に示すように、そのトレンチ型キャパシタ１３は、深さ方向、即ち、シリコン基板中に掘り込まれた溝の表面に形成されており、少なくとも、その一方の電極（対向電極）は表面側に露出された状態で、コンタクト１２を介し配線１１に接続されている。これからも判るように、表面では、コンタクト１２部分等により、僅かな面積が占有されるだけであるから、その分、チップサイズの縮小化や理論収率・生産効率の向上が図れることになる。
【００１９】
以上、主にＤＲＡＭを含むシステムＬＳＩを想定の上、本発明について説明したが、必ずしもこれに限定されることなく、ＤＲＡＭを含まない半導体集積回路一般にも適用可能である。
【００２０】
以上、本発明者によってなされた発明を実施の形態に基き具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００２１】
【発明の効果】
キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされている半導体集積回路が提供される。
また、キャパシタがＤＲＡＭのメモリセル以外の部分で用いられる場合であっても、チップサイズの縮小化や理論収率・生産効率の向上が可能とされつつ、半導体集積回路を製造し得る半導体集積回路の製造方法が提供される。
【図面の簡単な説明】
【図１】本発明に係るトレンチ型キャパシタの一例での平面、縦断面それぞれのレイアウトを模式図として示す図である。
【図２】トランジスタを利用して形成されるキャパシタのレイアウト平面を模式図として示す図である。
【符号の説明】
１１…配線、１２…コンタクト、１３…トレンチ型キャパシタ
Claims (3)
- ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタが用いられてなる半導体集積回路。
- 半導体集積回路が製造されるに際し、
ＤＲＡＭのメモリセル以外の部分で使用されるキャパシタとして、トレンチ型キャパシタが用いられるべく、少なくとも、該トレンチ型キャパシタが形成されるステップ
を含む半導体集積回路の製造方法。 - 請求項２記載の半導体集積回路の製造方法において、
上記ＤＲＡＭのメモリセルでトレンチ型キャパシタが形成されるに際しては、該トレンチ型キャパシタの形成と同時に、上記ＤＲＡＭのメモリセル以外の部分で使用されるトレンチ型キャパシタが併せて形成される半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002367201A JP2004200407A (ja) | 2002-12-18 | 2002-12-18 | 半導体集積回路及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002367201A JP2004200407A (ja) | 2002-12-18 | 2002-12-18 | 半導体集積回路及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004200407A true JP2004200407A (ja) | 2004-07-15 |
Family
ID=32764176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002367201A Abandoned JP2004200407A (ja) | 2002-12-18 | 2002-12-18 | 半導体集積回路及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004200407A (ja) |
-
2002
- 2002-12-18 JP JP2002367201A patent/JP2004200407A/ja not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050927 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070629 |