CN1753185A - 内存晶胞及其制造方法 - Google Patents
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Abstract
本发明是有关于一种内存晶胞及其制造方法。该内存晶胞主要包括开关晶体管以及储存区域。其中晶体管设有闸极以及汲极，储存区域设有浅沟渠隔离区域(STI)的沟渠，而位于沟渠中的非绝缘结构的材质例如可为多晶硅或是金属材质，以作为电容结构。利用掺杂的侧壁来定义一部分的沟渠，其中该掺杂的侧壁是为晶体管的源极，且以一介电层使多晶硅与沟渠的侧壁彼此互相分离。进行写入操作时，利用穿透介电层的穿隧机制，使电荷传送至非绝缘结构中，并且利用沟渠侧壁表面上所产生的闸极引发汲极漏电流(GIDL)电流来辅助讯号的读取操作。本发明的实施例可缩减元件的尺寸、增加电荷保存的期限以及增加与标准制程步骤之间的相容性。
Description
技术领域
本发明涉及一种内存装置，特别是涉及一种动态随机存取内存的内存晶胞(Dynamic Random Access Memory，DRAM)及其制造方法。
背景技术
动态随机存取内存(DRAM)是一种广泛用于储存电子资料的半导体内存装置。现有习知的DRAM主要包括标准型的DRAM(Commodity DARM)以及嵌入式DRAM(Embedded DRAM，eDRAM)。
标准型的DRAM是为分离、独立的内存装置，此内存装置经由系统汇流排与逻辑元件进行通讯。目前标准型DRAM的进展包括使用面积最佳化的单晶体管技术，其中DRAM的内存晶胞设有一个晶体管(1T)以及一电容器。现有习知的DRAM技术中，单晶体管(1T)式内存晶胞的电容堆叠在晶体管上(在形成内连线之前)，或是位于深沟渠之中(在形成晶体管之前)，皆面临日益提高的制程难度的挑战。因为复杂的DRAM晶胞制程必须使用特殊的制程技术以及专用的设备，以致于与标准的CMOS制程不相容，特别是上述类型的晶胞容易产生此种问题。例如，2001年5-6月出版的“IEEE的电脑系统设计与测试”(IEEE Design and Test of Computers)刊物中第7-15页，由DorisKeitel-Schulz & Norbert When等人提出的”嵌入式DRAM的发展：技术、实体设计以及应用的议题”(Embedded DRAM Development：Technology，Physical Design，and Application Issues)。
近年来，一直持续发展设有许多嵌入式内存区块的单晶片，而促使eDRAM逻辑装置的研发。举例来说，这些逻辑装置可为专用集成电路(Application-Specific Integrated Circuits，ASIC)以及系统单晶片(System-on-Chip，SoC)。一般认为，将内存嵌入于逻辑装置中可以消除因为系统汇流排造成的讯号传送延迟。因此，为了符合日益提高的效能要求，例如增加系统的操作速度以及减少电源消耗的要求，故需要持续研发这些逻辑装置。相较之下，由于DRAM的尺寸小于现有习知SRAM约一个尺寸等级，使得eDRAM是高密度嵌入式内存的较佳选择。此外，将小容量(例如4～32Mb)的eDRAM整合至逻辑电路中，可有效改善系统的操作速度以及降低成本。然而，制造eDRAM并不是一件容易的事，如果只是将标准型DRAM的内存晶胞的制程直接与标准的CMOS制程结合，将导致CMOS逻辑元件与DRAM的效能变差(因为承受额外的制程热量、元件结构不相容且非最佳化的制程步骤)，并且大幅提高制程的成本。
因此，许多现有习知的制程方法致力于将eDRAM整合至逻辑元件中，而不希望改变CMOS逻辑元件的特性。一种方法是使用深沟渠电容晶胞，是于形成晶体管之前先形成此电容晶胞。此种方法中，DRAM电容的热量循环不会影响与CMOS晶体管有关的结构，例如2002年出版的“国际电子装置会议”刊物中第57-60页，由Narutoshi Yanagiya等人提出的“应用于宽频微处理器的高密度嵌入式内存的65纳米CMOS(CMOS5)制程技术”(65nmCMOS Technology(CMOS5)with High Density Embedded Memories forBroadband Microprocessor Applications)。虽然上述方法可以缩小晶胞的尺寸并且提高内存的密度，但是会对有关联的逻辑电路造成不良的效应，例如在DRAM区域附近形成的应力将导致不正常的掺质扩散效应及接面漏电流、低良率、低可靠度等问题。
一种方法是在形成逻辑晶体管之后形成具有金属/绝缘体/金属(MIM)的DRAM晶胞，而且MIM电容的制程温度(低于450℃)较低，以避免逻辑装置的效能变差。此种晶胞的尺寸较小(只稍微大于深沟渠晶胞)并且与标准的CMOS制程相容，但是只适用于90纳米以上的制程技术。
另一种方法中，DRAM晶胞具有MOS结构的平面电容(位于井区与多晶硅闸极之间)。例如，公元2000年第13届IEEE国际ASIC/SOC年会刊物中第32-36页所述，由Wingyu Leung等人提出的“理想的系统单晶片内存：具有单晶体管的静态随机存取内存”(The Ideal SoC Memory：1T-SRAMTM)。此种方法在晶胞尺寸(大于沟渠晶胞尺寸约10倍)与电容值(每个晶胞的电容值约5fF)两者之间采取折衷的方式，而不会超出使用标准CMOS制程所需要的费用。此种方法特别适合于特殊的SOC用途上，例如具有较少位元数的位元线、多内存元件技术的SRAM输出/输入(I/O)装置，以取代晶片上的SRAM。然而此种方法的晶胞较大，并不适用于较高容量的(例如大于8Mb)的内存。
由此可见，上述现有的内存晶胞在结构、使用与制造方法上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决内存晶胞与制造时所存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的内存晶胞与新的制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的内存晶胞与制造方法所存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的内存晶胞与其新的制造方法，能够改进一般现有的内存晶胞与传统制造方法的问题，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的内存晶胞存在的缺陷，而提供一种新型结构的DRAM用的内存晶胞，所要解决的技术问题是使其可有效解决将eDRAM整合至逻辑组件中时组件尺寸过大、与电荷保存期限不足的问题，从而更加适于实用。
本发明的另一目的在于，克服现有的制造内存晶胞的方法存在的缺陷，而提供一种新的制造内存晶胞的方法，所要解决的技术问题是使其减少了习知DRAM的内存晶胞制程与标准的CMOS制程不兼容的问题，从而更加适于实用。
本发明的再一目的在于，提供一种内存晶胞，所要解决的技术问题是使其更加有效缩减内存晶胞的尺寸、以进一步克服将eDRAM整合至逻辑组件中时组件尺寸过大的问题，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种内存晶胞，其至少包括：一半导体基材；一位于该半导体基材中的隔离区域，其中该隔离区域包括深入至该半导体基材中的沟渠；至少部分环绕该沟渠的侧壁；至少一位于该隔离区域的该沟渠中的半导体结构；一位于该隔离区域的该沟渠中的介电层，且该介电层设置于该半导体结构与该侧壁之间；以及一位于该半导体基材上方的闸极结构。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的内存晶胞，其中所述的闸极结构的材质至少包括金属或多晶硅。
前述的内存晶胞，其中所述的半导体结构的材质至少包括掺杂的硅材质，其中该掺杂硅材质是为第一导电型，且该闸极结构是为与该第一导电型的电性相反的第二导电型。
前述的内存晶胞，其中所述的介电层的材质是选自高介电常数材质或氧化硅。
前述的内存晶胞，其中所述的半导体结构具有一第一上表面以及该半导体基材具有第二上表面，且该第一上表面低于该第二上表面。
前述的内存晶胞，其中所述的闸极结构由部分该半导体结构向上堆叠延伸。
前述的内存晶胞，其中所述的半导体结构是为导电结构，该导电结构的材质是选自金属、金属合金、硅化金属、氮化金属以及氮氧化金属所组成的族群。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造内存晶胞的方法，其至少包括下列步骤：提供一半导体基材；形成一沟渠；形成一侧壁；形成一介电层；在该沟渠中形成至少一半导体结构，且该半导体结构邻接于该侧壁，其中该介电层位于该半导体结构与该侧壁之间；形成一闸介电层于该半导体基材以及该半导体结构上；形成一闸极结构于该闸介电层上；以及形成一掺杂区域，以作为汲极接面。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的制造内存晶胞的方法，其中所述的沟渠是为浅沟渠隔离结构，形成该浅沟渠隔离结构的步骤至少包括下列步骤：蚀刻该半导体基材，以形成该沟渠；沉积氧化物于该沟渠中；以及进行化学机械研磨制程，以移除一部分的该氧化物。
前述的制造内存晶胞的方法，其中所述的形成该半导体结构在该沟渠的步骤中，至少包括下列步骤：沉积多晶硅材质；以及回蚀一部分的该多晶硅材质。
前述的制造内存晶胞的方法，其中所述的形成该掺杂区域的步骤中是于沉积该多晶硅材质的步骤之前，先对该侧壁进行掺杂。
前述的制造内存晶胞的方法，其更包括对该多晶硅进行掺杂，使掺杂的该多晶硅的电性与该侧壁的电性相反。
前述的制造内存晶胞的方法，其更包括形成一介电层，其中该介电层位于该半导体结构与该侧壁之间，其中该介电层的材质是选自氧化硅或介电常数大于3的高介电常数材质。
前述的制造内存晶胞的方法，其中所述的闸介电层的材质是选自氧化硅或介电常数大于3的高介电常数材质。
前述的制造内存晶胞的方法，其中所述的闸极结构以及该掺杂区域是为第一导电型，且该半导体结构是为与该第一导电型的电性相反的第二导电型。
前述的制造内存晶胞的方法，其中所述的形成该半导体结构至少包括下列步骤：沉积一导电材质，该导电材质是选自金属、硅化金属、氮化金属以及氮氧化金属所组成的族群；以及回蚀一部分的该导电材质。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种内存晶胞，其至少包括：一第一导电型的半导体基材，且该半导体基材具有一上表面；一位于该半导体基材中的隔离区域，其中该隔离区域包括由该上表面深入至该半导体基材的沟渠、邻接于该沟渠的第二导电型的第一侧壁、以及邻接于该沟渠的第二导电型的第二侧壁；一位于该隔离区域的该沟渠中的绝缘层；一第一导电型的第一半导体结构，该第一半导体结构位于该隔离区域的该沟渠中，且该第一半导体结构的侧边邻接于该第一侧壁以及该绝缘层上方的基底；一第一导电型的第二半导体结构，该第二半导体结构位于该隔离区域的该沟渠中，且该第二半导体结构的侧边邻接于该第二侧壁以及该绝缘层上方的基底；一位于该隔离区域的该沟渠中的第一介电层，且该第一介电层设置于该第一半导体结构的该侧边与该沟渠的该第一侧壁之间；一位于该隔离区域的该沟渠中的第二介电层，且该第二介电层设置于该第二半导体结构的该侧边与该沟渠的该第二侧壁之间；一位于该半导体基材中的第二导电型的第一汲极接面；一位于该半导体基材中的第二导电型的第二汲极接面；一第一通道，连接于该第一汲极接面以及该隔离区域的第一侧壁；一第二通道，连接于该第二汲极接面以及该隔离区域的第二侧壁；一位于该第一通道上方的第一闸氧化层；一位于该第二通道上方的第二闸氧化层；一位于该第一闸氧化层上方的第二导电型的第一闸极结构，其中该第一闸极结构堆叠在该第一通道以及一部份的该第一半导体基材上；以及一位于该第二闸氧化层上方的第二导电型的第二闸极结构，其中该第二闸极结构堆叠在该第二通道以及一部份的该第二半导体基材上。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
本发明提供一种用于嵌入式DRAM的DRAM内存晶胞结构。本发明的实施例可缩减元件的尺寸、增加电荷保存的期限、以及增加与标准制程步骤之间的相容性。然而本发明的实施例亦适用于嵌入式DRAM以外的DRAM，而并非用以限定本发明。
在实施例中，内存晶胞包括作为浮动的多晶硅电容的多晶硅结构以及开关晶体管。开关晶体管设有闸极结构以及汲极接面。多晶硅结构位于沟渠中，例如浅沟渠隔离结构(STI)。主要是利用掺杂的侧壁来定义一部分的沟渠，其中该掺杂的侧壁环绕在多晶硅结构的周围并且作为开关晶体管的源极接面。利用一介电层使多晶硅结构与沟渠的侧壁彼此互相分离。当开关晶体管的闸极偏压所产生的电场引发出累积状态时，透过由沟渠侧壁直接穿透介电层的方式将电荷传送至多晶硅结构(电容元件)。由于多晶硅结构与沟渠侧壁之间在空乏状态下利用介电层互相隔离，使得电荷的保存期限得以增加，其中开关晶体管的闸极受到一负偏压。藉由在侧壁的表面上所产生的GIDL电流来辅助讯号的读取操作。
在其他的实施例中，揭露一对共用单一沟渠的邻接DRAM内存晶胞，藉以有效缩减内存晶胞的尺寸。特别是在单一沟渠中形成每个内存晶胞的多晶硅结构，并且利用介电材质来隔离两个多晶硅结构。
经由上述可知，本发明主要包括开关晶体管以及储存区域。其中晶体管设有闸极以及汲极，储存区域设有浅沟渠隔离区域(STI)的沟渠，而位于沟渠中的非绝缘结构的材质例如可为多晶硅或是金属材质，以作为电容结构。利用掺杂的侧壁来定义一部分的沟渠，其中该掺杂的侧壁是为晶体管的源极，且以一介电层使多晶硅与沟渠的侧壁彼此互相分离。进行写入操作时，利用穿透介电层的穿隧机制，使电荷传送至非绝缘结构中，并且利用沟渠侧壁表面上所产生的闸极引发汲极漏电流(GIDL)电流来辅助讯号的读取操作。本发明的实施例可缩减元件的尺寸、增加电荷保存的期限以及增加与标准制程步骤之间的相容性。
借由上述技术方案，本发明内存晶胞至少具有下列优点：
1、本发明所提出的DRAM用内存晶胞，可有效缩减组件的尺寸并增加电荷保存的期限。
2、本发明所提出制造内存晶胞的方法，能改善习知DRAM的内存晶胞制程与标准的CMOS制程不兼容的问题。
3、本发明所提出的内存晶胞，由于让一对邻接的内存晶胞共用丨绝缘区域，可更加有效缩减内存晶胞的尺寸、来更进一步缩减组件的尺寸。
综上所述，本发明特殊的内存晶胞其具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的结构设计及制造方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的内存晶胞具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是依据本发明的第1实施例的DRAM晶胞的剖视图。
图2是依据本发明的图1的内存晶胞的平面视图。
图3A及3B是依据本发明的图1的内存晶胞处于写入状态的能量带的示意图。
图4A及4B是依据本发明的图1的内存晶胞处于读取状态的能量带的示意图。
图5A及5B是依据本发明的图1的内存晶胞处于电荷保存状态的能量带的示意图。
图6A-6F是依据本发明所述的1种方法来制造图1的内存晶胞的剖视图。
图7是依据本发明的第二实施例的DRAM晶胞的剖视图。
图8是依据本发明的第三实施例的DRAM晶胞的剖视图。
图9是依据本发明的图8的内存晶胞的平面视图。
图10A-10Q是依据本发明所述的另一种方法来制造图8的内存晶胞的剖视图。
100DRAM晶胞 102开关晶体管
104储存区域 106通道
108汲极接面 110基材
112隔离区域 114沟渠
116布植侧壁 118闸极结构
120闸氧化层 122多晶硅结构
124绝缘层 125介电层
126内侧面 128侧边表面
200内存晶胞 202开关晶体管
204储存区域 206通道
208汲极接面 210基材
212隔离区域 214沟渠
216侧壁 218多晶硅闸极结
220闸氧化层 构
224绝缘层 222多晶硅结构
225介电层 226内侧面
300内存晶胞 228侧边表面
312绝缘区域 304储存区域
330氧化硅插塞 322多晶硅结构
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的内存晶胞其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。
请参阅图1所示，是依据本发明的DRAM晶胞100的剖视图。DRAM晶胞100主要包括NMOS开关晶体管102以及储存区域104，开关晶体管102设有位于p型基材110(例如具有<100>结晶面向的p型硅晶圆)的掺杂n型通道106以及重掺杂n+汲极接面108。开关晶体管102亦包括覆盖于基材110上的n+多晶硅闸极结构118以及闸氧化层120，晶体管110的源极设置于储存区域104内，如下所述。
储存区域104设有隔离区域112，例如可为凹型的浅沟渠隔离结构(STI)。隔离区域112包括位于基材中的沟渠114。p+多晶硅结构122位于沟渠114中的绝缘层124上，绝缘层124的材质例如可为氧化硅、氮化硅或是氮氧化硅。较佳实施例中，使用电浆辅助化学气相沉积法(PECVD)形成绝缘层124的氧化硅。n型布植侧壁116环绕在多晶硅结构122的周围，但是使用介电层125来隔离布植侧壁116与多晶硅结构122。布植侧壁116是作为晶体管102的源极接面，且布植侧壁116的内侧面126邻接于多晶硅结构122的侧边表面128，用以定义沟渠114。较佳实施例中，使用磷(P31)对侧壁116进行布植，以形成较佳的掺杂浓度，例如形成位于较大的斜角布植汲极结构(Large-angle Tilt Implanted Drain，LATID)中汲极延伸部分所含的浓度准位值，该浓度准位值约介于1×1016至1×1020atoms/cm3之间。
介电层125设置于多晶硅结构122与布植侧壁116之间。介电层125是为厚度较薄(例如小于15埃)的穿隧氧化层(Tunnel Oxide)，以于写入操作(将于下文中叙述)中形成较大的直接穿隧电流(Direct-tunnelingCurrent)。此外，在读取操作(将于下文中叙述)期间，利用p+多晶硅结构122的电位差，以于布植侧壁116的内侧面126形成闸极引发汲极漏电流(Gate Induced Drain Leakage，GIDL)。
在一较佳实施例中，介电层125的材质例如可为二氧化硅，在另一实施例中，介电层125的材质可为高介电常数(k＞3.9)的材质。较佳实施例中，高介电常数的材质为氮化硅(Si3N4)、氧化铝(Al2O3)或是氧化铪(HfO2)，亦可为硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)、五氧化二钽(Ta2O5)、氧化镧(La2O3)、氧化钆(Gd3O3)、氧化钇(Y2O3)以及钛酸锶(SrTiO3)。
在一实施例中，以90纳米的设计规范以及制程参数来制造内存晶胞100。举例来说，闸氧化层120于2.5伏特(V)的操作电压的厚度为50埃，于1.8伏特(V)的操作电压的厚度为36埃，以及于1.0伏特(V)的操作电压的厚度为15埃。基本上，以90纳米的制程技术而言，输出/输入电路以及类比电路是使用2.5V以及1.8V的晶体管，而逻辑电路使用1.0V的晶体管。为便于说明起见，1.0V、1.8V以及2.5V分别以Vcc 、Vdd1以及Vdd2表示的。此外，Vcc、Vdd1可由外部的Vdd2电压源产生。然而本发明的内存晶胞100亦可适用于65纳米的制程技术，且适用小于Vcc、Vdd1以及Vdd2的电压。
请参阅图2所示，是显示内存晶胞100的平面视图。内存晶胞100的布局设计包括面积为6.25λ2的单位晶胞(现有习知的面积为8.0λ2)，此处λ是为最小的微影尺寸(Lithography Dimension)。由于晶体管102的侧壁116环绕在浮动的多晶硅结构122的周围，使得晶胞的尺寸可以有效地缩减。
请参阅图3A-3B所示，是内存晶胞100的写入操作的图式。进行写入操作时，利用位元线电路(未图示)施加高准位的1.8V(Vdd1)或是低准位的1.0V的偏压于晶体管102的n+汲极接面108上，或是分别施加负电压的“1”或“0”逻辑状态于n+汲极接面108上。藉由使闸极118偏压至2.5V(Vdd2)来启动开关晶体管102，使得n型通道106累积足够多的电子，而与n+汲极接面108形成短路。将闸极118偏压至-0.7V来关闭开关晶体管102，使得n型通道106处于空乏状态。如上所述，由于在通道区域106掺杂n型掺质，当闸极电压处于“1”状态下，使晶体管102成为“启动”的增强模式元件。
请参阅图3A所示，是内存晶胞100处于写入状态(逻辑状态为“0”)的能量带示意图。汲极接面(或是位元线)108的偏压值为0V。多晶硅结构122的电位差降低至接近0V左右，主要是使电子由侧壁116之内表面126以及n型通道106穿过朝向p+多晶硅结构122的侧边表面128的导电带，而且电洞由p+多晶硅结构122的侧边表面128穿过朝向侧壁116，但是电洞的穿透速率远小于(至少小于2个等级)电子的穿透速率。
请参阅图3B所示，是内存晶胞100处于写入状态(逻辑状态为“1”)的能量带示意图。汲极接面(位元线)108的偏压值为1.8V。多晶硅结构122的电位差被提高至接近1.8V左右，主要是使电子由p+多晶硅结构122的侧边表面128的价带(Valence Band，VB)直接穿过(Direct-tunneling)n型侧壁116以及通道106，侧壁116之内表面126处于空乏状态(亦即由于+2.5V偏压形成电场，所以不会产生电洞反转的状态)。因此当有电子由多晶硅结构122穿透至侧壁116以及通道106，可忽略由侧壁116穿透至p+多晶硅结构122的电洞。
上述逻辑状态“0”的写入操作将使电子储存在多晶硅结构122中。另外，上述逻辑状态“1”的写入操作将使多晶硅结构122处于空乏状态。根据下列所述的读取方式来感测多晶硅结构122的电子存在与否。
上述的写入操作在大部分的应用实例中可于数纳秒(例如小于10纳秒)之内完成。现有习知的方法中，当介电层125的电位差介于0.5V-1.5V之间，导带(Conduction Band，CB)的电流密度大于102-104A/cm2。例如2001年IEEE TRANS.ELEC.DEVICES刊物第1366-1373页所述，由Wen-Chin Lee以及Chenming Hu等人提出的“利用导带以及价带形成的电子与电洞穿透状态采建立CMOS穿隧电流经过超薄闸氧化层的模型”(Modeling CMOSTunneling Currents Through Ultrathin Gate Oxide Due to Conduction-and Valence-Band Electron and Hole Tunneling)。当多晶硅结构122的总电容值为1fF等级，可使0.5V的“0”逻辑状态的写入操作在10纳秒之内完成。由于介电层125的厚度小于15埃，使得来自导带(CB)的直接穿隧电子的数量大于来自价带(VB)的穿隧电子高达10倍，所以写入“0”状态的速度大于写入“1”状态亦高达10倍。
请参阅图4A-4B所示，是内存晶胞100的读取操作的图式。以闸极引发汲极漏电流(GIDL)来辅助内存晶胞100的读取操作。将闸极118偏压至2.5V(Vdd2)来启动开关晶体管102，使得n型通道106累积足够多的电子，而与n+汲极接面108形成短路。将n+汲极接面108偏压至1.2V(亦即Vdd/2)，以利用多晶硅结构122的电位差来诱发及调变侧壁116的内侧面126所产生的电洞数量，并且以GIDL电流方式流入p型基材100中。由于费米能阶差使介电层125形成递增的电场，使得p+型多晶硅结构122(相对于n+型多晶硅结构而言)在n型侧壁116更能产生GIDL电流。因此当多晶硅结构122接近0V(亦即读取“0”状态的操作)的低电压准位时，GIDL电流(电洞)变大。相反地，当多晶硅结构122接近1.8V(亦即读取“1”状态的操作)的高电压准位时，GIDL电流可忽略的。读取“0”状态的操作为无效，多晶硅结构122的电位差提高至1.2V(Vdd2/2)。因此，需要有类似于现有习知DRAM晶胞的写回“0”状态的操作。另一方面，由于读取“1”状态的操作中并没有任何状态变化，所以读取“1”状态的操作并不需要写回(Write-back)。
请参阅图4A所示，在读取“1”状态的操作中，由于侧壁116的内侧面126以及多晶硅结构122的侧边表面128接近平带(Flat-band)区域，所以可忽略横跨于介电层125的直接穿透电子或是电洞。因此汲极接面108(或是未图示的位元线)可以感测出极小的接面漏电流，此漏电流被视为“1”的逻辑状态。
请继续参阅图4B，在读取“0”状态的操作中，侧壁116的内侧面126以及多晶硅结构122的侧边表面128处于空乏状态。多晶硅结构122的价带电子受到激发，而直接穿透至n型侧壁116。而且形成GIDL(电洞)电流并流向p型基材110。因此汲极接面108(或是未图示的位元线)可以感测出较大的GDIL电流，此电流被视为“0”的逻辑状态。
请参阅图5A及5所示，是依据本发明的图1的内存晶胞100处于电荷保存状态的能量带的示意图。当内存晶胞100处于闲置状态，晶体管102的闸极结构上的闸极偏压或是闸极电位差的偏压值为较小的负电压值，例如可为-0.7V。应注意的是，可将汲极接面108(或是未图示的位元线)偏压至1.8V，且负的闸极偏压值局限在-0.7V，使得横跨厚度50埃的闸氧化层的电位差始终不超过2.5V。当p+多晶硅结构122的电位差处于高准位状态时，是为较差的情况(亦即为“1”的电荷保存状态)。此种情况下，n型通道区域106处于空乏状态，但是可利用多晶硅结构122的正电位差使侧壁116的内侧面126变成至电子累积的状态。因此当n型侧壁116正在累积电子时，将会形成一些穿隧电子(如漏电流)。在这段期间，多晶硅结构122的电位差由1.8V开始下降，直至侧壁116由累积状态(图5A所示)转变成平带状态(如图5B)。当没有在闸极118附近施加负偏压(例如负闸极偏压Vg)时，与n型侧壁116有关联的p+多晶硅结构122的平带电压(Vfb0)接近0.8V。假如在闸极118附近施加负闸极偏压Vg(例如0.7V)，侧壁116的内侧面126上的电子将被驱离。因此为了使侧壁116的内侧面126维持在平带电压的状态，多晶硅结构122的电位差需要较高。因此，当在闸极118附近施加负闸极偏压Vg(例如0.8V+0.7V＝1.5V)，有效的Vfb值较高。换言之，多晶硅结构122的电位差由原先的1.8V降至1.5V，使得侧壁116的内侧面126形成平带状态。当与多晶硅结构122相关联的n型侧壁116转变成平带状态之后，将可有效减小因为来自内侧面126的穿隧电子所造成的漏电流，使得p+多晶硅结构122的电位差下降的非常慢，实际上停留在1.5V一段时间(例如10秒)。由于p+多晶硅结构122的电位差进一步下降，侧壁116的内侧面126变成空乏状态，用以消除来自侧壁116的内侧面126的电子穿隧电流。根据上述，利用长时效的电荷保存机制以及GIDL辅助读取操作，晶胞的电容值不需要太大(例如小于1fF)，以使晶胞的结构最小化。
请参阅图6A-6F所示，是依据本发明所述的方法所制造的内存晶胞的剖视图。图6A中，提供半导体基材110，基材110例如可为晶圆，接着在基材110上形成垫氧化层，例如在900℃的环境下使用热氧化法形成氧化层，并且利用低压化学气相沉积法(LPCVD)在垫氧化层上形成氮化硅层。为简单说明起见，图6A-6F的垫氧化层以及氮化硅层是为单一材质层L。然后在基材中形成深窄沟渠(例如是STI区域)114，并且利用现有习知的方法在沟渠中填入介电材质(其中一部分的介电材质将变成绝缘层124)，现有习知的方法例如可为沉积介电材质之后再进行化学机械研磨(CMP)制程。
接着在图6B中，形成光阻材质的罩幕层，并且曝露出沟渠114，然后蚀刻介电材质，以于沟渠114中的介电材质形成深度约1000埃的凹型区域。图6C中，完成移除光阻层以及清洁步骤之后，利用侧边布植制程形成侧壁116，例如使用剂量介于1×1013至1×1016atoms/cm3的n型掺质以及5至20Kev的能量功率，并且以介于10°至45°的布植斜角将每片晶圆以一次转动90°的方式转动4次。应注意的是，在侧边布植制程中转动晶圆将形成环绕于多晶硅结构122的连续性侧壁116，如图2的上视图所示。然后形成介电层(穿隧氧化层)125，接着沉积多晶硅层(用以形成多晶硅结构122)并且进行布植掺杂制程，如图6D所示。随后进行回蚀步骤，如图6E所示，以形成多晶硅结构122。最后利用标准的CMOS制程，例如长出闸氧化层、多晶硅闸极的图案化制程，以完成内存晶胞100的结构，如图6F所示。
请参阅图7所示，是依据本发明的第二实施例的内存晶胞的剖视图。内存晶胞200的结构与内存晶胞100类似，主要不同之处在于内存晶胞200各元件的电性与内存晶胞110相反。内存晶胞200包括PMOS开关晶体管202以及储存区域204，开关晶体管102包括位于n型基材210(例如n型硅晶圆或是p型硅晶圆中的n型井区)的掺杂p型通道206以及重掺杂p+汲极接面208。开关晶体管202亦包括p+多晶硅闸极结构218以及闸氧化层220。
储存区域204设有隔离区域212，其中隔离区域212包括位于基材中的沟渠214。p+多晶硅结构222位于沟渠214中的绝缘层224上，绝缘层224的材质例如可为氧化硅、氮化硅或是氮氧化硅。p型布植侧壁216环绕在多晶硅结构222的周围，并且作为晶体管202的源极接面。布植侧壁216的内侧面226邻接于多晶硅结构222的侧边表面228，用以定义一部分的沟渠214。较佳实施例中，布植侧壁216具有足够的掺杂浓度，例如以较大斜角布植的汲极结构(Large-angle Tilt Implanted Drain，LATID)中汲极延伸部分所含的浓度准位值，该浓度准位值约介于1×1016至1×1020atoms/cm3之间。在读取操作期间，利用n+多晶硅结构222的电位差，以于布植侧壁216的内侧面226形成闸极引发汲极漏电流(GIDL)。介电层225设置于多晶硅结构222与布植侧壁216之间。介电层225是为厚度较薄(约小于15埃)的穿隧氧化层(Tunnel Oxide)，以于写入操作中形成电洞的直接穿隧电流(Direct-tunneling Current)。
如同使用内存晶胞100的制造方法，内存晶胞200适用于90纳米的设计规范以及制程参数。举例来说，闸氧化层220于2.5伏特(V)的操作电压的厚度为50埃，于1.8伏特(V)的操作电压的厚度为36埃，以及于1.0伏特(V)的操作电压的厚度为15埃。此外，内存晶胞200的制造方法与图6A-6F的内存晶胞200的制程类似，不同之处在于多晶硅结构222的掺杂型式以及开关晶体管202各元件的电性均与内存晶胞100相反。因此详细的制程将不予赘述。
内存晶胞200的读取、写入以及电荷保存的操作方式类似于上述内存晶胞100，其差异主要在于两者的电性相反。因此，基材210为n型井区且被偏压至最高的电位差(亦即2.5V)，当对闸极218施加低准位(-0.7V)的偏压时，开关晶体管为“开启”状态，而对闸极218施加高准位(2.5V)的偏压，开关晶体管为“关闭”状态。在电荷保存期间，闸极为关闭状态。当n+多晶硅结构222的电位差为低准位时，形成电荷保存为“0”逻辑状态的最差状况。熟习此项技术者应知，所有施加于内存晶胞200的偏压亦与内存晶胞100的电性相反，其细节将不予赘述。
请参阅图8所示，是依据本发明的第三实施例的内存晶胞的剖视图。图8显示一对内存晶胞300，每个晶胞的结构与内存晶胞100类似，最大不同之处在于每个晶胞300的多晶硅结构322共用一沟渠114。应注意的是，邻近晶胞之间的所有结构，例如多晶硅结构322、侧壁116以及晶体管102彼此之间互相分离且形成电性隔离。由于邻近的晶胞300共用沟渠114，所以可有效地缩减第三实施例所述的晶胞尺寸。此外，因为每个沟渠114中的多晶硅结构322的电容值较小，故可提高写入操作的速度。
如图1的实施例所述，每个内存晶胞300包括一晶体管102，晶体管102设有n型通道106、n型侧壁116、位于p型基材110中的n+汲极接面108、闸氧化层120以及多晶硅闸极结构118。
每个内存晶胞300亦包括一储存区域304，两个内存晶胞300使用丨共用绝缘区域(例如具有部份凹陷的STI结构)312。绝缘区域312包括位于基材110中的沟渠114，而且一对位于沟渠的p+多晶硅结构322覆盖在绝缘层124上。利用氧化硅插塞330使这对多晶硅结构322互相分离，以形成电性隔离(详述如下)。介电层125介于多晶硅结构322与邻近的侧壁116之间。介电层125是为厚度较薄(约小于15埃)的穿隧氧化层，以于写入操作(将于下文中叙述)中形成较大的直接穿隧电流。
请参阅图9所示，是依据本发明的图8的内存晶胞的平面视图。内存晶胞300的布局设计具有面积为4λ2的单位晶胞(约为现有习知面积8.0λ2的50％)，此处λ是为最小的微影尺寸。由于邻近的内存晶胞300共同使用沟渠114，使得晶胞的尺寸得以缩减。
请参阅图10A-10Q所示，是依据本发明使用另一种方法来制造图8的内存晶胞的剖视图。在图10A，提供半导体基材110，其中基材110例如可为晶圆，接着在基材110上形成垫氧化层，例如在900℃使用热氧化法形成氧化层，并且利用低压化学气相沉积法(LPCVD)在垫氧化层上形成氮化硅层。为简单说明起见，图10A-10O的垫氧化层以及氮化硅层是为单一材质层L。然后在基材中形成深窄沟渠(例如是STI区域)114，并且利用现有习知的方法在沟渠中填入介电材质(其中一部分介电材质将作为绝缘层124)，例如沉积介电材质之后再进行化学机械研磨(CMP)制程。接着在图10B中，形成光阻材质的罩幕层并且曝露出沟渠114，然后蚀刻介电材质，以于沟渠114中的介电材质形成深度约1000埃的凹型区域。图10C中，完成移除光阻层以及清洁步骤之后，利用侧边布植制程形成侧壁116，例如使用剂量介于1×1013至1×1016atoms/cm3的n型掺质以及5至20Kev的能量功率，并且以介于10°至45°的布植斜角将每片晶圆一次转动180°的方式转动2次。应注意的是，在进行侧边布植的制程中，转动晶圆二次将可形成与多晶硅结构322相对的分离侧壁116，如图8的内存晶胞300所示。然后形成介电层(穿隧氧化层)125，接着沉积多晶硅层(以于后续制程形成多晶硅结构322)，并且进行布植掺杂制程，如图10D所示。随后进行回蚀步骤，如图10E所示，而留下覆盖于NMOS主动区域的垫氧化层/氮化硅层，并且曝露出多晶硅层P。
接着在图10F中，沉积厚度介于200至400埃的氧化硅层，然后形成罩幕，如图10G及10H所示，以于沟渠114区域(STI)曝露出一部份的氧化硅层。图10H绘示在沟渠114区域中曝露出一部份的光阻层。应注意的是，光阻罩幕层曝露出来的沟渠区域114的y方向的尺寸较大，如图10H所示。接着蚀刻氧化硅层及主动区域的氮化硅层L，直至曝露出沟渠114中多晶硅层P的表面，如图10I所示。然后形成厚度介于200至400埃的氮化硅层N，以形成氮化硅间隙壁NS，如图10J所示，并且进行蚀刻制程，以曝露出多晶硅层P的表面，如图10K所示。利用图10H所示的罩幕结构，使得氮化硅间隙壁NS在x方向覆盖于多晶硅层P上，而在y方向覆盖于氮化硅层L的表面(x方向及y方向的定义如图10H所示)。氮化硅间隙壁NS是作为硬式罩幕，以蚀刻多晶硅层P，以形成邻接的内存晶胞300的多晶硅结构322，如图10L所示。然后移除氮化硅间隙壁NS以及氧化硅层OX，如图10M所示。
历经图10G-10M的制程步骤之后，只沿着面对晶体管102的沟渠114的侧边(面对x方向)形成多晶硅结构322，而在面对y方向的沟渠侧边并不会留下多晶硅层P，以使多晶硅结构322之间形成电性隔离。因此，图10H的罩幕的y方向宽度(大于x方向的宽度)为氮化硅间隙壁NS宽度的两倍。
接着利用CVD法沉积氧化硅，以填入沟渠114中，以形成氧化硅衬垫OL，如图10N所示。随后利用CMP法移除多余的氧化硅，以形成氧化硅插塞330，如图10O所示。之后在图10P中，利用热磷酸的湿蚀刻法及或干蚀刻法移除氮化硅层L。最后利用标准的CMOS制程，例如长出闸氧化层、多晶硅闸极的图案化制程，以完成内存晶胞300的结构。
本发明的另一实施例中，内存晶胞300可以PMOS晶体管来取代NMOS晶体管，此一实施例与上述的第三实施例并不相同，就像是上述的第二实施例与上述的第一实施例不相同的情况类似。
具有n型晶体管或是p型晶体管的内存晶胞300的读取、写入以及电荷保存的操作方式类似于内存晶胞100或是内存晶胞100，故不予赘述。
请参阅图1所示，上述的第一实施例的多晶硅结构122可为其他的非绝缘材质，例如半导体材质或是导体材质。举例来说，多晶硅结构122可为导电材质(而非半导体的多晶硅)，如导电金属、硅化金属或是氮化金属。此外，介电层125的材质可为高介电常数材质，因为高介电常数的介电层125在相同的等效氧化硅厚度(Equivalent Oxide Thickness，EOT)的状况下，可利用较小的穿隧能障(对于较快的写入速度，如小于1ns)以及减少漏电流(长时效的电荷保存)，以大幅提高晶胞的操作效能。由于费米能阶约处于硅之中阶能隙(Mid-gap)状态，例如45nm的CMOS制程所使用的Vdd2～1.8V、Vdd1～1.2V、Vcc～0.8V的技术，使得具有导电特性的多晶硅结构122的内存晶胞可于较小的电压下进行操作。如上所述，在第三实施例中，亦可以导电材质作为多晶硅结构322的材质，并且以高介电常数材质作为介电层125的材质。在此实施例中，导电材质可为硅化金属，其中金属例如可为钴、钛、镍、钯、铂、铬、钼、钽以及钨。另一实施例中，导电材质可为氮化硅金属或是氮氧化硅金属，其中金属例如可为钴、钛、镍、钯、铂、铬、钼、钽以及钨。较佳实施例中，高介电常数的材质为氮化硅(Si3N4)、氧化铝(Al2O3)或是氧化铪(HfO2)，或是依据热稳定性的需求选用的材质，例如可为硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)、五氧化二钽(Ta2O5)、氧化镧(La2O3)、氧化钆(Gd3O3)、氧化钇(Y2O3)以及钛酸锶(SrTiO3)。
本发明的内存晶胞亦可使用较厚(例如80-100埃EOT)的介电层125，以作为快闪内存晶胞。但是需要较高的操作电压，例如10-12V，以利用F-N穿隧机制(而非使用较薄的介电层125的直接穿隧机制)进行写入操作。另一方面，较厚的介电层125可减少漏电流，以增加电荷保存的时间，例如10年的保存时间。读取的方式亦类似，亦即使用GIDL电流作为内存晶胞的电流。由于读取操作为非破坏性，因此不需要写回步骤。应注意的是，亦可对第三实施例作类似的修正。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (17)
1、一种内存晶胞，其特征在于其至少包括：
一半导体基材；
一位于该半导体基材中的隔离区域，其中该隔离区域包括深入至该半导体基材中的沟渠；
至少部分环绕该沟渠的侧壁；
至少一位于该隔离区域的该沟渠中的半导体结构；
一位于该隔离区域的该沟渠中的介电层，且该介电层设置于该半导体结构与该侧壁之间；以及
一位于该半导体基材上方的闸极结构。
2、根据权利要求1所述的内存晶胞，其特征在于其中所述的闸极结构的材质至少包括金属或多晶硅。
3、根据权利要求1所述的内存晶胞，其特征在于其中所述的半导体结构的材质至少包括掺杂的硅材质，其中该掺杂硅材质是为第一导电型，且该闸极结构是为与该第一导电型的电性相反的第二导电型。
4、根据权利要求1所述的内存晶胞，其特征在于其中所述的介电层的材质是选自高介电常数材质或氧化硅。
5、根据权利要求1所述的内存晶胞，其特征在于其中所述的半导体结构具有一第一上表面以及该半导体基材具有第二上表面，且该第一上表面低于该第二上表面。
6、根据权利要求1所述的内存晶胞，其特征在于其中所述的闸极结构由部分该半导体结构向上堆叠延伸。
7、根据权利要求1所述的内存晶胞，其特征在于其中所述的半导体结构是为导电结构，该导电结构的材质是选自金属、金属合金、硅化金属、氮化金属以及氮氧化金属所组成的族群。
8、一种制造内存晶胞的方法，其特征在于其至少包括下列步骤：
提供一半导体基材；
形成一沟渠；
形成一侧壁；
形成一介电层；
在该沟渠中形成至少一半导体结构，且该半导体结构邻接于该侧壁，其中该介电层位于该半导体结构与该侧壁之间；
形成一闸介电层于该半导体基材以及该半导体结构上；
形成一闸极结构于该闸介电层上；以及
形成一掺杂区域，以作为汲极接面。
9、根据权利要求8所述的方法，其特征在于其中所述的沟渠是为浅沟渠隔离结构，形成该浅沟渠隔离结构的步骤至少包括下列步骤：
蚀刻该半导体基材，以形成该沟渠；
沉积氧化物于该沟渠中；以及
进行化学机械研磨制程，以移除一部分的该氧化物。
10、根据权利要求8所述的方法，其特征在于其中所述的形成该半导体结构在该沟渠的步骤中，至少包括下列步骤：
沉积多晶硅材质；以及
回蚀一部分的该多晶硅材质。
11、根据权利要求10所述的方法，其特征在于其中所述的形成该掺杂区域的步骤中是于沉积该多晶硅材质的步骤之前，先对该侧壁进行掺杂。
12、根据权利要求11所述的方法，其特征在于其更包括对该多晶硅进行掺杂，使掺杂的该多晶硅的电性与该侧壁的电性相反。
13、根据权利要求8所述的方法，其特征在于其更包括形成一介电层，其中该介电层位于该半导体结构与该侧壁之间，其中该介电层的材质是选自氧化硅或介电常数大于3的高介电常数材质。
14、根据权利要求8所述的方法，其特征在于其中所述的闸介电层的材质是选自氧化硅或介电常数大于3的高介电常数材质。
15、根据权利要求8所述的方法，其特征在于其中所述的闸极结构以及该掺杂区域是为第一导电型，且该半导体结构是为与该第一导电型的电性相反的第二导电型。
16、根据权利要求8所述的方法，其特征在于其中所述的形成该半导体结构至少包括下列步骤：
沉积一导电材质，该导电材质是选自金属、硅化金属、氮化金属以及氮氧化金属所组成的族群；以及
回蚀一部分的该导电材质。
17、一种内存晶胞，其特征在于其至少包括：
一第一导电型的半导体基材，且该半导体基材具有一上表面；
一位于该半导体基材中的隔离区域，其中该隔离区域包括由该上表面深入至该半导体基材的沟渠、邻接于该沟渠的第二导电型的第一侧壁、以及邻接于该沟渠的第二导电型的第二侧壁；
一位于该隔离区域的该沟渠中的绝缘层；
一第一导电型的第一半导体结构，该第一半导体结构位于该隔离区域的该沟渠中，且该第一半导体结构的侧边邻接于该第一侧壁以及该绝缘层上方的基底；
一第一导电型的第二半导体结构，该第二半导体结构位于该隔离区域的该沟渠中，且该第二半导体结构的侧边邻接于该第二侧壁以及该绝缘层上方的基底；
一位于该隔离区域的该沟渠中的第一介电层，且该第一介电层设置于该第一半导体结构的该侧边与该沟渠的该第一侧壁之间；
一位于该隔离区域的该沟渠中的第二介电层，且该第二介电层设置于该第二半导体结构的该侧边与该沟渠的该第二侧壁之间；
一位于该半导体基材中的第二导电型的第一汲极接面；
一位于该半导体基材中的第二导电型的第二汲极接面；
一第一通道，连接于该第一汲极接面以及该隔离区域的第一侧壁；
一第二通道，连接于该第二汲极接面以及该隔离区域的第二侧壁；
一位于该第一通道上方的第一闸氧化层；
一位于该第二通道上方的第二闸氧化层；
一位于该第一闸氧化层上方的第二导电型的第一闸极结构，其中该第一闸极结构堆叠在该第一通道以及一部份的该第一半导体基材上；以及
一位于该第二闸氧化层上方的第二导电型的第二闸极结构，其中该第二闸极结构堆叠在该第二通道以及一部份的该第二半导体基材上。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |