CN1586007A - 存储器件 - Google Patents

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CN1586007A
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Abstract

一种存储器件包括多个存储单元、第一MOSFET、电阻器件与第二MOSFET。多个存储单元以矩阵进行排列，并且多个存储单元的每个连接到字线与位线，并且具有存储电容。第一MOSFET在衬底上形成，并且第一MOSFET的源极区域连接到所述位线，其中的栅极连接到所述字线，并且其中的漏极区域连接到存储电容。第二MOSFET具有与所述衬底电隔离的沟道区域。第二MOSFET的源极区域通过电阻器件连接到第一电压，并且所述源极区域连接到第一MOSFET的漏极区域。第二MOSFET的栅极连接到第二电压，并且第二MOSFET的漏极区域连接到第三电压。

Description

存储器件
技术领域
本发明涉及一种存储器件，并且具体涉及具有不同负电阻器件的存储器件中存储单元的排列。
背景技术
已公知：半导体随机访问存储器(在下文中也仅称为“RAM”)，特别是包括一个晶体管与一个电容元件的1T/1C(1晶体管/1电容)型动态RAM(DRAM)。因为该结构简单，所以1T/1C型DRAM达到千兆位水平的栅极密度。然而，在电容元件中积累的作为位数据的电荷由于漏极电流以预定的时间比率衰减。因此，在1T/1C型DRAM中，需要以每秒几次到每秒几千次的比率周期性地执行刷新操作。
另一方面，静态RAM(SRAM)不需要刷新操作，并且通常操作速度快于DRAM。然而，SRAM需要触发器电路，并且通常包括六个晶体管，或四个晶体管与两个多晶硅负载电阻。结果，在SRAM的情况下，与DRAM比较，SRAM结构变得复杂，并且栅极密度通常低于DRAM。
因此，需要存储配置，该配置具有象DRAM一样大的栅极密度，并且象SRAM一样不需要进行刷新操作。
在此存储结构中，使用RTD(共振隧道二极管)与隧道二极管的SRAM单元公开于日本专利申请未决(JP-A-Heisei 10-69766)。
图1是示出了此传统例子中存储单元的电路配置的示意图。图2是示出了图1中示出的存储单元的锁存器电路的操作的示意图。如图1所示，存储单元包括n-沟道FET904、单元电容906和负电阻器件905与907。n-沟道FET904的栅极与漏极分别连接字线902与位线901。单元电容906连接在n-沟道FET904的源极与电池板(Cell Plate)CP之间。负电阻器件905与907在电源电位VDD与VSS之间串联连接。串联连接的负电阻器件905与907之间的公共节点连接到存储节点SN，该存储节点SN为n-沟道FET904的源极与单元电容906之间连接的节点。
当存储单元处于等待状态时，即当字线电位为低并且n-沟道FET904处于断开状态时，存储单元保持数据作为单元电容906中积累的电荷。在通常的DRAM的情况下，漏极电流改变在单元电容中积累的一些电荷，并且不能静态地保持数据。另一方面，如图2所示，在包括负电阻器件905与907的列电路(column circuit)中，存在两个稳定的工作点912与913。因此，包括负电阻器件905与907的串联电路形成锁存器电路，并且对应两个稳定的工作点912与913的两个电压的任何之一决定存储节点SN的电压。这样，静态地保持数据是可能的。
在上述传统的存储单元中，从功率消耗的观点来看，需要负电阻器件905与907的电流电平尽可能的低。然而，为了保证上述的双向稳定性，负电阻器件905与907的峰值电流值至少大于漏极电流是必需的。峰值电流值越大，操作容限变得越大。为了满足这些条件，需要峰值谷值比率(PV比率)，即负电阻器件905与907的峰值电流值与谷值电流值的比率尽可能的大。然而，当前公开作为负电阻器件的PV比率最多为10左右，该负电阻器件用作上述传统例子中的存储单元。
并且，诸如RTD与隧道二极管之类的负电阻器件为双极器件，并且通常在半导体存储器件中使用的MOS结构的集成电路的性能不好。
使用MOS晶体管作为负电阻器件的存储单元公开于日本专利申请未决(JP-P2001-15757A)。在MOS晶体管中，得到几个的PV比率是可能的，并且MOS结构的半导体存储器件的性能好。
另外，在半导体存储器件中，因为排列许多存储单元，所以单个存储单元的尺寸对于半导体存储器件的整个布局区域尺寸的影响很大。因此，在半导体存储器件中，尽可能小尺寸的安排存储单元十分重要。
在现有DRAM的存储单元中，使用称作折叠的位线系统的排列系统。假定最小尺寸(设计规则)为F，理论上最小的单元面积为8F2。因此，在通过使用负电阻器件不需进行刷新操作的存储器件中，需要存储单元面积尽可能接近8F2，8F2为理论上电流存储单元的最小单元面积，并且电流存储单元被限制到小于等于16F2。
结合上述内容，一种静态RAM公开于日本专利申请未决(JP-A-Heisei 4-214289)。在此传统例子的静态RAM中，电阻与负电阻器件在电源与地之间串联连接。MOSFET的源极与漏极之一连接到位线，并且MOSFET的源极与漏极的另一极连接到电阻与负电阻器件之间的节点。MOSFET的栅极连接到字线。
并且，一种半导体器件公开于日本专利申请未决(JP-A-Heisei 5-291533)。在此传统例子的半导体器件中，具有栅极、源极与漏极的第一MOSFET在半导体衬底上形成。栅极通过电阻连接到电源。第二MOSFET的源极与漏极之一连接到位线，并且第二MOSFET的源极与漏极的另一极连接到第一MOSFET的栅极。第二MOSFET的栅极连接到字线。电容在第一MOSFET的栅极和衬底之间连接以保持存储单元数据。
并且，一种半导体器件公开于日本专利申请未决(JP-P2001-15757)。此传统例子的半导体器件具有在半导体衬底中形成的沟道部分。栅极绝缘膜在沟道区域上形成，并且栅极在栅极绝缘膜上形成。形成源极区域与漏极区域以在源极区域与漏极区域之间放置沟道区域。漏极区域具有第一区域与第二区域。第一区域具有低于第二区域的杂质密度，并且第二区域连接到地。第一区域在栅极下面，并且第二区域在第一区域下面。
发明内容
因此，本发明的一个目的是提供一种存储器件，其中不需进行刷新操作，并且使用具有大PV比率的负电阻器件。
并且，本发明的另一个目的是提供一种存储器件，该存储器件的存储单元与现有DRAM的存储单元具有相同的单元面积，并且其中不需进行刷新操作。
并且，本发明的另一个目的是提供一种存储器件，其中使用具有大PV比率的负电阻器件，存储单元具有大约8F2的芯片面积，8F2是现有DRAM的存储单元的最小理论单元面积，并且芯片面积即使最大也小于等于16F2，并且不需进行刷新操作。
本发明的第一方面，存储器件包括第一MOSFET、电阻器件与第二MOSFET。多个存储单元类似于矩阵进行排列，每个存储单元连接到字线与位线，并且具有存储电容。第一MOSFET在衬底上形成，源极区域连接到位线，栅极连接到字线，并且漏极区域连接到存储电容。第二MOSFET具有电隔离衬底的沟道区域。第二MOSFET的源极区域通过电阻器件连接到第一电压，并且所述源极区域还连接到第一MOSFET的漏极区域。第二MOSFET的栅极连接到第二电压，并且漏极区域连接到第三电压。
这时，第二MOSFET具有负电阻特性。
并且，存储器件可包括：在衬底中形成的沟槽；以及绝缘膜，其连接到沟槽，并且在衬底中形成以将第二MOSFET的沟道区域和衬底电隔离。第二MOSFET可在由沟槽与绝缘膜围绕的区域中形成。
并且，存储器件还可包括中间层绝缘膜，在衬底上形成以覆盖第一MOSFET，并且第二MOSFET可在中间层绝缘膜上形成。这样，可以第一MOSFET的源极区域与另一个第一MOSFET的源极区域公用，并且第二MOSFET的漏极区域与另一个第二MOSFET的漏极区域公用。
并且，存储器件还可包括在衬底中形成的沟槽，并且第二MOSFET的漏极区域可连接到沟槽，并且可在衬底中形成以将第二MOSFET的沟道区域和衬底电隔离。
并且，存储器件还可包括在衬底中形成的沟槽。可以第二MOSFET的源极区域、沟道区域与漏极区域从衬底的表面顺序形成以连接到沟槽，并且第二MOSFET的栅极形成以通过栅极氧化膜连接到源极区域一侧与沟道区域一侧，并且连接到漏极区域的表面。
这时，衬底与第二MOSFET的漏极区域为相同的导电类型，并且第二MOSFET的漏极区域可通过衬底连接到第三电压。此外，衬底与第二MOSFET的漏极区域可为不同的导电类型。
并且，存储器件可包括漏极杂质区域，其在衬底上形成为第一MOSFET的漏极与第二MOSFET的漏极区域，并且第一MOSFET的沟道区域与源极区域可在漏极杂质区域上顺序形成，第一MOSFET的栅极通过栅极氧化膜连接到源极区域一侧与沟道区域一侧，并且连接到漏极杂质区域的表面。第二MOSFET的沟道区域与源极区域可在漏极杂质区域上顺序形成，并且第二MOSFET的栅极可形成以通过栅极氧化膜连接到源极区域一侧与沟道区域一侧，并且连接到漏极杂质区域的表面。
电阻器件可以是电阻器。并且，电阻器件可以是反向偏压的二极管。电阻器件可以是在饱和区域操作的晶体管。
当电阻器件为在饱和区域操作的第三MOSFET时，第三MOSFET的沟道区域与源极区域可在漏极杂质区域上顺序形成，第三MOSFET的栅极可形成以通过栅极氧化膜连接到源极区域一侧与沟道区域一侧，并且连接到漏极杂质区域的表面。这样，可以第二MOSFET的栅极与第三MOSFET的栅极公用。
第一MOSFET中源极区域、沟道区域与漏极区域的第一方向平行于第二MOSFET中源极区域、沟道区域与漏极区域的第二方向，并且第一MOSFET的漏极区域与第二MOSFET的源极区域的第三方向可垂直于第一方向。
并且，多个存储单元可以以折叠的位型连接到位线。
第一电压与第二电压可以是相同的电压，并且第二电压与第三电压可以是相同的电压。
本发明的第二方面，存储器件包括：类似于矩阵进行排列的多个存储单元，每个存储单元连接到字线与位线，并且具有电容元件；第一MOSFET，其源极区域连接到位线，栅极连接到字线，并且漏极区域连接到电容元件；以及双稳态电路，其连接到第一MOSFET的漏极，并且具有负电阻特性。
可以双稳态电路的电流值小于第一MOSFET的电流值。
并且，可以双稳态电路包括负载与具有负电阻特性的负电阻器件。
负电阻特性中的峰值谷值电流比率大于等于10。
电阻器件可以是电阻器。并且，电阻器件可以是反向偏压的二极管。电阻器件可以是在饱和区域操作的晶体管。
附图说明
图1是示出了传统存储单元的电路结构的示意图；
图2是示出了图1中示出的存储单元中的锁存器电路的操作的示意图；
图3是示出了根据本发明第一实施例的存储器件的存储单元的结构的剖视图；
图4A是示出了根据本发明第一实施例的存储器件的存储单元的平面图，并且图4B是示出了存储器件的布局的示意图；
图5A是示出了根据本发明第一实施例用作存储器件的存储单元的场效应晶体管中源极与漏极之间电压-电流特性曲线的图，并且图5B是示出了锁存器电路的操作的示意图；
图6是示出了根据本发明第二实施例的存储器件的两个存储单元的剖视图；
图7是示出了根据本发明第二实施例的存储器件的存储单元的布局示意图；
图8是示出了根据本发明第三实施例的存储器件的存储单元的剖视图；
图9A是示出了根据本发明第三实施例的存储器件的存储单元的平面图，并且图9B是示出了第三实施例中存储单元的布局的示意图；
图10是示出了根据本发明第四实施例的存储器件的存储单元结构的剖视图；
图11A是示出了根据本发明第四实施例用作存储器件的存储单元的场效应晶体管的源极与漏极之间的电压-电流特性曲线的示意图，并且图11B是示出了锁存器电路的操作的示意图；
图12是示出了根据本发明第五实施例的存储器件的存储单元结构的剖视图；
图13是示出了根据本发明第六实施例的存储器件的存储单元结构的剖视图；
图14A是示出了根据本发明第六实施例的存储器件的存储单元的平面图，并且图14B是示出了第六实施例中存储单元的布局的示意图；以及
图15A是示出了根据本发明第六实施例用作存储器件的存储单元的场效应晶体管的源极与漏极之间的电压-电流特性曲线的示意图，并且图15B是示出了锁存器电路的操作的示意图。
具体实施方式
在下文中，本发明的存储器件将参照附图详细描述。
[第一实施例]
图3是示出了根据本发明第一实施例的存储器件的存储单元的结构的剖视图。图4A是示出了图3的存储单元的平面图，并且图4B是示出了图3的存储单元的布局示意图。图5A是示出了图3中用作存储单元的场效应晶体管中源极与漏极之间电压-电流特性曲线的图，并且图5B是示出了图3的存储单元的锁存器电路的操作的示意图。
如图3所示，第一实施例中存储器件的存储单元包括场效应晶体管104、场效应晶体管105、单元电容106与电阻器件107。场效应晶体管104在衬底103上形成。在相邻于场效应晶体管104的位置提供场效应晶体管105，并且场效应晶体管105的沟道区域具有电隔离衬底103的结构。在场效应晶体管105的源极区域105S上提供了电阻器件107，并且电阻器件107在其一末端处连接到源极区域105S。场效应晶体管104的栅极104G  接到字线102，其源极区域104S连接到位线101，并且其漏极区域104D连接到单元电容106与场效应晶体管105的源极区域105S。电阻器件107另一末端与场效应晶体管105的栅极105G全部固定到第一电位，并且场效应晶体管105的漏极区域105D固定在第二电位。
图4A是示出了图3的存储单元的平面图。图3是沿着图4A的A-A线看存储单元的剖视图。场效应晶体管104的源极区域104S、栅极104G与漏极区域104D的排列方向平行于场效应晶体管105的源极区域105S、栅极105G与漏极区域105D的排列方向。并且，场效应晶体管104的漏极区域104D与场效应晶体管105的源极区域105S的排列方向垂直于上述方向。以此排列关系形成了场效应晶体管104与场效应晶体管105。电阻器件107在场效应晶体管105的源极区域105S上提供以连接源极区域105S。
将描述：在场效应晶体管104为n-沟道MOSFET，场效应晶体管105为p-沟道MOSFET，第一电压为电源电压VDD并且第二电压为接地电压(0V)的情况下，存储单元的操作。比如二氧化硅(SiO2)层的绝缘层116与沟槽109在场效应晶体管105的沟道部分与衬底103之间形成，并且场效应晶体管105的沟道部分和衬底103电隔离。
图5A是示出了当电源电压VDD施加到场效应晶体管105的栅极105G时，场效应晶体管105中源极与漏极之间电压-电流特性曲线的图。在此状态下，适当地设计诸如栅极绝缘膜的厚度之类的场效应晶体管105的器件结构与杂质掺杂量，以致在靠近沟道表面处，在接触沟道区域的漏极末端的电场强度为一电场强度(大约大于等于1MV/cm)，该电场强度使得当正电压VDD施加到栅极105G时，诸如电子与空穴之类的载流子实现波段隧道效应成为可能。图5A是示出了当电源电压VDD为3.3V并且栅极绝缘膜的膜厚度为5 nm时的特性曲线的图。
因为足够用于实现波段隧道效应的电场强度在漏极的末端形成，所以当正电压施加到源极区域时，在漏极区域价带(valence band)的电子容易穿过沟道区域的导电带。沟道区域中已穿入导电带的电子通过源极区域与沟道区域之间的能量势垒，并且向外流动以形成隧道电流[图5A的区域1]。
当施加到源极区域的电压进一步增加时，在漏极末端的电场强度变弱。因此，隧道可能性降低，并且源极与漏极之间的电流降低[图5A的区域2]。如果在栅极末端的电场强度弱于能够支持的波段隧道效应的电场强度，则源极与漏极之间的电流不会完全地流动。
而且，当施加到源极区域的电压再进一步增加时，扩散电流通过由源极区域与沟道区域形成的PN结流动[图5A的区域3]。
在上述描述中，沟道表面内由栅极电压产生的电场强度越强，沟道电流越大。因此，当电源电压VDD较高或栅极绝缘膜较薄时，增加沟道电流是有效的。并且，通过适当地设定诸如杂质的掺杂量与漏极区域的栅极宽度之类的器件参数，将负电阻器件的峰值谷值电流比率增加到两位数或更大值是可能的。
假定电阻器件107的一末端连接到具有负电阻特性的场效应晶体管105的源极区域105S，栅极105G连接到电阻器件107的另一末端，并且电源电压VDD与接地电位分别施加到栅极105G与漏极区域105D。并且，假定施加到场效应晶体管105的源极区域105S的电压从0V增加到VDD。在此情况下，如图5B所示，通过调节电阻器件107的电阻值，设定电阻器件107与场效应晶体管105的操作是可能的，以致电阻器件107的电流曲线111和场效应晶体管105的源极与漏极之间的电流曲线110相交三个点。这时，来自存储节点108的漏极电流分量IL包含在电阻器件107的电流曲线111中。其中电阻器件107的电流曲线111与场效应晶体管105的源极与漏极之间的电流曲线110相交的两点112与113为稳定的工作点。因此，通过连接场效应晶体管105的源极与电阻器件107，锁存器电路能够形成以具有两点112与113作为稳定的工作点。
当存储单元处于等待状态时，连接到场效应晶体管105的源极区域105S的存储节点108通过此锁存器电路保持两个稳定点112与113的任何一个电压。这样，第一实施例中的存储器件能够作为SRAM操作。
从功率消耗的观点看，需要锁存器电路的保持电流电平尽可能的低。然而，为了保证双稳态操作，场效应晶体管105的负电阻特性曲线的峰值电流值必需设定为至少大于存储单元的漏极电流分量IL。考虑到存储单元之间的漏极电流值的改变，峰值电流值需要设定为平均漏极电流值(大约1到10fA)的50到100倍左右。如上所述，这时，将作为负电阻器件的场效应晶体管105的峰值谷值电流比率增加到两位数或更大值是可能的。因此，例如，谷值电流能够设定为等于漏极电流值的较小值。这样，与使用峰值谷值电流(PV)比率大约为10的传统负电阻器件的存储单元比较，等待的功率消耗能够变小。并且，与进行刷新操作的传统DRAM比较，假定电源电压VDD为3.3V，相应地，位线电容为270fF，并且单元电容为27fF，存储单元的平均漏极电流电平为1fA，并且相应地，峰值电流值为100fA，场效应晶体管的峰值谷值电流比率为100。这样，与具有相同电源电压VDD、相同位线电容、相同单元电容与相同单元漏极电流电平以及每128毫秒进行刷新操作的传统DRAM比较，在等待状态下，此实施例存储单元的功率消耗减少了大约三位数。
图4B是示出了存储单元阵列的示意图，其中图4A中示出的存储单元以4×4的矩阵方式排列。在每个存储单元中，每个场效应晶体管104的源极区域、栅极与漏极区域和场效应晶体管105沿着位线101排列。场效应晶体管104的栅极104G连接到字线102，并且源极区域104S连接到位线101。并且，场效应晶体管105的栅极105G连接到电源电位VDD。一对平行位线连接到相同的读出放大器以形成折叠型位线。由于存储单元以行向或列向排列的一个周期为4F，因此在此排列中，由每个存储单元占据的单元面积为4F×4F(＝16F2)。
对存储单元的读/写操作与传统的1T/1C型DRAM完全相同。也就是说，在读取操作中，在位线101预充电并且场效应晶体管104接通的状态下，选择的字线102的电压升压到电源电压VDD。此时，由于通过单元电容106积累的电荷，因此在位线101中出现电位改变，并且此电位改变被读出放大器放大。通过读出放大器放大的位线101上的数据根据单元电容106积累的电荷量，作为“H”状态或“L”状态从存储单元阵列中读出。同时，进行数据的重写，并且电荷通过场效应晶体管104返回到存储单元。并且，在写操作中，类似于读操作，在写数据保持并且场效应晶体管104接通的状态下，选择的字线102的电压升压到电源电压VDD。涉及其中进行写操作的存储单元的位线电压根据输入数据强制改变，并且数据写入存储单元中。
当读操作与写操作期间字线102的电位变为VDD时，由于包括场效应晶体管105与电阻器件107的锁存器电路的电压为VDD，因此锁存器电路进行操作以将存储节点108的电位提高到VDD。然而，如上所述，因为锁存器电路的电流电平充分地小于场效应晶体管104与读出放大器的驱动电流，所以当存储节点108的电位提高到VDD时的时间常数变得比存储单元的访问时间长。例如，当锁存器电路的峰值电流电平为100fA并且位线电容为270fA时，当存储节点108的电位提高到VDD时的时间常数大于等于3秒。与存储单元中80纳秒的平均访问时间比较，此时间常数足够的长，并且在此情况下，可忽略锁存器电路对于存储单元的访问操作的影响。
如上所述，在第一实施例的存储器件中，场效应晶体管105的电流电平在没有破坏锁存器电路的双稳态的范围内设定为尽可能的小。结果，在第一实施例的存储器件中，可忽略锁存器电路对于读操作与写操作的影响。因此，存储单元可得到：(1)等价于普通DRAM的访问时间；以及(2)低于DRAM的等待功率消耗。
并且，因为场效应晶体管105具有高的峰值谷值电流比率，所以与传统的存储器件比较，可得到操作容限的延长与低消耗功率操作。
而且，第一实施例的存储器件实现上述效果，同时维持等价于现有DRAM由每个存储单元占据的16F2的芯片面积。
应当注意：施加到场效应晶体管105的栅极105G的电位与相对于存储节点108一侧施加到电阻器件107终端的电位可不总相同。
[第二实施例]
图6是示出了用于两个存储单元根据本发明第二实施例的存储器件的剖视图。图7是示出了图6中示出的存储单元的布局示意图。
如图6所示，第二实施例中作为存储器件的存储单元的每个存储单元1与存储单元2包括场效应晶体管204、场效应晶体管205、单元电容206与电阻器件207。场效应晶体管204在衬底203上形成。场效应晶体管205在场效应晶体管204上通过绝缘层216形成。电阻器件207在场效应晶体管205的源极区域205S上形成以在一末端处接触源极区域205S。场效应晶体管204的栅极204G连接到字线202，其源极区域204S连接到位线201，并且其漏极区域204D连接到场效应晶体管205的源极区域205S与单元电容206。电阻器件207另一末端与场效应晶体管205的栅极205G全部固定到第一电压，并且场效应晶体管205的漏极区域205D固定在第二电压上。
图7示出了存储单元阵列，其中图6中示出的存储单元以8×8的行向与列向排列。由粗线围绕的区域示出了用于图6的层叠结构的场效应晶体管205的区域。着色的圆圈与没有着色的圆圈分别示出了场效应晶体管204的漏极区域204D与单元电容206的连接部分，以及场效应晶体管205的源极区域205S与单元电容206的连接部分。场效应晶体管204的源极区域204S与场效应晶体管205的漏极区域205D由存储单元1与存储单元2共享。在全部存储单元上面，场效应晶体管204的源极区域204S、栅极204G与漏极区域204D的排列方向平行于场效应晶体管205的源极区域205S、栅极205G与漏极区域205D的排列方向。并且，场效应晶体管204的漏极区域204D与场效应晶体管205的源极区域205S的排列方向垂直于上述方向。这样，形成了场效应晶体管204与场效应晶体管205。在场效应晶体管205的源极区域205S上提供了电阻器件207，该电阻器件207邻接源极区域205S连接到单元电容206的部分。
每个场效应晶体管204与场效应晶体管205的源极区域、栅极与漏极区域沿着位线201排列。场效应晶体管204的栅极204G连接到字线202，并且源极区域204S连接到位线201。并且，场效应晶体管205的栅极205G连接到电源电位VDD。因为用于两个存储单元以行向和列向排列的一个周期分别为2F与8F，所以在此排列中，每个存储单元的单元面积为(8F×2F)/2＝8F2。
在第二实施例的存储器件中，假定场效应晶体管204为n-沟道MOSFET，场效应晶体管205为p-沟道MOSFET，第一电压为电源电压VDD并且第二电压为接地电压(0V)。在此情况下，电路元件之间的连接与第一实施例相同，并且操作变得与第一实施例相同。而且，在第二实施例的存储器件中，包括场效应晶体管205与电阻器件207的锁存器电路在场效应晶体管204上面形成。因此，与第一实施例的情况比较，单元面积变小，可实现等价于普通DRAM的8F2的单元面积。
[第三实施例]
图8是示出了根据本发明第三实施例的存储器件的存储单元的剖视图。图9A是示出了图8的存储单元的平面图，并且图9B是示出了图8的存储单元的布局示意图。图8是示出了沿着图9A的线B-B看存储器件的剖视图。
如图8所示，类似于第一实施例，第三实施例中存储器件的存储单元包括场效应晶体管304、场效应晶体管305、单元电容306与电阻器件307。场效应晶体管304在衬底303上形成。在相邻于场效应晶体管304的位置提供场效应晶体管305，并且沟道区域电隔离衬底303。在场效应晶体管305的源极区域305S上形成了电阻器件307，以在一末端处连接到源极区域305S。场效应晶体管304的栅极304G连接到字线302，其源极区域304S连接到位线301，并且其漏极区域304D连接到场效应晶体管305的源极区域305S与单元电容306。电阻器件307另一末端与场效应晶体管305的栅极305G全部固定到第一电压。第三实施例不同于第一实施例在于：场效应晶体管305的漏极区域305D在沟道区域与衬底303之间形成，并且场效应晶体管305的漏极区域305D通过衬底303固定到第二电压。
图9A是示出了图8的存储单元的平面图。场效应晶体管304的源极区域304S、栅极304G与漏极区域304D的排列方向平行于场效应晶体管305的源极区域305S与栅极305G的排列方向。并且，场效应晶体管304的漏极区域304D与场效应晶体管305的源极区域305S的排列方向垂直于上述方向。这样，形成了场效应晶体管304与场效应晶体管305。在场效应晶体管的源极区域305S上连接电阻器件307。
图9B示出了存储单元阵列，图9A中示出的存储单元以4×4的行向与列向排列。在全部存储单元上面，场效应晶体管304的源极区域304S、栅极304G与漏极区域304D和场效应晶体管305的源极区域305S与栅极305G沿着位线301排列。场效应晶体管304的栅极304G连接到字线302，并且源极区域304S连接到位线301。并且，场效应晶体管305的栅极305G连接到电源电位VDD。一对位线平行于相同的读出放大器排列并形成折叠型位线。用于两个存储单元以行向和列向排列的一个周期为4F与(5F+2F)，在此排列下，每个存储单元的单元面积为(4F×7F)/2＝14F2。
假定场效应晶体管304为n-沟道MOSFET，场效应晶体管305为p-沟道MOSFET，第一电压为电源电压VDD并且第二电压为接地电压(0V)。这样，第二晶体管305的漏极区域305D与衬底303为p型。因此，部分衬底303可设定为场效应晶体管305的漏极区域305D。此时，当衬底303连接到接地电压(0V)时，场效应晶体管305的漏极区域305D连接到接地电压(0V)。第三实施例不同于第一实施例在于：场效应晶体管305的沟道区域电隔离衬底303而在场效应晶体管305与衬底303之间没有形成绝缘层。因此，在场效应晶体管305的源极与漏极之间的电流电压特性曲线中出现负电阻特性。
如上所述，电路元件之间的连接与第一实施例中的相同，并且第三实施例中的存储器件示出了与第一实施例中相同的电路操作。第三实施例中的存储器件可在这些电路操作中14F2的单元面积内实现。
[第四实施例]
图10是示出了根据本发明第四实施例的存储器件的存储单元的剖视图。如图10所示，第四实施例中存储器件的存储单元包括场效应晶体管404、场效应晶体管405、单元电容406与电阻器件407。场效应晶体管404在衬底403上形成。在相邻于场效应晶体管404的位置提供场效应晶体管405，并且沟道区域电隔离衬底403。在场效应晶体管405的源极区域405S上形成了电阻器件407，以在一末端处连接到源极区域405S。场效应晶体管404的栅极404G连接到字线402，其源极区域404S连接到位线401，并且其漏极区域404D连接到场效应晶体管405的源极区域405S与单元电容406。电阻器件407另一末端与场效应晶体管405的栅极405G全部固定到第一电压，并且场效应晶体管405的漏极区域405D固定到第二电压。第四实施例中的存储单元不同于第一实施例在于：场效应晶体管405的漏极区域405D在沟道区域与衬底403之间形成。
第四实施例中存储器件的存储单元的平面图与布局示意图与图4A与图4B中示出的第一实施例相同，并且单元面积为16F2。
假定场效应晶体管404与场效应晶体管405为n-沟道MOSFET，第一电压为电源电压VDD并且第二电压为接地电压(0V)。这样，反相偏压电压施加到场效应晶体管405的漏极区域405D与衬底403之间形成的PN结，以将场效应晶体管405的漏极区域405D和衬底403电隔离。因此，在第四实施例的存储单元中，场效应晶体管405的沟道区域隔离衬底403。
如图11A所示，在场效应晶体管405中，类似于第一实施例，通过适当地设计诸如栅绝缘膜与杂质掺杂量之类的器件结构，在漏极电压与栅极电压分别固定为电源电压VDD与0V的状态下，源极与漏极之间的电流电压特性曲线示出了负电阻特性。在具有适当电阻值的电阻器件407在场效应晶体管405的源极区域405S与栅极405G之间插入并且场效应晶体管405的漏极电压与栅极电压分别固定为电源电压VDD与0V的状态下，施加到场效应晶体管405的源极区域405S的电压从0V到电源电压VDD摆动。此时，如图11B所示，电阻器件407的电流曲线411与场效应晶体管405的电流曲线410相交三个点。这时，来自存储节点408的漏极电流IL包含在电阻器件407的电流曲线411中。因此，通过在场效应晶体管405的源极区域405S与栅极405G之间插入具有适当电阻值的电阻器件407，可形成锁存器电路以具有两个稳定的工作点412与413。第四实施例中的存储器件类似于上述实施例操作。
[第五实施例]
图12是示出了根据本发明第五实施例的存储器件的存储单元的剖视图。如图12所示，类似于第三实施例，第五实施例中存储器件的存储单元包括场效应晶体管504、场效应晶体管505、单元电容506与电阻器件507。场效应晶体管504在衬底503上形成。在相邻于场效应晶体管504的位置提供场效应晶体管505，并且其具有沟道区域电隔离衬底503的结构。在场效应晶体管505的源极区域505S上形成了电阻器件507，以在一末端处连接到源极区域505S。场效应晶体管504的栅极504G连接到字线502，其源极区域504S连接到位线501，并且其漏极区域504D连接到场效应晶体管505的源极区域505S与单元电容506。电阻器件507另一末端与场效应晶体管505的栅极505G全部固定到第一电压。场效应晶体管505的漏极区域505D在沟道区域与衬底503之间形成，并且场效应晶体管505的漏极区域505D通过衬底503固定到第二电压。第五实施例不同于第三实施例在于：提供了场效应晶体管505的栅极505G以接触沟道的侧壁。
第五实施例中存储器件的存储单元的平面图与布局示意图分别与图9A与图9B中示出的第三实施例的相同，并且单元面积为14F2。
第五实施例的存储器件示出了与上述实施例的存储器件相同的电路操作。
[第六实施例]
图13是示出了根据本发明第六实施例的存储器件的存储单元的剖视图。图14A是示出了图13的存储单元的平面图。图13是示出了沿着图14A的线C-C看存储器件的剖视图。
如图13所示，第六实施例中存储器件的存储单元包括衬底603、三个垂直型场效应晶体管即场效应晶体管604、场效应晶体管605与场效应晶体管614以及单元电容606。在三个垂直型场效应晶体管中，漏极、沟道与源极区域在衬底603上面顺序堆叠，并且栅极接触沟道的侧壁形成。场效应晶体管604、场效应晶体管605与场效应晶体管614的漏极区域相互连接，并且在衬底上形成以具有公共漏极区域615。单元电容606的一末端连接到公共漏极区域615，场效应晶体管604的栅极604G连接到字线602，并且其源极区域604S连接到位线601。和场效应晶体管614的栅极共用的场效应晶体管605的栅极605G以及场效应晶体管614的源极区域614S全部固定到第一电压。场效应晶体管605的源极区域605S固定到第二电压。这样，场效应晶体管604、场效应晶体管605与场效应晶体管614的公共漏极区域615连接到单元电容606的一末端。并且，全部三个场效应晶体管采用垂直型结构并密致地形成。
如图14A所示，场效应晶体管604的源极区域604S、栅极604G与公共漏极区域615的排列方向平行于场效应晶体管605的源极区域605S与栅极605G的排列方向。并且，公共漏极区域615与场效应晶体管605的源极区域605S的排列方向垂直于上述方向。这样，形成了场效应晶体管604与场效应晶体管605。场效应晶体管614相邻于场效应晶体管605的栅极605G形成。
图14B示出了存储单元阵列，图14A中示出的存储单元以4位×4位的行向与列向排列。在全部存储单元上面，场效应晶体管604的源极区域604S、栅极604G与漏极区域604D和场效应晶体管605的源极区域605S与栅极605G沿着位线601排列。场效应晶体管604的栅极604G连接到字线602，并且源极区域604S连接到位线601。并且，场效应晶体管605的栅极605G连接到第一电压。平行于相同的读出放大器排列的一对位线形成折叠型位线。类似于第一实施例，在此排列下，每个存储单元的单元面积为16F2。
假定场效应晶体管604、场效应晶体管605与场效应晶体管614为n-沟道MOSFET，第一电压为接地电压并且第二电压为电源电压VDD。并且，如图15A所示，在源极电压与栅极电压分别固定为电源电压VDD与0V的状态下，场效应晶体管605的源极与漏极之间的电流-电压特性曲线中示出了负电阻特性。另一方面，在场效应晶体管614中，源极电压与栅极电压固定为0V，并且源极与漏极之间的电流-电压特性曲线示出了饱和特性。
图14B示出了电流610与电流611，在图13中示出的包括场效应晶体管605与场效应晶体管614的电路中，当公共漏极615的电压从0V到电源电压VDD摆动时，电流610在场效应晶体管605的源极与漏极之间流动，并且电流611在场效应晶体管614的源极与漏极之间流动。栅极605G与场效应晶体管614的源极区域614S全部连接到接地电压，并且因此，反向饱和电流仅在源极与漏极之间流动。图13中示出的包括在场效应晶体管605与场效应晶体管614的电路形成了具有两个稳定的工作点612与613的锁存器电路。
第六实施例的存储器件还示出了类似于上述实施例的电路操作。
而且，在第六实施例的存储器件中，在场效应晶体管605的漏极605D与栅极605G之间没有插入电阻器件与场效应晶体管。因此，由于饱和特性能够减少保持电流电平。
在本发明的第一与第二实施例中，已描述下列情况：场效应晶体管104与204为n-沟道MOSFET，场效应晶体管105与205为p-沟道MOSFET，第一电压为电源电压VDD并且第二电压为接地电压(0V)。然而，另外，下列情况是可能的：将n-沟道MOSFET用作场效应晶体管104与204，将p-沟道MOSFET用作场效应晶体管105与205，接地电压作为第一电位，并且电源电压VDD作为第二电位。并且，下列情况是可能的：将n-沟道MOSFET用作场效应晶体管104与204以及场效应晶体管105与205，接地电压作为第一电压，并且电源电压VDD作为第二电压。而且，下列情况是可能的：将p-沟道MOSFET用作场效应晶体管104与204以及场效应晶体管105与205，电源电压VDD作为第一电压，并且接地电压作为第二电压。
在本发明的第三与第五实施例中，已描述下列情况：将n-沟道MOSFET用作场效应晶体管304与504，将p-沟道MOSFET用作场效应晶体管305与505，将电源电压VDD用作第一电压，并且将接地电压(0V)用作第二电压。然而，另外，下列情况是可能的：将p-沟道MOSFET用作场效应晶体管304与504，将n-沟道MOSFET用作场效应晶体管305与505，接地电压(0V)作为第一电压，并且电源电压VDD作为第二电压。在此情况下，衬底为n型，并且场效应晶体管305与505的漏极区域的导电类型和衬底的导电类型相同，部分衬底可用作场效应晶体管的漏极区域。并且，因为当电源电压VDD通过衬底施加时，电源电压VDD施加到场效应晶体管305与505的漏极区域，所以可得到与上述存储单元相同的操作。
在本发明第四实施例的存储单元中，已描述下列情况：将n-沟道MOSFET用作场效应晶体管404与405，将接地电压(0V)用作第一电压，并且将电源电压VDD用作第二电压。然而，另外，下列情况是可能的：将p-沟道MOSFET用作场效应晶体管404与405，电源电压VDD作为第一电位，并且接地电压(0V)作为第二电位。
对于第一到第五实施例中的电阻器件，使用二极管是可能的。此时，二极管连接反向施加的电压。
在本发明的第六实施例中，已描述下列情况：将n-沟道MOSFET用作场效应晶体管604到614，将接地电压(0V)用作第一电压，并且将电源电压VDD用作第二电压。然而，另外，下列情况是可能的：将p-沟道MOSFET用作场效应晶体管604到614，电源电压VDD作为第一电位，并且接地电压(0V)作为第二电位。
本发明已基于上述优选实施例描述。然而，本发明的存储器件不仅仅限于上述实施例。其中在不脱离本发明范围内进行各种修改的存储器件也包含在本发明的范围内。例如，衬底不限于硅(Si)衬底，并且可使用最优半导体衬底。并且，单元电容在半导体衬底上面形成。然而，单元电容可在半导体衬底中形成以具有沟槽结构。
如上所述，在本发明的存储器件中，具有场效应晶体管结构并表示高峰值谷值电流比率的电阻器件与负电阻器件在两参考电压与具有普通1T/1C结构的DRAM的存储单元的存储节点之间连接。这样，与可静态地保持数据的传统存储器件比较，可实现宽的操作容限与低功耗操作，并且存储器件可在等价于现有DRAM的16F2到8F2的单元面积中实现。

Claims (26)

1.一种存储器件，包括：
以矩阵进行排列的多个存储单元，其中所述多个存储单元的每个连接到字线与位线，并且具有存储电容；
在衬底上形成的第一MOSFET，其中所述第一MOSFET的源极区域连接到所述位线，其栅极连接到所述字线，并且其漏极区域连接到所述存储电容；
电阻器件；
第二MOSFET，其具有沟道区域，并且与所述衬底电隔离，其中所述第二MOSFET的源极区域通过所述电阻器件连接到第一电位，并且所述源极区域连接到所述第一MOSFET的所述漏极区域，所述第二MOSFET的栅极连接到第二电位，并且所述第二MOSFET的漏极区域连接到第三电位。
2.如权利要求1所述的存储器件，其中所述第二MOSFET为具有负电阻特性的存储器件。
3.如权利要求1或2所述的存储器件，还包括：
在所述衬底中形成的沟槽；以及
绝缘膜，其连接到所述沟槽，并且在所述衬底上形成以将所述第二MOSFET的所述沟道区域和所述衬底电隔离，
其中所述第二MOSFET在由所述沟槽与所述绝缘膜围绕的区域中形成。
4.如权利要求1或2所述的存储器件，还包括：
中间层绝缘膜，其在所述衬底上形成以覆盖所述第一MOSFET，
其中所述第二MOSFET在所述中间层绝缘膜上形成。
5.如权利要求4所述的存储器件，其中所述第一MOSFET的所述源极区域与另一个第一MOSFET的源极区域公用，并且
所述第二MOSFET的所述漏极区域与另一个第二MOSFET的漏极区域公用。
6.如权利要求1或2所述的存储器件，还包括：
在所述衬底中形成的沟槽，
其中所述第二MOSFET的所述漏极区域连接到所述沟槽，并且在所述衬底中形成以将所述第二MOSFET的所述沟道区域和所述衬底电隔离。
7.如权利要求1或2所述的存储器件，还包括：
在所述衬底中形成的沟槽，
其中所述第二MOSFET的所述源极区域、所述沟道区域与所述漏极区域从所述衬底的表面顺序形成以连接到所述沟槽，以及
形成的所述第二MOSFET的栅极通过栅极氧化膜连接到所述源极区域一侧与所述沟道区域一侧，并且连接到所述漏极区域的表面。
8.如权利要求6或7所述的存储器件，
其中所述衬底与所述第二MOSFET的所述漏极区域为相同的导电类型，并且
所述第二MOSFET的所述漏极区域通过所述衬底连接到所述第三电位。
9.如权利要求6或7所述的存储器件，
其中所述衬底的导电类型不同于所述第二MOSFET的所述漏极区域的导电类型。
10.如权利要求1或2所述的存储器件，其中漏极杂质区域在所述衬底上形成为所述第一MOSFET的所述漏极区域与所述第二MOSFET的所述漏极区域，
所述第一MOSFET的所述沟道区域与所述源极区域在所述漏极杂质区域上顺序形成，形成的所述第一MOSFET的所述栅极通过所述栅极氧化膜连接到所述源极区域一侧与所述沟道区域一侧，并且连接到所述漏极杂质区域的表面，并且
所述第二MOSFET的所述沟道区域与所述源极区域在所述漏极杂质区域上顺序形成，形成的所述第二MOSFET的所述栅极通过所述栅极氧化膜连接到所述源极区域一侧与所述沟道区域一侧，并且连接到所述漏极杂质区域的表面。
11.如权利要求1到10的任何之一所述的存储器件，其中所述电阻器件为电阻器。
12.如权利要求1到10的任何之一所述的存储器件，其中所述电阻器件为反向偏压的二极管。
13.如权利要求1到9的任何之一所述的存储器件，其中所述电阻器件为在饱和区域操作的晶体管。
14.如权利要求10所述的存储器件，其中所述电阻器件为在饱和区域操作的第三MOSFET，
所述第三MOSFET的沟道区域与源极区域在所述漏极杂质区域上顺序形成，并且
形成的所述第三MOSFET的栅极通过栅极氧化膜连接到所述源极区域一侧与所述沟道区域一侧，并且连接到所述漏极杂质区域的表面。
15.如权利要求10所述的存储器件，其中所述第二MOSFET的所述栅极与所述第三MOSFET的所述栅极公用。
16.如权利要求1到15的任何之一所述的存储器件，其中所述第一MOSFET中所述源极区域、所述沟道区域与所述漏极区域的第一方向平行于所述第二MOSFET中所述源极区域、所述沟道区域与所述漏极区域的第二方向，
所述第一MOSFET的所述漏极区域与所述第二MOSFET的所述源极区域的第三方向垂直于所述第一方向。
17.如权利要求1到15的任何之一所述的存储器件，其中所述多个存储单元以折叠的位系统连接到位线。
18.如权利要求1到9的任何之一所述的存储器件，其中所述第一电位与所述第二电位为相同的电位。
19.如权利要求9所述的存储器件，其中所述第二电位与所述第三电位为相同的电位。
20.一种存储器件，包括：
以矩阵进行排列的多个存储单元，其中所述多个存储单元的每个连接到字线与位线，并且具有电容元件；
所述第一MOSFET，其具有连接到所述位线的源极区域，连接到所述字线的栅极，和连接到所述电容元件的漏极区域；以及
双稳态电路，其连接到所述第一MOSFET的所述漏极，并且具有负电阻特性。
21.如权利要求20所述的存储器件，其中所述双稳态电路的电流值小于所述第一MOSFET的电流值。
22.如权利要求20所述的存储器件，其中所述双稳态电路包括：
负载；
具有所述负电阻特性的负电阻器件。
23.如权利要求22所述的存储器件，其中所述负电阻特性的峰值谷值电流比率大于等于10。
24.如权利要求23所述的存储器件，其中所述负载为电阻器。
25.如权利要求22或23所述的存储器件，其中所述负载为反向偏压的二极管。
26.如权利要求22或23所述的存储器件，其中所述负载为进行饱和操作的晶体管。
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