TW502433B - Semiconductor memory device and fabrication process therefor - Google Patents

Semiconductor memory device and fabrication process therefor Download PDF

Info

Publication number
TW502433B
TW502433B TW090118859A TW90118859A TW502433B TW 502433 B TW502433 B TW 502433B TW 090118859 A TW090118859 A TW 090118859A TW 90118859 A TW90118859 A TW 90118859A TW 502433 B TW502433 B TW 502433B
Authority
TW
Taiwan
Prior art keywords
layer
gate
conductive layer
transistor
aforementioned
Prior art date
Application number
TW090118859A
Other languages
English (en)
Inventor
Shigeki Ohbayashi
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW502433B publication Critical patent/TW502433B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Description

502433 五、發明說明（1) 〔發明所屬的技術範圍〕 本發明係關於具備含有6個M〇S (Metal Oxide Semiconductor)電晶體的記憶單元（以下稱為「4CM〇s 單元」）的SRAM (Static Random Access Memory )以及 其製造方法，更特定的說，係可提昇承受軟體錯誤（s〇 f t err or )能力的SRAM的記憶單元之構造以及其製造方法。 〔先行技術〕 隨著SRAM的低電壓化，到3 V系列為止，是以具備有高阻 抗負載型、TFT負載型的4個M0S電晶體和兩個負載的記憶 單元之SRAM為主流。 但是近年來，隨著低電壓化不斷進展從2· 5V、1. 8V到1. 5V，原來主流的高電阻負載型、TFT負載型的⑽龍，因為 動作特性不良而逐漸衣退，具備含有6個μ q s電晶體的全 CMOS單元的SRAM漸漸成為主流。 於此，所謂的全CMOS單元，一般係為由2個大容量存取 nMOS電晶體、兩個大容量驅動n|j〇s電晶體、兩個大容量負 載pMOS電晶體所形成的記憶單元。 、 全CMOS單元，因為利用可以大容量的pM〇s電晶體將η (H i gh )側的§己憶節點充電’所以比起記憶節點的充電能 力較低的高電阻負載型、TFT負載型的別-，具有更優秀 的承欠軟體錯誤能力。而所謂的軟體錯誤，係包含於封裝 内的U、Th等所放出的〇：線，通過矽基板中發生的電子—^ 洞對所引起的干擾造成資料破壞，使得記憶發生錯誤動 的現象。
C:\2D-OODE\90-10\90118859.ptd 第5頁 °^433 五、發明說明（2) 设计規則的細緻化，使得SRAM記憶單元的尺寸也年年縮 小：如珂述SRAM的低電壓化也不新進展。隨之，SRAM的記 憶單το的記憶節點的積存電荷（電壓χ電容量）減少，即 使疋全CMOS單元也會有軟體錯誤發生的問題。 々因此，即使是全CMOS單元，在使用〇 ·丨8 # m規則以後的 微小設計規則的低電壓作業SRAM中，也變得有實施軟體錯 誤對策的必要。 κ全CMOS單το上，作為解決軟體錯誤的對策而使之負載電 各里之例子’ δ己載於U.S.P.5，541，427中。在U.S.P· 、541，427中，在連接記憶節點間的配線上形成有電容 量。 為形成前述電 憶節點間之配線 層以及金屬層， 屬層和絕緣層之 而無法確保所希 〔發明概要〕 本發明係為解 少附加於半導體 問題。 本發明之半導 (Metal Oxide M〇S電晶體、第j 述第1驅動M0S電 容量’在U.S.P.5,541，427中，在連接記 上形成有絕緣層以及鎢等金屬層。此絕緣 係分別以米罩形成圖案。因此，在形成金 際’可能因光罩位移而使得電容量減少， 望的電容量。 決前述課題而成。本發明之目的在於，減 纪憶裝置的記憶節點上的電容量的不平均
體記憶裝置’具有：包含第1、第2存取M0S S，C〇nductor )電晶體、第1 12驅動 第2負載M0S電晶體之記憶單元；形成前 晶體的閘極和第1負載M0S電晶體的閘極之
第6頁 502433 五、發明說明（3) ，第1閘極3 ;在前述第1閘極上介由第1絕緣層形成的，藉以 形成和前述第1閘極之間的電容量之第1導電層5 ;形成前 述第2驅動m〇s電晶體、的閘極和第2負載M0S電晶體的閘極之 第2閘極4 ;在前述第2閘極上介由第2絕緣層形成的，藉以 形成和前述第2閘極之間的電容量之第2導電層6 ;連接前 述第1閘極和前述第2導電層之第1局部配線7 ;以及連接前 述第2閘極和前述第1導電層之第2局部配線8。 ，此，在第1和第2閘極上形成絕緣層和導電層，藉此可 f第1和第2閘極上形成電容器。於此，以第1局部配線將 第^閘極和第2導電層連接，以第2局部配線將第2閘極和第 s電層連接，即可在記憶節點附加上述電容器的電容 另外，在第1和第2閘極上形成電容器，即可用共同的 黛9 ▲將第1導電層、第1絕緣層和第1閘極、第2導電層、 不平均且積，而可減少附加於記憶節點的電容量之 本Is明之半導體記憶裝置，又具備： · 、 述=兀線延伸方向的第丨導電型的第 、導$於刖 域；以及第！導電型的第3井區域成，/中2 =: M〇S電：U晶體和前述第1驅動 ::曰曰體，在w述第2井區域，形成前述第 ’： M〇S電晶體，在前述第3井區域，形成 弟2負載 前述第1驅動M0S電晶體。 子取M〇S電晶體和 藉著採用上述佈局’可將活性層和開極的佈局，排成接 第7頁 C:\2D-(X)DE\90-10\901i8859.ptd 502433 五、發明說明（4) ' 一 ------- 3 ί:線的單純形狀’故可縮小記憶單元面積。從而，既可 ::細小記憶單元面積，又可減低附加於記憶節 ϊ的不平均。 ％ 老R ^/1極、第2閑極、第1導電層以及第2導電層，以分別 別：ϋ石夕層為佳’此情形日夺，在前述多晶矽層之層間分 別形成弟1和第2絕緣層。 如此，即可援用具有實際效果的DRAM ⑽“ hnd⑽
Memory)的製程，故可以輕易在小面積上形成大 ，1和第2導電層，可包含多晶矽層、以及形成於該聚矽 :第2、導石電化:勿層"V也可以包含金屬的層來構成第1 f^ V =層。如此，即可減低第！和第2導電層的電阻。 之ΐ墓和存取M0S電晶體’具有在對應於第1和第2閘極 下¥電層之上，直接層疊對應於第丨和 之 電層而形成的閘極。 守电層之上导 _ t此，即可減低第i和第2存取M0S電晶體的閘極電阻， 同妗也阻止不必要的電容量附加於該閘極上，使 = M0S電晶體進行-般的運作。換句話說，就沒有必要 =用以耦合電容量使第1存取M〇s電晶體Q5運作的特殊手 本發明之半導體記憶裝置，具備前述記憶單元所形成的 §己憶早το區域、以及控制前述記憶單元運作 形成的週邊電路區域中前述週邊電：邊電= M0S電晶體。此時’前述_電晶體的閘極、前述第^和成第有2
502433 五、發明說明（5) ' ' " -------— 存取M0S電晶體的閘極都具有同一構造為佳。 B =二：使得週邊電路M0S電晶體和第1、第2存電 日曰體又方^進行一般的運作。 f中刖述第1閘極的上方，具有不存在第1導電層的第i 部分，此第1部分，延伸到第2負載M0S電晶體的汲曰極上， 第2閘極的上方，具有不存在第2導電層的第2部分，此第2 :分丄：伸到第1負載_電晶體的汲極上，第1局部配 士二m第i部分和第2導電層的第1接觸孔，和第1部 K 述第1導電層的第2接職，和第2部= 及第1導電層作電氣性連接。 如同以上，因為係將第1和第2導電層選擇性的险本，八 別形成扪部分和第2部分，在該部分上形去； I以單元的面積，即可形成上述接以二 幾乎沒有必：增二和产第?導：】士形成接觸部即可，所以 單，積，就可對電：】：可不增加記憶 M〇s\^ J ^ Ϊ ^M〇S € ^ 11 ^ ^ 驅動MOS電晶體和;Π二上’第2接觸孔，到達位於第1
Li可阻止形成上述接觸部之際的損傷加諸於電 前述半導體記憶穿 成的半導體層上為^ρ μ 土板上介由絕緣層所形 上馮佳。猎抓用如此的S0I (Silicori 0rl 五、發明說明（6)
Insulator )構造，可更楹古τ - 曰，π你π、田、直雨的⑷^间承党軟體錯誤的能力。而 太二η :::酋·、速動作，進而減低漏電流。 本發明的半導體記憶裴置夕制 1、_ 製造方法，係具備：包含第 第2負載廳電晶體之記Ά元f丄驅，〇S電晶體、第1、 法，其特徵為具有：在體記憶裝置之製造方 層，形成有為了形成第！ 日二由第1絕緣 1、第2驅動M0S電晶體之閉:2、存，'電晶體之閉極、第 閘極的第1導電層18之工程U2負載M〇S :晶體之 層21之工程；將位於第i第9在/1導電層上形成第2絕緣 成區域上的第2絕緣層除去Γ工存;^冑晶體的閉極的形 第2絕緣層之第2導電二去之之工工广形成覆蓋第1導電層和 光罩層23，用第^/Λ 程；在第2導電層上形成第1 程m Λ 行第2導電層的圖案佈局之卫 曰上形成第2光罩層37，用第1和第2光罩 使：：第2絕緣層和第1導電層的圖案佈局之工程。 別形成在第2¥電層上的第1和第2光罩層，分 =第2 ¥電層、第2絕緣層和第電層施以圖案佈局， 曰曰:體二2成電晶體的閘極之同時，在驅動M0S電 0Ί ' m I I 、負載M0S電晶體的閘極上形成電容器。此 :才：《2導除電去：於所， 齡屏道Λΐ 斤可以用電氣性相連接的層疊後 =2層導電層來形成存取M0S電晶體的閘極，獲得如前述的 1，二而且，，為可以確實留下被第2光罩層所覆蓋的部 刀，以可確實確保第1和第2導電層和第2絕緣層之預定
第10頁 C:\2D-CODE\90-10\90H8859.ptd 观433
^02433
晶體Q2和第2存取M0S電晶體Q6。 另外’在p井區域和η井區域内，選擇 的多個活性F枕 丄> ^释性的形成縱向延伸 少似亦注&域，延伸在活性區域2上 第1、第2、筮q /烕向檢向延伸的 ^ 昂 z 第 3 閘極 3、4、1 4、1 5 〇 藉由採用前述佈局，如圖i所示，可 極3、4、1 /1 1 r 」特/舌性區域2和各閘
Λ ' 15排列成接近直線的單純形狀，而可缩小J fe早兀1的面積。 叩」離小5己 弟1閘極3，成為第！驅動M〇s電晶體Q1和第 ^M0St B^Q46^,^ 〇 ^ 15 » Λί^Ι M〇S電晶體Q5和第2存取M〇s電晶體Q6的閘極。第丨存取= 電晶體Q5和第2存取M0S電晶體Q6的閘極，連接於字元線。 ^後，本發明如圖3所示，設有電容器13a、13b，在記 憶節點上附加預定電容量。 、^體而言，如圖1所示，在第丨閘極3上，介由絕緣層形 成第1導電層5，在第2閘極4上介由絕緣層形成第2導^ ^ 6 ’如此即可形成電容器1 3a、1 3b。而且對第1、第2閘；^ 3、4賦予反相器的輸入，對第1、第2導電層5、6，賦予反 相器的輸出。 經由設置前述電容器1 3a、1 3b，可增加記憶節點的電容 量’提昇承受軟體錯誤的能力。 而經由在第1、第2閘極3、4上形成電容器13a、13b，第 1導電層5、第1閘極3上的絕緣層和第1閘極3，可用同一光 罩來形成電路圖案，第2導電層6、第2閘極4上的絕緣層和
C:\2D-C0DE\90.10\90118859.ptd
五、發明說明（9) 第2閘極4，可用ρη . ^ + 保各層重#覆蓋：mi電路圖案。如此，可以確 量的不平均。、、 c減低記憶節點上的附加電容 導ΐ二’也可同時具備第1和第2閉極3、4，以及笛… >電層5、6的邊緣，彳以縮小 以及弟1、第2 間:_因此，可以縮小記憶單元的尺寸接觸之間的邊緣空 第1和第2閑極3、4、以及第1和第2導雷 含有摻雜聚石夕層為佳。此種情形，聚’以分別 述絕緣層。如此，即可援用且 曰之間/刀別形成前 輕易在小面積上形成大容量:Λ相DRAM的過程，而可 1和石夕層和石夕化物層之層疊構造來構成第 雷Λ 也可以用金屬層或者金屬層和其他導 電:之層噠構造來構成第i和第2導電層5、6。而且，第玉 和第2閘極3、4也可以用金屬層構成。如此，第！和第2閘 極3 4以及第1和第2導電層5、6的電阻即可減低。 、如圖1所示，記憶單元i，具備：第i閘極3、連接固定的 活性區域2和第2導電層6的第1局部配線7、第2閘極4、連 接固定的活性區域2和第1導電層5的第2局部配線8。 第1閘極3，具有上方不存在第1導電層的第1部分，第2 閘極4 ’具有上方不存在第2導電層的第2部分。第1部分， 延伸於第2負載MOS電晶體Q4的汲極上，和此汲極作電氣性 連接。第2部分，延伸於第1負載MOS電晶體Q3的汲極上， 和此汲極作電氣性連接。 第1局部配線7，介由形成於第1部分上的接觸孔，和第1
C:\2D-O0DE\90-10\90118859.ptd 第13頁 502433 五、發明說明（ίο) 部分作，氣性連接，介由形成於第2導電層6上的接觸孔 9e，和第2導電層6作電氣性連接，和第2驅動M〇s電晶體的 的汲極作電氣性連接。 第2局部配線8，介由形成於第2部分上的接觸孔，和第2 部分作電氣性連接，介由形成於第丨導電層5上的接觸孔 9d，和第1導電層5作電氣性連接，和第i驅動M〇s電晶體qi 的沒極作電氣性連接。 如同刖述，將位於第1負載MOS電晶體Q3、第2負載M0S電 晶體Q4的汲極上的第！或者第2導電層5、6選擇性地除去， 分別形成第1部分和第2部分，在該部分上形成接觸部，所 以T以不品要乓加圮憶單元1的面積即可形成接觸部。 如圖1所不，接觸孔96，位於第2驅動M〇s電晶體和第2 負載MOS電晶體Q4之間的元件分離區域上，接觸孔“，位 於第1驅動M〇S電晶體Q1和第1負載MOS電晶體Q3之間的元件 分離區域上。如此，可阻止於前述接觸孔形成之際產生的 損害加諸於電晶體上。 更加理想的狀況是，將接觸孔9e，配置於第2驅動腳§電 晶體Q2和第2負載MOS電晶體Q4之間的中央部，將接觸孔 9d，配置於第1驅動M0S電晶體Q1和第！負載M〇s電晶體㈧之 間的中央部。 如此，可以使得接觸孔9d遠離接觸孔9a、9b兩者，而且 可使得接觸孔9e遠離接觸孔9i、9 j兩者，其結果，可以防 止第1、第2局部配線7、8 (記憶節點）和Vdd線或者GND線 等之間的短路。
第14頁 502433
如圖2所示，在比第1和第2導電層5、 第1金屬配線10a〜10g。在比第]人s π ^ 士成 占 , 说 弟1金屬配線10a〜10g更上s 處，形成第2金屬配線1 lay le。 &又上層 第1金屬配線1 0 a，介由接魍力0 I < 丨街丧觸孔9a而和活性區域2連接， 介由貫穿孔（via hole) 12a而4结〇人成 ^ 而和第2金屬配線（GND線） 11 a連接。第1金屬配線1 〇 b，介由技雜了丨0 k 、 ’丨宙接觸孔9 b而和活性區祕9 連接，介由貫穿孔12b而和第2今M ^ ^ ^ f生區域2 昂z金屬配線（VDD線）11 c連 接0 第1金屬配線1 0 c，介由接 介由貫穿孔12c而和第2金屬 1金屬配線1 0 d，連接於字元 3閘極1 4、1 5連接。 觸孔9 c而和活性區域2連接， 配線（/BIT線）lid連接。第 線，介由接觸孔9f、9g而和第
第1金屬配線10e，介由接觸孔9h而和活性區域2連接， 介由貫穿孔12f而和第2金屬配線（BIT線）Ub連接。第ι 金屬配線1 Of，介由接觸孔9丨而和活性區域2連接，介由貫 穿孔12e而和第2金屬配線llc連接。第j金屬配線1〇由貝 接觸孔9 j和活性區域2連接，介由貫穿孔丨2d而和 配線（GND線）lie連接。 M 圖4〜圖7，顯示具有前述構 圖4為沿圖1和圖2所示記憶單 圖5為沿圖1和圖2所示記憶單 圖6為沿圖1和圖2所示記憶單 圖7為沿圖1和圖2所示記憶單 如圖4所示，半導體基板16 造的記憶單元1之剖面構造。 元1的1 0 0 -1 0 0線的剖面圖， 元1的2 0 0 - 2 0 0線的剖面圖， 元1的3 0 0 - 3 0 0線的剖面圖， 元1的4 0 0 - 4 0 0線的剖面圖。 的主表面上，在規定活性區
第15頁 C:\2D-OODE\90-10\90118859.ptd 502433
域下而選擇性地形成元件分離絕緣層丨7。而在活性區域上 介由閘極絕緣層（並未圖示）而形成第2閘極4、絕緣層 21、第2導電層6。如此，即可形成前述電容器13b。而曰 導電層6，在本實施形態1中，具有多晶矽層和矽化 層疊構造。 滑< 此外，在所定的活性區域上，介由閘極絕緣層（並未圖 示）而形成第3閘極15。第3閘極15，具有第}多晶矽層 1 8、第2多晶矽層1 9、和矽化鎢層2 〇之層疊構造。 在第2導電層6和第3閘極15上形成絕緣層23。此絕緣層 2 3的側壁上、第2導電層6的侧壁上、以及第3閘極丨5的側 壁上，都形成能作為蝕刻阻擋物之機能的材質（例如氮化 石夕層）所形成的側壁絕緣層2 2。 形成層間絕緣層2 4覆盖住側壁絕緣層2 2和絕緣層2 3，分 別形成接觸孔2 8、9 e貫穿層間絕緣層2 4。在接觸孔2 8内形 成第2局部配線8，在接觸孔9e内形成第1局部配線7。此 時，經由側壁絕緣層2 2，維持第2局部配線8和第2導電層6 之間的電氣性絕緣。 形成層間絕緣層2 5覆蓋住第1局部配線7和第2局部配線 8 ’形成接觸孔9g貫穿層間絕緣層24、25和絕緣層23，在 此接觸孔9g内形成第1金屬配線i〇d。 形成層間絕緣層26覆蓋住第1金屬配線1〇(1，在層間絕緣 層2 6上形成第2金屬配線1 1 a〜11 e。再形成層間絕緣層（並 未圖示）覆蓋此第2金屬配線11 a〜1 1 e，在此層間絕緣層上 形成貫穿孔（並未圖示），再在層間絕緣層上形成第3金
ill
I 11 C:\2D-00DE\9CM0\90118859.ptd 第16頁 502433
屬配線（並未圖示）。 1 m戶:：’作為第1存取m〇s電晶體Q5的閘極第3閘極， ί二/構 =18上直㈣ 如此’即可使得第！存取M0S電晶體Q5的閉極的電阻減 ;置=二 =1多晶石夕層18和第2多晶梦層19之間不 汉置、毛、冰層，所以可以阻止閘極增加不必要的電容量，可 =使得第1<存取M0S電晶體Q5行使一般的運作。換句話說， 沒有必要採用以耦合電容量使第J存取M〇s電晶體Q5運作的 特殊手法。 一而藉由前述構造構成第1存取M〇s電晶體Q5，如圖5所 不，相鄰的電晶體之間即可採用自動對準接觸構造。如 此，可不必為了形成接觸部分而擴大電晶體之的間隔，故 可抑制記憶單元尺寸的增大。 此外因為第2存取M0S電晶體Q6也具有和第1存取jjos電 晶體Q5同樣的構造，故也可獲得同樣的效果。 又如圖9所示，形成於週邊電路區域33的M〇s電晶體34的 閘極、和第1、第2存取M〇S電晶體q5、q6的閘極也是同樣 構造。如此，可使得M0S電晶體34和第i、第2存取M〇s電晶 體Q5、Q6雙方皆可進行一般的運作。 曰曰 如圖9所示，週邊電路區域33的M〇s電晶體34具有：成為 源極/汲極的一對雜質擴散層、第1、第2多晶矽層〗8、… 1 9 ’以及矽化嫣層2 〇層疊而成的閘極。而且，一對雜質擴 散層上，分別連接了配線層3 5、3 6。 ^ 五、發明說明（14) 如圖7所不，層間絕緣層2 5上，形成連接字元線的第1金 屬配線1 Od，此第1金屬配線丨〇d延伸到記憶單元1的較長邊 方向的橫向上。 在刖述貫施形態中’說明了在半導體基板16上形成sram 的狀況’如圖8所示，將SRAM形成在介由絕緣層31而形成 的半導體層32上亦可。如此採用s〇 i構造，可更提高承擔 軟體錯誤的能力。而且，也可使週邊電路更快速動作，並 且減低漏電流。 接著’以圖10〜35說明本發明SRAM的記憶單元】的製造方 圖10〜圖18為圖1和圖2所示記憶單元1的各工程的1〇〇一 100線之剖面圖。圖19〜圖26為各工程的2〇〇 —2〇〇線之剖面 圖。圖27〜圖35為各工程的3〇〇 —3〇Q線之剖面圖。 。。在以下的說明中，所說明的是在半導體基板上形成記憶 單元1的情形’不過採用S0I構造的情形也可以使用。另 外’為了便於圖示，半導體基板内的雜質介紹的圖示加以 省略。 如圖1 0和圖2 7所示，位於記憶單元區域内的半導體基板 1 6的主表面，選擇性的形成元件分離絕緣層丨7。元件分離 絕緣層1 7可為例如將半導體基板丨6的主表面選擇性的熱氧 化所形成。其後’注入形成井部（並未圖示）時所需要的 雜質。 接著，以CVD (Chemical Vapor Deposition)法等形成 閘極絕緣層（並未圖示）之後，如圖11、圖〗9以及圖28所
C:\2D-C0DE\9(M0\90118859.ptd 第18頁 502433 五、發明說明（15) 示，以CVD法等層積第1多晶矽層18和絕緣層以。在第i多 晶矽層18上以摻入雜質為佳。可用例如矽^化物層、矽氮 化物層、以及矽氧化物層等層積成0N0層等，作為絕緣層 21° 其次，在絕緣層21上，形成覆蓋第3閘極（存取M〇s電晶 體的閘極）形成區域之外的區域的光罩（並未圖示），用 該光罩將絕緣層2 1作選擇性的蝕刻。如此，如圖丨2、圖2 〇 所示，除去位於第3閘極形成區域上的絕緣層21。 此後，以CVD法等，如圖1 2、圖2 0以及圖2 9所示，在絕 緣層2 1和第1多晶矽層1 8上形成第2多晶矽層丨9。而為了減 少電阻，以在第2多晶石夕層1 9上摻雜雜質為佳。 在第2多晶矽層1 9上形成鎢層，在此狀態下實施熱處理 等，在第2聚矽層19上形成矽化鎢層2〇。然後，以CVD法 导’在石夕化鶴層2 0上形成以石夕氧化物層等組成的絕緣層 23。 …曰 在絕緣層2 3上形成光罩（並未圖示），用此光罩將絕緣 層2 3選擇性的蝕刻。如此，可如圖丨3、圖2丨以及圖3 〇所 示，將位於第3閘極上的絕緣層2 3施以圖案佈局。 以此絕緣層2 3為光罩，將由矽化鎢層2 〇和第2多晶矽層 1 9的層疊構造所構成的第1和第2導電層5、6加以蝕刻，以 絕緣層21停止蝕刻。 接著，如圖14、圖22以及圖31所示，形成光罩層37以覆 蓋絕緣層2 3 ’以光罩3 7和絕緣層2 3作為光罩，將絕緣層21 和第1多晶矽層1 8加以蝕刻。如此，即可形成第1和第2閘
C:\2D-CODE\90-10\90118859.ptd
極3、4、第3閘極 15 〇 (存取MOS電晶體Q5、Q6的閘極）14、 此時’因為光罩層37延伸於未被絕緣層23覆蓋的絕緣層 2 1上所以可在第1和第2閘極3、4上，從第2多晶石夕層1 9 下朝=第1和第2存取MOS電晶體Q5、Q6延伸，形成上方不 存有第2乡晶士石夕層1 9的第]部分和第2部分。 而且’同時可以在第1和第2閘極3、4上，形成電容器， 可以對記憶，點附加所希望的電容量。 一甚且’在第1和第2閘極3、4上形成電容器，可用共同的 ，罩（/絕緣層2 3 )，將第1和第2導電層5、6、絕緣層21、
第和第2，極3、4施以圖案佈局。如此，即可確保各層之 預定的重豐面積’可減低記憶點上的附加電容量的不 均。 接著 以形成 時，侧 矽氧化 後，將 其次 阻擋層 間絕緣 成用的 擇性的
’如圖1 5、圖2 3、以及圖3 2所示，進行雜質的注A 各MOS電晶體、逕行侧壁絕緣層22的形成等等。此 壁絕緣層2 2的材質，可以採用例如矽氮化物等等名 物層姓刻時可以作為蝕刻阻擋物的機能的材質。其 絕緣層2 3作選擇性的蝕刻以形成開口部。 ’全面地f積秒氮化物層等蝕刻阻擋層，在此蝕亥·、
上層積由氧化秒等所構成的詹間絕緣層24。將此Μ 層24平坦化後：在層間絕緣層24上形成局部配線^ 光罩（並未圖不），用此光罩將層間絕緣層24作竭 I虫刻。 然後 以#刻阻播層停止蝕刻，在層間絕緣層24被除去
C:\2D-OODE\90·
的地方將蝕刻阻止層除去。如此， 所示’即可形成自動對準構造的接 30 ° 如圖16、圖24以及圖33 觸孔9d、9e、28、以及 接著，以CVD法等，層籍啟仆仏a 24 ^
M u QA ^ w 丁一化 如此，接觸孔9d、9e、2R ^ 17可埋入鎢化物層，如圖1 7、圖25、以及、 示，可形成第1局部配線7、第2局部配線8 〇 Θ所 此後，在層間絕緣層24上堆積以矽氧化物戶 絕=5上形成光罩層（並未圖示），用此光罩 絕緣層24、層間絕緣層25作選擇性的蝕刻，在第3閘極田 ^ μ ^上，此外並且也將蝕刻阻擋層以及絕緣層23作選擇 性蚀刻。 评 如此，如圖17、圖25以及圖34所示，即可形成自動 構造的接觸孔9a〜9c、9f〜9 j。 接著，以CVD法等，層積鎮化物層以覆蓋層間絕緣層 25，將鎢化物層施以圖案佈局。如此，接觸孔93〜9〇、 9f〜9j内即可埋入鎢化物層，同時，也可以如圖18、圖“ 以及圖35所示，在層間絕緣層25上形成第1金屬配線 1 0 a 〜1 0 g 〇 其後，形成層間絕緣層26覆蓋第j金屬配線1(^〜1〇2， 在層間絕緣層26上形成貫穿孔，在貫穿孔12a〜12f 内埋入鶴化物層。然後，在層間絕緣層2 6上形成金屬層， 施以圖案佈局。如此，即可形成第2金屬配線丨丨a〜丨丨e。
C: \2D-C0DE\90-10\90118859.ptd 第21頁 502433 五、發明說明（】8) ’一 卟力形成如 SRAM的記憶單元。其後，在 圖4、圖5、圖6所示之 並未圖示的層間絕緣M 2金屬配線11 a〜:Π e上再形成 配線。 層’在此層間絕緣層上形成第3金屬 經過以上的工程’即可形成 的訊憧、星开.。甘^ . 圖4 如依照本發明，因為可確 第1導電層、第1絕緣層以第加記憶節點電容量的 和第2導電層、第2絕緣層 甲2閘:】：定的重疊面積、 積，所以可以確保附加於〗極的所定的重疊面 如此，在記憶節點上上D心U上的最低限的# ~ θ 先前技術更為減低，2附加的電容量的不平Ρ各！。 的電容量。其結果，；：=實的對記憶節點二可以比 力。 更確貫地提昇承受軟體^加所希望 「斤.杜總赌鉍ΒΒ、 . ~ ϋ吳的能 元件編號說明 1 記憶單元 3 第1閘極 4 第2閘極 5 第1導電層 6 弟2導電層 7 第1局部配 8 第2局部配 9 接觸孔 1Oa〜1 Og 第1金屬配 11a〜lie 第2金屬配 12 貫穿孔
502433
五、發明說明（19) 14 第3閘極 15 第3閘極 16 半導體基板 17 元件分離絕緣層 18 第1多晶矽層 19 第2多晶石夕層 20 矽化鎢層 21 絕緣層 22 側壁絕緣層 23 絕緣層 24 層間絕緣層 25 層間絕緣層 26 層間絕緣層 28 接觸孔 33 週邊電路區域 34 MOS電晶體 37 光罩層 Q1 第1驅動M0S電晶體 Q2 第2驅動M0S電晶體 Q3 第1負載MOS電晶體 Q4 第2負載M0S電晶體 Q5 第1存取MOS電晶體 Q6 第2存取M0S電晶體 第23頁 C:\2D-CQDE\90-10\90118859.ptd 502433 圖式簡單說明 圖1為本發明半導體記憶裝置之記憶單元中的閘配線平 面圖。 圖2為本發明半導體記憶裝置之記憶單元中的上層金屬 配線平面圖。 圖3為本發明半導體記憶裝置之記憶單元中的等價電路 圖。 圖4為沿圖1中1 0 0 - 1 0 0線之剖面圖。 圖5為沿圖1中200-200線之剖面圖。 圖6為沿圖1中300-30 0線之剖面圖。 圖7為沿圖1中400-400線之剖面圖。 圖8為採用SO I構造時之記憶單元剖面圖。 圖9為形成於週邊電路區域之M0S電晶體的構造例之剖面 圖。 圖1 0〜圖1 8為圖1所示半導體記憶裝置製造過程之第1〜第 9工程之剖面圖，顯示對應於圖4之剖面之圖。 圖1 9〜圖2 6為圖1所示半導體記憶裝置製造過程之第2〜第 9工程之剖面圖，顯示對應於圖5之剖面之圖。 圖27〜圖35為圖1所示半導體記憶裝置製造過程之第卜第 9工程之剖面圖，顯示對應於圖6之剖面之圖。
C:\2D-00DE\90-10\90118859.ptd 第24頁

Claims (1)

  1. 502433 六、申請專利範圍 1 · 一種半導體記憶裝置，具備： 包含第1、第2 存取 MOS (Metal Oxide Semiconductor) 電晶體Q5、Q6、第1、第2驅動M0S電晶體Q1、Q2、第1、第 2負載M0S電晶體Q3、Q4之記憶單元； 形成前述第1驅動M0S電晶體的閘極和第1負載M〇S電晶體 的閘極之第1閘極3 ; 在前述第1閘極上介由第1絕緣層所形成，藉以形成和前 述第1閘極之間的電容量之第1導電層5 ; 形成雨述第2驅動M0S電晶體的閘極和第2負載M0S電晶體 的閘極之第2閘極4 ; f前述第2閘極上介由第2絕緣層所形成，藉以形成和前 述弟2閘極之間的電容量之第2導電層6 ; 連接前述第1閘極和前述第2導電層之第丨局部配線7 ;以 連接前述第2閘極和箭：、铱，增；p ^ 9 ^ ^ ^ J往和則述第1導電層之第2局部配線8 〇 2 ·如申請專利範圍第 字元線；並排於前述字線：記憶裝置’又具備： 區域；第2導電型的第2^申方向的第1導電型的第1井 域， 示2升£域，以及第1導電型的第3井區 形成前述第1存取M0S電晶體和 其中在前述第1井區域 前述第1驅動M0S電晶體， 在前述第2井區域 在前述第3井區域 第2驅動M0S電晶體。 =成f述第1、第2負載M0S電晶體， 形成前述第2存取M0S電晶體和前述
    C:\2D-00DE\90-10\90118859.ptd 第25頁 六、申請專利範圍 3·如申請專利範圍第丨項之、 第1閘極、前诫铉9 ^ 守肢σ己隐裝置’其中刖迷 層，分別都人t3極、則述第1導電層以及前述第2導電 9刀別都含有多晶矽層， 包 f前述多晶矽層之間分別形成第1和第2絕缘戶。 第1和f U ^ ^ ί Λ 胃記憶裝置，其中前述 不弟Ζ導電層，包含珂述多晶矽層、 曰 矽層上的矽化物層。 乂及升y成於孩夕曰曰 如/請專利範圍幻項之半導體記、憶裝置，# 6 :第申2 :! ί 分別由包含多晶石夕層之層所構成。 第i.At =專圍第1項之半導體記憶裝置，其中前述 :之°下居ί Γ 二電晶體’具有在對應於前述第1和第2閘 =下層V電層18上’直接層疊對應於前述第】和第2導電 層的上導電層所形成的閘極。 7·如申請專利範圍第6項之半導體記憶裝置，又具備前 迷記憶單元所形成的記憶單元區域、以及控制前述記憶單 元動作的週邊電路所形成的週邊電路區域， 其中創述週邊電路區域’包含MOS電晶體， 别述MOS電晶體的閘極、前述第1和第2存取mos電晶體的 閘極都具有同一構造。 8 ·如申請專利範圍第1項之半導體記憶裝置，其中前述 第1閘極，具有上方不存在前述第1導電層的第1部分，前 述第1部分，延伸到前述第2負載MOS電晶體的汲極上， 前述第2閘極，具上方有不存在前述第2導電層的第2部 分’前述第2部分，延伸到前述第1負載MOS電晶體的汲極
    C:\2D-00DE\90-10\90118859.ptd 第26頁
    前述第1局部配線 電層的第1接觸孔9e 層作電氣性連接， 剷述第2局部配線 電層的第2接觸孔2 8 層作電氣性連接。 介由到達前述第1部分和前述第2導 和前述第1部分、以及前述第2導電 介由到達前述第2部分和前述第〗導 和前述第2部分、以及前述第1導電 第Γ桩如縮申/專利、範圍第8工頁之半導體記憶裝置，其中前述 ^MnQ ^ ，到達位於前述第2驅動MOS電晶體和前述第2負 載MJS電晶體之間的第2導電層上， 、 …=述第2接觸孔’到達位於前述第1驅動M〇s電晶體和前 述1負載M0S電晶體之間的第工導電層上。 、10 ·如申請專利範圍第1項之半導體記憶裝置，其中前述 半導體C憶裝置’形成在介由絕緣層31而形成於基板2 7上 的半導體層3 2上。 1一種半導體記憶裝置之製造方法，係具備：包含第
    C:\2D-C0DE\9G-10\9Qll8859.ptd
    第27頁 502433 六、申請專利範圍 在前述第1導電層上形成第2絕緣層21之工程； 將位於前述第1、第2存取M0S電晶體的閘極的形成區域 上的前述第2絕緣層除去之工程； 形成覆蓋前述第1導電層和前述第2絕緣層之第2導電層 1 9之工程； 在前述第2導電層上形成第1光罩層23，用前述第1光罩 層施行前述第2導電層的圖案佈局之工程； 在前述第1光罩層上形成第2光罩層37，用前述第1和第2 光罩層，分別施行前述第2絕緣層和第1導電層的圖案·佈局 之工程。
    C:\2D-CDDE\90-10\90118859.ptd 第 28 頁
TW090118859A 2000-12-08 2001-08-02 Semiconductor memory device and fabrication process therefor TW502433B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000374273A JP2002176112A (ja) 2000-12-08 2000-12-08 半導体記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW502433B true TW502433B (en) 2002-09-11

Family

ID=18843493

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090118859A TW502433B (en) 2000-12-08 2001-08-02 Semiconductor memory device and fabrication process therefor

Country Status (6)

Country Link
US (1) US6479860B2 (zh)
JP (1) JP2002176112A (zh)
KR (1) KR100396103B1 (zh)
CN (1) CN1185714C (zh)
DE (1) DE10135558A1 (zh)
TW (1) TW502433B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3656592B2 (ja) * 2001-03-26 2005-06-08 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
KR100450683B1 (ko) * 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
JP2004103851A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp スタティック型半導体記憶装置
JP2004241473A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 半導体記憶装置
JP3920804B2 (ja) * 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100618833B1 (ko) 2004-06-12 2006-08-31 삼성전자주식회사 비대칭 ｓｒａｍ 소자 및 그 제조방법
US7759235B2 (en) * 2007-06-07 2010-07-20 Infineon Technologies Ag Semiconductor device manufacturing methods
US7598174B1 (en) 2008-05-27 2009-10-06 Infineon Technologies Ag Feature patterning methods
CN110875294B (zh) * 2018-08-29 2024-01-23 恒劲科技股份有限公司 半导体装置的封装结构及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5712486A (en) 1980-06-26 1982-01-22 Mitsubishi Electric Corp Semiconductor storage device
JP2559360B2 (ja) * 1984-11-28 1996-12-04 株式会社日立製作所 半導体メモリ装置
US5057893A (en) * 1990-09-28 1991-10-15 Motorola, Inc. Static RAM cell with soft error immunity
JP2830535B2 (ja) * 1991-08-30 1998-12-02 日本電気株式会社 Ｃｍｏｓ型ｓｒａｍおよびその製造方法
EP0562207B1 (en) * 1992-03-27 1996-06-05 International Business Machines Corporation Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom
JP2518133B2 (ja) * 1993-02-12 1996-07-24 日本電気株式会社 スタティック型半導体記憶装置
US5541427A (en) 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor
JP2601171B2 (ja) * 1993-12-17 1997-04-16 日本電気株式会社 スタティック型半導体記憶装置
JP2601176B2 (ja) * 1993-12-22 1997-04-16 日本電気株式会社 半導体記憶装置
TW297158B (zh) * 1994-05-27 1997-02-01 Hitachi Ltd
US5426324A (en) * 1994-08-11 1995-06-20 International Business Machines Corporation High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
US5850090A (en) * 1995-05-24 1998-12-15 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device on SOI substrate
JP3824343B2 (ja) 1996-03-29 2006-09-20 富士通株式会社 半導体装置
JPH1056078A (ja) * 1996-08-08 1998-02-24 Fujitsu Ltd 半導体装置
JP2953399B2 (ja) * 1996-09-17 1999-09-27 日本電気株式会社 半導体装置及びその製造方法
JP3523762B2 (ja) 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JP4053647B2 (ja) * 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
US5831899A (en) * 1997-04-07 1998-11-03 Integrated Device Technology, Inc. Local interconnect structure and process for six-transistor SRAM cell
JP3064957B2 (ja) * 1997-05-23 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
JP2000036542A (ja) * 1998-07-17 2000-02-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000195970A (ja) * 1998-12-24 2000-07-14 Sony Corp 半導体記憶装置およびその製造方法
JP2001085433A (ja) * 1999-09-10 2001-03-30 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20020074593A1 (en) 2002-06-20
KR20020045499A (ko) 2002-06-19
US6479860B2 (en) 2002-11-12
CN1356726A (zh) 2002-07-03
CN1185714C (zh) 2005-01-19
KR100396103B1 (ko) 2003-08-27
DE10135558A1 (de) 2002-06-27
JP2002176112A (ja) 2002-06-21

Similar Documents

Publication Publication Date Title
TW306066B (zh)
JP4570811B2 (ja) 半導体装置
TWI451559B (zh) Semiconductor device
TW396619B (en) CMOS static random access memory devices
TWI505407B (zh) Semiconductor device manufacturing method and semiconductor device
TW419813B (en) Method for manufacturing a semiconductor integrated circuit device
JPH0342514B2 (zh)
JPH1140772A (ja) 半導体装置及びその製造方法
TWI244729B (en) Semiconductor memory device and method of manufacturing the same
TW502433B (en) Semiconductor memory device and fabrication process therefor
TW558830B (en) Semiconductor memory device including shadow RAM
JP4471504B2 (ja) 半導体記憶装置
JPH09116027A (ja) 半導体装置及びその製造方法
JPH09232447A (ja) 半導体メモリ装置
US20070063257A1 (en) Nonvolatile memory devices including high-voltage MOS transistors with floated drain-side auxiliary gates and methods of fabricating the same
JP4785623B2 (ja) 半導体装置及びその製造方法
WO2013023445A1 (zh) 嵌入bcd工艺的eeprom核结构及其形成方法
JP4704529B2 (ja) Ｓｒａｍ装置およびその製造方法
TW406418B (en) Semiconductor memory and manufacturing method thereof
KR20020062590A (ko) 반도체메모리장치 및 그 제조방법
TW483150B (en) Semiconductor device and method of manufacturing the same
US20110079834A1 (en) Semiconductor integrated circuit device
TW478075B (en) Semiconductor device
JP2805765B2 (ja) 半導体メモリ装置
JP4181284B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees