JPH1056078A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 埋め込み配線によって素子間の相互接続を行
う半導体装置において、埋め込み配線を埋め込む溝の形
成を容易にできる半導体装置の構造を提供する。 【解決手段】 下地基板１０上に形成され、主配線部
と、主配線部から分岐した枝部６６とを有する第１の配
線２６と、下地基板１０上に形成され、第１の配線２６
の主配線部とほぼ並行する主配線部と、主配線部から分
岐した枝部６６とを有する第２の配線２８と、第１の配
線２６及び第２の配線２８上に設けられた絶縁膜５４に
埋め込まれた埋め込み配線であって、第１の配線２６の
主配線部とほぼ並行して設けられ、第１の配線２６の枝
部６６上及び第２の配線２８の枝部６６上を通る第３の
配線６２とにより構成し、第３の配線６２を、第１の配
線２６の枝部６６と絶縁し、第２の配線２８の枝部６６
において第２の配線２８と接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置におけ
る配線技術に係り、特に、絶縁膜に形成した溝に埋め込
まれた配線を有する半導体装置に関する。

【０００２】

【従来の技術】ＳＲＡＭ（Static Random Access Memor
y）は、メモリセルがフリップフロップ回路により構成
された高速動作が可能な半導体記憶装置である。このう
ち、ロードトランジスタをＰ型トランジスタにより構成
し、ドライバトランジスタをＮ型トランジスタで構成し
たＣＭＯＳ型のＳＲＡＭは、待機時の電源電流が極めて
少なく低消費電力が要求される分野において幅広く用い
られている。

【０００３】ＣＭＯＳ型ＳＲＡＭの製造過程では、メモ
リセルの基本単位を構成する６つのトランジスタを半導
体基板上に形成した後、これらトランジスタを覆う層間
絶縁膜を堆積し、この層間絶縁膜を介してトランジスタ
の各電極を相互接続する配線を形成している。この配線
を形成する際には、層間絶縁膜にコンタクトホールを開
口し、このコンタクトホールを通して上層に形成した配
線層によって相互接続をする方法が一般に用いられてい
る。

【０００４】ところが、この方法により素子間の相互接
続をする場合には、コンタクトホールを開口する際のリ
ソグラフィー工程においてゲート電極やソース／ドレイ
ン拡散層に対する位置合わせマージンを確保し、更に、
配線をパターニングする際のリソグラフィー工程におい
てコンタクトホールに対する位置合わせマージンを確保
する必要があるため、複数のコンタクトホールを必要と
するメモリセル領域ではメモリセルの微細化を図ること
は容易ではなかった。

【０００５】位置合わせマージンを少なくする配線の形
成方法としては、層間絶縁膜に形成した溝の中に金属を
埋め込むことにより配線を形成する方法が知られてい
る。ＣＭＯＳ型のＳＲＡＭにおいても、このような埋め
込み配線を用いて素子間の相互接続を行う方法が試みら
れている。埋め込み配線を用いた従来の半導体装置につ
いて図８乃至図１１を用いて説明する。

【０００６】シリコン基板上には、素子分離膜によって
画定された素子領域１４、１６が独立して形成されてい
る。素子領域１４には、ロードトランジスタＬ１、Ｌ２
が形成されている。素子領域１６には、ドライバトラン
ジスタＤ１、Ｄ２及びトランスファトランジスタＴ１、
Ｔ２が形成されている。ロードトランジスタＬ１及びド
ライバトランジスタＤ１のゲート電極は、シリコン基板
上に第１の方向に延在する共通の配線２６よって形成さ
れている。ロードトランジスタＬ２及びドライバトラン
ジスタＤ２のゲート電極は、ゲート電極２６に併行して
延在する共通の配線２８によって形成されている。トラ
ンスファトランジスタＴ１、Ｔ２のゲート電極は、第１
の方向と直交する第２の方向に延在する共通の配線３０
によって形成されている。配線３０はワード線をも構成
する。

【０００７】ロードトランジスタＬ１、ドライバトラン
ジスタＤ１、トランスファトランジスタＴ１のソース／
ドレイン拡散層３４、３６は、埋め込み配線６２によっ
て互いに接続されている。埋め込み配線６２は更に、コ
ンタクト領域２４上において配線２８に接続されてい
る。ロードトランジスタＬ２、ドライバトランジスタＤ
２、トランスファトランジスタＴ２のソース／ドレイン
拡散層３８、４０は、埋め込み配線６４によって互いに
接続されている。更に、埋め込み配線６４はコンタクト
領域２４上において配線２６に接続されている（図
８）。

【０００８】このようにして、ロードトランジスタＬ１
及びドライバトランジスタＤ１よりなるインバータと、
ロードトランジスタＬ２及びドライバトランジスタＤ２
よりなるインバータとを有するフリップフロップ回路に
よりＣＭＯＳ型のＳＲＡＭが構成されている（図９）。
ここで、配線２６と埋め込み配線６４とを電気的に接続
する際には、配線２６と埋め込み配線６２とが短絡しな
いように立体交差する必要がある。また、配線２８と埋
め込み配線６２とを電気的に接続する際には、配線２８
と埋め込み配線６４とが短絡しないように立体交差する
必要がある。

【０００９】上記従来の半導体装置では、以下の方法に
よりこのような立体交差を形成していた。図１０及び図
１１を用いて従来の半導体装置の製造方法を説明する。
なお、図１０及び図１１は、図８におけるＡ−Ａ′部の
工程断面図を示している。まず、シリコン基板１０上
に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を
形成し、素子領域１４、１６を画定する。

【００１０】次いで、熱酸化によりゲート絶縁膜を形成
した後、導電膜２０とシリコン酸化膜２２を、例えばＣ
ＶＤ法により堆積する（図１０（ａ））。続いて、後工
程で配線２６、２８と埋め込み配線６２、６４とを接続
するためのコンタクト領域２４上のシリコン酸化膜２２
を除去する（図１０（ｂ））。この後、シリコン酸化膜
２２、導電膜２０を所定のパターンに加工し、配線２
６、２８、３０を形成する。

【００１１】次いで、例えばＣＶＤ法によりシリコン酸
化膜を堆積した後に垂直方向にエッチングし、配線２
６、２８、３０及びシリコン酸化膜２２の側壁にサイド
ウォール酸化膜３２を形成する。続いて、配線２６、２
８、３０及びサイドウォール酸化膜３２をマスクとして
イオン注入を行い、素子領域１４、１６にソース／ドレ
イン拡散層３４、３６、３８、４０、４２、４４を形成
する。

【００１２】この後、通常のサリサイドプロセスによ
り、露出した素子領域１４、１６上、配線２６、２８上
に自己整合でシリサイド膜４６を形成する（図１０
（ｃ））。次いで、シリコン窒化膜よりなるエッチング
ストッパ膜４８、シリコン酸化膜５０を、例えばＣＶＤ
法により堆積する。続いて、全面にＳＯＧ膜５２を塗布
し、表面を平坦化する。こうして、エッチングストッパ
膜４８上に、シリコン酸化膜５０、ＳＯＧ膜５２よりな
る層間絶縁膜５４を形成する（図１１（ａ））。

【００１３】この後、層間絶縁膜５４及びエッチングス
トッパ膜４８を貫通する溝５６、５８を形成し（図１１
（ｂ））、溝５６、５８内に金属膜を埋め込むことによ
り埋め込み配線６２、６４を形成する（図１１
（ｃ））。このとき、配線２６と埋め込み配線６２とが
交わる領域では、配線２６上部がシリコン酸化膜２２に
覆われ、側壁がサイドウォール酸化膜３２により覆われ
ているので、配線２６と埋め込み配線６２とが短絡され
ることはない。

【００１４】一方、配線２８と埋め込み配線６２が交わ
るコンタクト領域２４では、配線２８上のシリコン酸化
膜２２を予め除去しておくので、溝５６を開口する際に
配線２８が露出し、埋め込み配線６２と配線２８とが接
続されることになる。こうして、埋め込み配線６２と配
線２６を電気的に接続せずに立体交差し、埋め込み配線
６２と配線２８とを接続することができる。

【００１５】同様に、配線２８と埋め込み配線６４とが
交わる領域では配線２８上部がシリコン酸化膜２２等に
覆われており、配線２６と埋め込み配線６４が交わるコ
ンタクト領域２４では配線２６が露出しているので、埋
め込み配線６４と配線２８とを電気的に接続せずに立体
交差し、埋め込み配線６４と配線２６とを接続すること
ができる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、埋め込み配線６２、６
４を埋め込むための溝５６、５８を開口するエッチング
が困難であった。すなわち、図８に示す半導体装置のよ
うに枝分かれするパターンを有する溝５６、５８を形成
すると、溝が分岐する領域（以下、分岐領域と呼ぶ）と
分岐から離間した領域（以下、離間領域と呼ぶ）とでは
エッチング特性が異なる。このため離間領域において最
適になるようにエッチングの条件を設定すると、分岐領
域ではポリマーのデポジションが弱くエッチングストッ
パ膜４８、シリコン酸化膜２２、サイドウォール酸化膜
３２までもがエッチングされることがあった。

【００１７】このようにエッチングストッパ膜４８、シ
リコン酸化膜２２、サイドウォール酸化膜３２がエッチ
ングされると、分岐領域において配線２６が溝５６内
に、配線２８が溝５８内に露出してしまい、結果として
絶縁しなければならない配線２６と埋め込み配線６２と
が、又は配線２８と埋め込み配線６４とが短絡してしま
うことがあった（図１２（ａ））。

【００１８】また、分岐領域において最適になるように
エッチングの条件を設定すると離間領域ではポリマーの
デポジションが優勢になり、溝５６、５８の端部ではエ
ッチングの進行が低下し、配線２６、２８上に層間絶縁
膜５４が裾を引いて残存し、次工程でエッチングストッ
パ膜４８を除去しても配線２６、２８が露出せず、配線
２６、２８と埋め込み配線６２、６４とのコンタクトを
とれないことがあった。

【００１９】本発明の目的は、埋め込み配線を用いる半
導体装置において、溝形成を容易にできる半導体装置の
構造及びその製造方法を提供することにある。

【００２０】

【課題を解決するための手段】上記目的は、下地基板上
に形成され、主配線部と、前記主配線部から分岐した枝
部とを有する第１の配線と、前記下地基板上に形成さ
れ、前記第１の配線の前記主配線部とほぼ並行する主配
線部と、前記主配線部から分岐した枝部とを有する第２
の配線と、前記第１の配線及び前記第２の配線上に設け
られた絶縁膜に埋め込まれた埋め込み配線であって、前
記第１の配線の前記主配線部とほぼ並行して設けられ、
前記第１の配線の前記枝部上及び前記第２の配線の前記
枝部上を通る第３の配線とを有し、前記第３の配線は、
前記第１の配線の前記枝部と絶縁され、前記第２の配線
の前記枝部において前記第２の配線と接続されているこ
とを特徴とする半導体装置によって達成される。このよ
うにして半導体装置を構成することにより、第３の配線
を埋め込む溝の開口を容易に行うことができる。

【００２１】また、上記の半導体装置において、前記第
３の配線は、分岐がない略直線形状よりなることが望ま
しい。これにより、第３の配線下に絶縁すべき他の配線
が延在している場合にも、溝がこの配線まで達すること
を防止することができる。また、上記の半導体装置にお
いて、前記第３の配線は、端部より所定の距離離間した
領域において前記第２の配線と接続されていることが望
ましい。このようにして半導体装置を構成することによ
り、第３の配線を埋め込む溝を開口する際に端部の側壁
の影響を受けずにエッチングすることができるので、第
２の配線と第３の配線とを確実に接続することができ
る。

【００２２】また、上記の半導体装置において、前記第
２の配線は、少なくとも前記第３の配線の前記端部と、
前記端部より所定の距離離間した前記領域とを含む領域
下に延在することが望ましい。また、上記目的は、第１
のロードトランジスタと第１のドライバトランジスタよ
りなる第１のインバータと、第２のロードトランジスタ
と第２のドライバトランジスタよりなる第２のインバー
タとにより構成されてなるメモリセルを有する半導体装
置であって、前記第１のロードトランジスタのゲート電
極と前記第１のドライバトランジスタのゲート電極を含
み、主配線部と、前記主配線部から分岐した枝部とを有
する第１の配線と、前記第２のロードトランジスタのゲ
ート電極と前記第２のドライバトランジスタのゲート電
極を含み、主配線部と、前記主配線部から分岐した枝部
とを有する第２の配線と、前記第１の配線及び前記第２
の配線上に形成された絶縁膜に埋め込まれ、前記第１の
配線の前記主配線部とほぼ並行に配された埋め込み配線
であって、前記第１のロードトランジスタの一方の拡散
層と、前記第１のドライバトランジスタの一方の拡散層
とを接続し、前記枝部において前記第２の配線と接続さ
れた第３の配線と、前記絶縁膜に埋め込まれ、前記第２
の配線の前記主配線部とほぼ並行に配された埋め込み配
線であって、前記第２のロードトランジスタの一方の拡
散層と、前記第２のドライバトランジスタの一方の拡散
層とを接続し、前記枝部において前記第１の配線と接続
された第４の配線とを有することを特徴とする半導体装
置によっても達成される。このようにして半導体装置を
構成することにより、第３及び第４の配線を埋め込む溝
を均一に開口することができるので、ゲート電極をなす
第１の配線及び第２の配線と、埋め込み配線である第３
の配線及び第４の配線とを容易に交差接続することがで
きる。これにより、ＣＭＯＳ型のＳＲＡＭを容易に構成
することができる。

【００２３】また、上記の半導体装置において、前記第
３の配線は、前記第１の配線と前記第２の配線との間に
設けられており、前記第４の配線は、前記第２の配線と
前記第３の配線との間に設けられていることが望まし
い。また、上記の半導体装置において、記第３の配線
は、端部より所定の距離離間した領域において前記第２
の配線に接続され、前記第４の配線は、端部より所定の
距離離間した領域において前記第１の配線に接続されて
いることが望ましい。このようにして半導体装置を構成
することにより、第３、第４の配線を埋め込む溝を開口
する際に端部の側壁の影響を受けずにエッチングするこ
とができるので、第１の配線及び第２の配線を、それぞ
れ第４の配線及び第３の配線に確実に接続することがで
きる。

【００２４】また、上記の半導体装置において、前記第
２の配線は、少なくとも前記第３の配線の前記端部と、
前記端部より所定の距離離間した前記領域とを含む領域
下に延在し、前記第１の配線は、少なくとも前記第４の
配線の前記端部と、前記端部より所定の距離離間した前
記領域とを含む領域下に延在することが望ましい。ま
た、上記目的は、下地基板上に形成された第１の配線
と、前記下地基板上に形成され、前記第１の配線とほぼ
並行に配された第２の配線と、前記第１の配線及び前記
第２の配線上に設けられた絶縁膜に埋め込まれた埋め込
み配線であって、前記第１の配線とほぼ並行する主配線
部と、前記主配線部から分岐して設けられ、前記第１の
配線と交差し、前記第２の配線上に延びる枝部とを有す
る第３の配線とを有し、前記枝部が前記主配線部より分
岐する分岐点は、前記第１の配線から所定の距離離間し
て配置されており、前記枝部は、前記第１の配線と絶縁
され、前記第２の配線に接続されていることを特徴とす
る半導体装置によっても達成される。このようにして半
導体装置を構成することにより、第３の配線を埋め込む
溝内に第１の配線が露出することを防止することができ
る。

【００２５】また、上記の半導体装置において、前記第
３の配線は、前記枝部の端部より所定の距離離間した領
域において前記第２の配線と接続されていることが望ま
しい。このようにして半導体装置を構成することによ
り、第３の配線を埋め込む溝を開口する際に端部の側壁
の影響を受けずにエッチングすることができるので、第
２の配線と第３の配線とを確実に接続することができ
る。

【００２６】また、上記の半導体装置において、前記第
２の配線は、少なくとも前記枝部の前記端部と、前記端
部より所定の距離離間した前記領域とを含む領域下に延
在することが望ましい。また、上記目的は、第１のロー
ドトランジスタと第１のドライバトランジスタよりなる
第１のインバータと、第２のロードトランジスタと第２
のドライバトランジスタよりなる第２のインバータとに
より構成されてなるメモリセルを有する半導体装置であ
って、前記第１のロードトランジスタのゲート電極と前
記第１のドライバトランジスタのゲート電極を含む第１
の配線と、前記第２のロードトランジスタのゲート電極
と前記第２のドライバトランジスタのゲート電極を含む
第２の配線と、前記第１の配線及び前記第２の配線上に
形成された絶縁膜に埋め込まれた埋め込み配線であっ
て、前記第１の配線とほぼ並行する主配線部と、前記主
配線部から分岐して設けられ、前記第１の配線と交差
し、前記第２の配線上に延びる枝部とを有し、前記第１
のロードトランジスタの一方の拡散層と、前記第１のド
ライバトランジスタの一方の拡散層とを接続し、前記枝
部において前記第２の配線と接続された第３の配線と、
前記絶縁膜に埋め込まれた埋め込み配線であって、前記
第２の配線とほぼ並行する主配線部と、前記主配線部か
ら分岐して設けられ、前記第２の配線と交差し、前記第
１の配線上に延びる枝部とを有し、前記第２のロードト
ランジスタの一方の拡散層と、前記第２のドライバトラ
ンジスタの一方の拡散層とを接続し、前記枝部において
前記第１の配線と接続された第４の配線とを有し、前記
第３の配線の前記枝部が前記主配線部より分岐する分岐
点は、前記第１の配線から所定の距離離間して配置され
ており、前記枝部は、前記第１の配線と絶縁され、前記
第２の配線に接続されており、前記第４の配線の前記枝
部が前記主配線部より分岐する分岐点は、前記第２の配
線から所定の距離離間して配置されており、前記枝部
は、前記第２の配線と絶縁され、前記第１の配線に接続
されていることを特徴とする半導体装置によっても達成
される。このようにして半導体装置を構成することによ
り、第３及び第４の配線を埋め込む溝内に絶縁すべき配
線が露出することがないので、ゲート電極をなす第１の
配線及び第２の配線と、埋め込み配線である第３の配線
及び第４の配線とを容易に交差接続することができる。
これにより、ＣＭＯＳ型のＳＲＡＭを容易に構成するこ
とができる。

【００２７】また、上記の半導体装置において、前記第
３の配線は、前記枝部の端部より所定の距離離間した領
域において前記第２の配線に接続され、前記第４の配線
は、前記枝部の端部より所定の距離離間した領域におい
て前記第１の配線に接続されていることが望ましい。こ
のようにして半導体装置を構成することにより、第３、
第４の配線を埋め込む溝を開口する際に端部の側壁の影
響を受けずにエッチングすることができるので、第１の
配線及び第２の配線を、それぞれ第４の配線及び第３の
配線に確実に接続することができる。

【００２８】また、上記の半導体装置において、前記第
２の配線は、少なくとも前記第３の配線の前記枝部の前
記端部と、前記端部より所定の距離離間した前記領域と
を含む領域下に延在し、前記第１の配線は、少なくとも
前記第４の配線の前記枝部の前記端部と、前記端部より
所定の距離離間した前記領域とを含む領域下に延在する
ことが望ましい。

【００２９】

【発明の実施の形態】

［第１実施形態］本発明の第１実施形態による半導体装
置の製造方法について図１乃至図５を用いて説明する。
図１は本実施形態による半導体装置の構造を示す平面
図、図２乃至図５は本実施形態による半導体装置の製造
方法を示す平面図及び断面図である。

【００３０】始めに、本実施形態による半導体装置の構
造を図１を用いて説明する。シリコン基板上には、素子
分離膜によって画定された素子領域１４ａ、１４ｂ、１
６ａ、１６ｂが独立して形成されている。素子領域１４
ａにはロードトランジスタＬ１が形成され、素子領域１
４ｂにはロードトランジスタＬ２が形成され、素子領域
１６ａにはドライバトランジスタＤ１及びトランスファ
トランジスタＴ１が形成され、素子領域１６ｂにはドラ
イバトランジスタＤ２及びトランスファトランジスタＴ
２が形成されている。

【００３１】ロードトランジスタＬ１及びドライバトラ
ンジスタＤ１のゲート電極は、シリコン基板１０上に第
１の方向に延在する共通の配線２６によって形成されて
いる。ロードトランジスタＬ２及びドライバトランジス
タＤ２のゲート電極は、配線２６に併行して延在する共
通の配線２８によって形成されている。トランスファト
ランジスタＴ１、Ｔ２のゲート電極は、第１の方向と直
交する第２の方向に延在する共通の配線３０によって形
成されている。配線３０はワード線をも構成する。

【００３２】配線２６、２８は、第１の方向に延びる主
配線部から枝分かれして第２の方向に延びる枝部６６を
それぞれ有しており、その端部に設けられたコンタクト
領域２４において後述する埋め込み配線６４、６２にそ
れぞれ接続されている。ロードトランジスタＬ１、ドラ
イバトランジスタＤ１、トランスファトランジスタＴ１
のソース／ドレイン拡散層３４、３６は、埋め込み配線
６２によって互いに接続されている。埋め込み配線６２
は更に、コンタクト領域２４において配線２８と接続さ
れている。

【００３３】ロードトランジスタＬ２、ドライバトラン
ジスタＤ２、トランスファトランジスタＴ２のソース／
ドレイン拡散層３８、４０は、埋め込み配線６４によっ
て互いに接続されている。埋め込み配線６４は更に、コ
ンタクト領域２４において配線２６と接続されている。
このようにして、配線２６、２８と埋め込み配線６２、
６４とを交差接続し、ロードトランジスタＬ１、Ｌ２、
ドライバトランジスタＤ１、Ｄ２よりなるフリップフロ
ップ回路によりＣＭＯＳ型のＳＲＡＭが構成されてい
る。

【００３４】ここで、本実施形態による半導体装置は、
ゲート電極を構成する配線２６、２８に枝部６６を設
け、埋め込み配線６２、６４を略直線形状をしているこ
とに特徴がある。また、埋め込み配線６２、６４を略直
線形状にするために、ほぼ併行に延在する２本の配線２
６、２８の間に埋め込み配線６２、６４を配置し、これ
ら配線間の交差接続を実現している。なお、本明細書に
いう略直線形状とは、分岐をもたないパターンを意味す
るものであり、一直線のパターンに限らず、屈曲したパ
ターンや曲線状のパターンであってもよい。

【００３５】本実施形態による半導体装置においてこの
ようにパターンをレイアウトしたのは次の理由による。
図８に示す従来の半導体装置では、埋め込み配線６２、
６４に枝部を設け、配線２６、２８と埋め込み配線６
２、６４とを交差接続するが、分岐パターンを有する溝
５６、５８を形成する際には分岐領域と離間領域とでは
エッチング特性が異なることがあった。

【００３６】このようにエッチング特性が場所によって
変化するのは、分岐領域と離間領域とでアスペクト比が
異なるためである。これは、溝５６、５８を形成する際
のリソグラフィー工程において光の近接効果によって分
岐領域の角部６８が丸みを帯びるからである（図１３参
照）。角部６８が丸みを帯びる長さが溝幅に比して十分
に大きくなると、分岐領域のアスペクト比と、離間領域
のアスペクト比とが異なる。このように実効的なアスペ
クト比が変化すると、ポリマーのデポジションとエッチ
ングの競争反応のバランスがくずれ、場所によりエッチ
ング特性が異なってしまう。

【００３７】アスペクト比の小さい分岐領域ではアスペ
クト比が大きい離間領域よりもポリマーのデポジション
が弱くなるため、離間領域において最適になるようにエ
ッチングの条件を設定すると分岐領域ではエッチングス
トッパ膜４８との選択比が低下し、最悪の場合にはシリ
コン酸化膜２２、サイドウォール酸化膜３２までもが層
間絶縁膜５４のエッチングの際にエッチングされること
になる。

【００３８】そこで、本実施形態では、配線２６、２８
及び埋め込み配線６２、６４を上記のようにレイアウト
することにより溝内のエッチング特性がほぼ同等になる
ようにし、配線２６、２８と埋め込み配線６２、６４と
の交差接続を実現している。次に、本実施形態による半
導体装置の製造方法について図２乃至図５を用いて説明
する。

【００３９】まず、シリコン基板１０上に、例えば通常
のＬＯＣＯＳ法により、膜厚約２５０ｎｍの素子分離膜
１２を形成し、素子領域１４ａ、１４ｂ、１６ａ、１６
ｂを画定する。次いで、イオン注入法によりレトログレ
ードウェルを形成する。Ｐ型のロードトランジスタＬ
１、Ｌ２を形成する素子領域１４ａ、１４ｂには、例え
ば、加速エネルギー１ＭｅＶでＰ（燐）イオンを５×１
０¹³ｃｍ^-2のドーズ量で注入してＮウェルを形成し、加
速エネルギー２００ｋｅＶでＰイオンを５×１０¹²ｃｍ
^-2のドーズ量で注入してチャネルストッパを形成し、加
速エネルギー１００ｋｅＶでＰイオンを５×１０¹²ｃｍ
^-2のドーズ量で注入してトランジスタの閾値電圧を調整
する。

【００４０】Ｎ型のドライバートランジスタＤ１、Ｄ
２、トランスファトランジスタＴ１、Ｔ２を形成する素
子領域１６ａ、１６ｂには、例えば、加速エネルギー５
００ｋｅＶでＢ（ボロン）イオンを５×１０¹³ｃｍ^-2の
ドーズ量で注入してＰウェルを形成し、加速エネルギー
１００ｋｅＶでＢイオンを５×１０¹²ｃｍ^-2のドーズ量
で注入してチャネルストッパを形成し、加速エネルギー
５０ｋｅＶでＢイオンを５×１０¹²ｃｍ^-2のドーズ量で
注入してトランジスタの閾値電圧を調整する。

【００４１】続いて、膜厚約６ｎｍのゲート絶縁膜１８
を熱酸化法により形成した後、膜厚約１８０ｎｍの導電
膜２０と、膜厚約８５ｎｍのシリコン酸化膜２２を、例
えばＣＶＤ法により堆積する（図２（ａ）、（ｂ））。
この後、後工程でゲート電極と埋め込み配線とを接続す
るためのコンタクト領域２４のシリコン酸化膜２２を除
去する（図２（ｃ）、（ｄ））。

【００４２】次いで、シリコン酸化膜２２、導電膜２０
を所定のパターンに加工し、配線２６、２８、３０を形
成する。配線２６、２８にはコンタクト領域２４に達す
る枝部６６を設け、後工程で埋め込み配線と接続できる
ようしておく。続いて、例えばＣＶＤ法によりシリコン
酸化膜を堆積した後、ＲＩＥ（反応性イオンエッチン
グ）法を用いてこのシリコン酸化膜を異方性エッチング
し、配線２６、２８、３０及びシリコン酸化膜２２の側
壁にサイドウォール酸化膜３２を形成する（図３
（ａ）、（ｂ））。

【００４３】この後、配線２６、２８、３０及びサイド
ウォール酸化膜３２をマスクとしてイオン注入を行い、
素子領域１４ａ、１４ｂにそれぞれＰ型のソース／ドレ
イン拡散層３４、３８を、素子領域１６ａ、１６ｂにそ
れぞれＮ型のソース／ドレイン拡散層３６、４０を形成
する。次いで、通常のサリサイドプロセスにより、ソー
ス／ドレイン拡散層３４、３６、３８、４０上、コンタ
クト領域２４内に露出した配線２６、２８上に自己整合
でシリサイド膜４６を形成する（図３（ｃ））。

【００４４】例えば、スパッタ法により全面にコバルト
などの高融点金属膜を堆積して熱処理し、ソース／ドレ
イン拡散層３４、３６、３８、４０上及びコンタクト領
域２４内に露出した配線２６、２８上において選択的に
シリサイド化反応を生じさせ、この領域のコバルト膜を
シリサイド化する。この後、未反応のコバルト膜を除去
し、ソース／ドレイン拡散層３４、３６、３８、４０
上、コンタクト領域２４内に露出した配線２６、２８上
にのみシリサイド膜４６を残存させる。

【００４５】続いて、膜厚約７０ｎｍのシリコン窒化膜
を、例えばプラズマＣＶＤ法により堆積し、シリコン窒
化膜よりなるエッチングストッパ膜４８を形成する。こ
の後、エッチングストッパ膜４８上に、膜厚約２００ｎ
ｍのシリコン酸化膜５０を、例えばＴＥＯＳ（Tetraeth
oxysilane：（Ｃ₂Ｈ₅）₄ＯＨ）を原料に用いたプラズマ
ＣＶＤ法により堆積する。

【００４６】次いで、シリコン酸化膜５０上にＳＯＧ
（Spin On Glass）を回転塗布し、平坦部の平均膜厚が
約１００ｎｍのＳＯＧ膜５２を形成する。こうして、シ
リコン酸化膜５０、ＳＯＧ膜５２よりなる層間絶縁膜５
４を形成する（図３（ｄ））。なお、シリコン酸化膜５
０及びＳＯＧ膜５２により層間絶縁膜５４の表面を平坦
化する代わりに、シリコン酸化膜５０を厚く成膜し、Ｃ
ＭＰ（Chemical Mechanical Polishing）法によりその
表面を研磨することによって平坦化してもよい。

【００４７】続いて、通常のリソグラフィー技術によ
り、配線を埋め込む溝を開口するためのレジストパター
ンを形成する。例えば、ＫｒＦエキシマレーザ光を用
い、幅約０．３μｍ程度の抜きパターンを形成する。こ
の後、このレジストパターンをマスクとしてＳＯＧ膜５
２及びシリコン酸化膜５０を異方性エッチングし、エッ
チングストッパ膜４８に達する溝５６、５８を開口す
る。

【００４８】例えば、Ｃ₄Ｆ₈を５０ｓｃｃｍの流量で、
Ａｒを１００ｓｃｃｍの流量でそれぞれ流し、ソースパ
ワーを２０００Ｗ、バイアスパワーを１０００Ｗとし
て、圧力５ｍＴｏｒｒの高密度プラズマ雰囲気中におい
てエッチングを行う。なお、本実施形態では枝部を設け
ないパターンに溝５６、５８を加工するので、リソグラ
フィー工程における近接効果が溝幅に影響を与えること
はない。これにより、溝内のエッチング特性がほぼ同等
になるので、配線２６、２８上のシリコン酸化膜２２上
のエッチングストッパ膜４８が局所的に過剰エッチング
されることがない。

【００４９】また、前述のように溝の端部ではリソグラ
フィー工程における近接効果の影響により実効的にアス
ペクト比が大きくなり、エッチングの進行が低下する
が、本実施形態による半導体装置では配線２６、２８と
埋め込み配線とのコンタクト領域２４を溝の端部に設け
ないので、溝の端部においてエッチングの進行が低下し
た場合にもコンタクト領域２４の配線２６、２８上に層
間絶縁膜５４が残存することはない。従って、ゲート電
極を構成する配線と埋め込み配線とのコンタクトを確実
に形成することができる。

【００５０】なお、コンタクト領域２４は、溝の端部か
ら少なくとも露光波長の７０％に相当する距離以上離間
してレイアウトすれば、上記の効果を得ることができ
る。溝の端部から少なくとも露光光波長の７０％に相当
する距離以上の接続領域を確保してレイアウトすれば、
溝の端部がコンタクト領域２４内に延在してもよい。こ
れに関しては、第２実施形態において詳述する。

【００５１】次いで、溝５６、５８内のエッチングスト
ッパ膜４８をエッチングし、所定の領域まで溝５６、５
８を開口する。このエッチングにより、溝５６内にはソ
ース／ドレイン拡散層３６、配線２８、ソース／ドレイ
ン電極３４上に形成されたシリサイド膜４６が露出す
る。同様に、溝５８内にはソース／ドレイン拡散層４
０、配線２６、ソース／ドレイン電極３８上に形成され
たシリサイド膜４６が露出する（図４（ａ）〜
（ｃ））。

【００５２】続いて、膜厚約２０ｎｍのチタン膜と、膜
厚約５０ｎｍの窒化チタン膜とを連続して成膜し、層間
絶縁膜５４上、及び溝５６、５８内壁にチタン膜と窒化
チタン膜との積層膜よりなるバリアメタル６０を形成す
る。この後、ＣＶＤ法により膜厚約４５０ｎｍのタング
ステン膜を成膜して溝５６、５８内にタングステンを完
全に埋め込む。

【００５３】次いで、タングステン膜及びバリアメタル
６０を異方性エッチングして層間絶縁膜５４上のタング
ステン膜及びバリアメタル６０を除去し、溝５６内に埋
め込まれた埋め込み配線６２と、溝５８に埋め込まれた
埋め込み配線６４を形成する。（図５（ａ）〜
（ｃ））。なお、タングステン膜及びバリアメタル６０
を異方性エッチングして埋め込み配線６２、６４を形成
する代わりに、タングステン膜及びバリアメタル６０を
ＣＭＰ法により研磨して埋め込み配線６２、６４を形成
してもよい。

【００５４】このとき、配線２６と埋め込み配線６２が
交わる領域では配線２６上部がシリコン酸化膜２２に覆
われ、側壁がサイドウォール酸化膜３２により覆われて
いるので、配線２６と埋め込み配線６２とが短絡される
ことはない。一方、配線２８と埋め込み配線６２が交わ
るコンタクト領域２４では、配線２８上のシリコン酸化
膜２２を予め除去しておくので、溝５６を開口する際に
配線２８が露出され、埋め込み配線６２と配線２８とが
シリサイド膜４６を介して接続されることになる。こう
して、配線２６と埋め込み配線６２とを電気的に接続せ
ずに立体交差し、配線２８と埋め込み配線６２とを接続
することができる。同様に、配線２８と埋め込み配線６
４とを電気的に接続せずに立体交差し、配線２６と埋め
込み配線６４とを接続することができる。

【００５５】このように、本実施形態によれば、埋め込
み配線を略直線形状にするので、配線を埋め込む溝を容
易に形成することができる。 ［第２実施形態］本発明の第２実施形態による半導体装
置について図６及び図７を用いて説明する。

【００５６】図６は本実施形態による半導体装置の構造
を示す平面図、図７は本実施形態による半導体装置の構
造を示す概略断面図である。始めに、本実施形態による
半導体装置の構造を図６を用いて説明する。シリコン基
板上には、素子分離膜によって画定された素子領域１
４、１６が独立して形成されている。素子領域１４に
は、ロードトランジスタＬ１、Ｌ２が形成されている。
素子領域１６には、ドライバトランジスタＤ１、Ｄ２及
びトランスファトランジスタＴ１、Ｔ２が形成されてい
る。

【００５７】ロードトランジスタＬ１及びドライバトラ
ンジスタＤ１のゲート電極は、シリコン基板上に第１の
方向に延在する共通の配線２６よって形成されている。
ロードトランジスタＬ２及びドライバトランジスタＤ２
のゲート電極は、ゲート電極２６に併行して延在する共
通の配線２８によって形成されている。トランスファト
ランジスタＴ１、Ｔ２のゲート電極は、第１の方向と直
交する第２の方向に延在する共通の配線３０によって形
成されている。配線３０はワード線をも構成する。

【００５８】ロードトランジスタＬ１、ドライバトラン
ジスタＤ１、トランスファトランジスタＴ１のソース／
ドレイン拡散層３４、３６は、埋め込み配線６２によっ
て互いに接続されている。埋め込み配線６２は更に、コ
ンタクト領域２４上において配線２８に接続されてい
る。ロードトランジスタＬ２、ドライバトランジスタＤ
２、トランスファトランジスタＴ２のソース／ドレイン
拡散層３８、４０は、埋め込み配線６４によって互いに
接続されている。更に、埋め込み配線６４はコンタクト
領域２４上において配線２６に接続されている（図
６）。

【００５９】このようにして、ロードトランジスタＬ１
及びドライバトランジスタＤ１よりなるインバータと、
ロードトランジスタＬ２及びドライバトランジスタＤ２
よりなるインバータとを有するフリップフロップ回路に
よりＣＭＯＳ型のＳＲＡＭが構成されている（図９参
照）。ここで、本実施形態による半導体装置は、埋め込
み配線６２の枝部７０が分岐する分岐点と配線２６との
距離、及び埋め込み配線６４の枝部７２が分岐する分岐
点と配線２８との距離が、所定の距離Ｌ以上離間してい
ることに特徴がある。

【００６０】上述のように、図８に示す従来の半導体装
置では、埋め込み配線６２、６４に枝部を設け、配線２
６、２８と埋め込み配線６２、６４とを交差接続する
が、分岐パターンを有する溝５６、５８を形成する際に
は分岐領域と離間領域とではエッチング特性が異なるこ
とがあった。このようにエッチング特性が異なる原因
は、リソグラフィー工程における近接効果によって分岐
領域と離間領域とでアスペクト比が異なるためである
が、この現象に鑑み本願発明者等が検討を行った結果、
溝を形成する際のリソグラフィー工程において光の近接
効果の影響によりエッチング特性が変化する領域は、溝
が分岐する位置からリソグラフィーにおける露光波長の
約７０％の長さに相当する距離だけ離間した領域までに
限られることが判った。

【００６１】例えば、波長が２４８ｎｍのＫｒＦエキシ
マレーザ光を用いて溝をパターニングする際には、溝が
分岐する位置から約１７４ｎｍ以上離間した領域ではエ
ッチング特性はほぼ同等であった。従って、配線２６、
２８と埋め込み配線６２、６４との距離Ｌを、少なくと
も露光波長の７０％に相当する距離以上離間すれば、配
線２６、２８上では離間領域とほぼ同等のエッチング特
性が得られるので、図１２（ａ）に示したように配線２
６、２８上のエッチングストッパ膜４８が局所的に過剰
エッチングされることはなく、溝５６内に配線２６が、
溝５８内に配線２８が露出することを防止することがで
きる（図７）。これにより、配線２６、２８と埋め込み
配線６２、６４の交差接続を実現することができる。

【００６２】なお、リソグラフィー工程における近接効
果の影響は、上述のように溝の端部においても生じるが
（図１２（ｂ）参照）、同様の手段により回避すること
ができる。すなわち、溝の端部ではリソグラフィー工程
における近接効果の影響により実効的にアスペクト比が
大きくなり、エッチングの進行が低下するが、コンタク
ト領域２４を、溝の端部から少なくとも露光波長の７０
％に相当する距離以上離間してレイアウトすれば、端部
においてエッチングの進行が低下した場合にもコンタク
ト領域２４に配線２６、２８を露出することができる。
溝の端部から少なくとも露光光波長の７０％に相当する
距離以上の接続領域を確保してコンタクト領域２４をレ
イアウトし、溝の端部がコンタクト領域２４内に延在す
るようにしてもよい。

【００６３】このように、本実施形態によれば、埋め込
み配線６２の枝部７０が分岐する分岐点と配線２６、及
び埋め込み配線６４の枝部７２が分岐する分岐点と配線
２８を所定の距離だけ離間してレイアウトするので、配
線を埋め込む溝のエッチングの際に埋め込み配線と絶縁
すべき下層配線が溝内に露出することを防止できる。こ
れにより、配線２６、２８と埋め込み配線６２、６４と
の交差接続が可能となり、ＣＭＯＳ型のＳＲＡＭを容易
に構成することができる。 ［変形例］本発明は、上記実施形態に限らず種々の変形
が可能である。

【００６４】例えば、上記実施形態ではＣＭＯＳ型のＳ
ＲＡＭを例に説明したが、本発明は上記実施形態に限定
されるものではない。本発明は、ほぼ並行に配された下
層配線と埋め込み配線とを接続する構造を有する半導体
装置に広く適用することができる。また、第１実施形態
において、埋め込み配線を略直線形状により形成したの
は下層配線と埋め込み配線との短絡を防止するためであ
るので、埋め込み配線の下に下層配線が延在しない領域
では必ずしも略直線形状である必要はない。すなわち、
埋め込み配線の分岐領域と下層配線とが少なくとも露光
波長の７０％に相当する距離だけ離間していれば、分岐
パターンを有する埋め込み配線を形成してもよい。

【００６５】

【発明の効果】以上の通り、本発明によれば、下地基板
上に形成され、主配線部と、主配線部から分岐した枝部
とを有する第１の配線と、下地基板上に形成され、第１
の配線の主配線部とほぼ並行する主配線部と、主配線部
から分岐した枝部とを有する第２の配線と、第１の配線
及び第２の配線上に設けられた絶縁膜に埋め込まれた埋
め込み配線であって、第１の配線の主配線部とほぼ並行
して設けられ、第１の配線の枝部上及び第２の配線の枝
部上を通る第３の配線とを設け、第３の配線が第１の配
線の枝部と絶縁され、第２の配線の枝部において第２の
配線と接続されるように半導体装置を構成することによ
り、第３の配線を埋め込む溝の開口を容易に行うことが
できる。

【００６６】また、上記の半導体装置において、第３の
配線を分岐がない略直線形状により構成するので、第３
の配線下に絶縁すべき他の配線が延在している場合に
も、溝がこの配線まで達することを防止することができ
る。また、上記の半導体装置において、第３の配線を、
端部より所定の距離離間した領域において第２の配線と
接続するので、第３の配線を埋め込む溝を開口する際に
端部の側壁の影響を受けずにエッチングすることができ
るので、第２の配線と第３の配線とを確実に接続するこ
とができる。

【００６７】また、上記の半導体装置において、第２の
配線は、第３の配線の端部と、第３の配線の端部より所
定の距離離間した領域とを含む領域下に延在することが
できる。また、第１のロードトランジスタのゲート電極
と第１のドライバトランジスタのゲート電極を含み、主
配線部と、主配線部から分岐した枝部とを有する第１の
配線と、第２のロードトランジスタのゲート電極と第２
のドライバトランジスタのゲート電極を含み、主配線部
と、主配線部から分岐した枝部とを有する第２の配線
と、第１の配線及び第２の配線上に形成された絶縁膜に
埋め込まれ、第１の配線の主配線部とほぼ並行に配され
た埋め込み配線であって、第１のロードトランジスタの
一方の拡散層と、第１のドライバトランジスタの一方の
拡散層とを接続し、枝部において第２の配線と接続され
た第３の配線と、絶縁膜に埋め込まれ、第２の配線の主
配線部とほぼ並行に配された埋め込み配線であって、第
２のロードトランジスタの一方の拡散層と、第２のドラ
イバトランジスタの一方の拡散層とを接続し、枝部にお
いて第１の配線と接続された第４の配線とにより半導体
装置を構成することにより、第３及び第４の配線を埋め
込む溝を均一に開口することができる。これにより、ゲ
ート電極をなす第１の配線及び第２の配線と、埋め込み
配線である第３の配線及び第４の配線とを容易に交差接
続することができる。これにより、ＣＭＯＳ型のＳＲＡ
Ｍを容易に構成することができる。

【００６８】また、上記の半導体装置では、第３の配線
を第１の配線と第２の配線との間に設け、第４の配線を
第２の配線と第３の配線との間に設けることができる。
また、上記の半導体装置において、記第３の配線を、端
部より所定の距離離間した領域において第２の配線に接
続し、第４の配線を、端部より所定の距離離間した領域
において第１の配線に接続するので、第３、第４の配線
を埋め込む溝を開口する際に端部の側壁の影響を受けず
にエッチングすることができる。これにより、第１の配
線及び第２の配線を、それぞれ第４の配線及び第３の配
線に確実に接続することができる。

【００６９】また、上記の半導体装置において、第２の
配線は、第３の配線の端部と、第３の配線の端部より所
定の距離離間した領域とを含む領域下に延在し、第１の
配線は、第４の配線の端部と、第４の配線の端部より所
定の距離離間した領域とを含む領域下に延在することが
できる。また、下地基板上に形成された第１の配線と、
下地基板上に形成され、第１の配線とほぼ並行に配され
た第２の配線と、第１の配線及び第２の配線上に設けら
れた絶縁膜に埋め込まれた埋め込み配線であって、第１
の配線とほぼ並行する主配線部と、主配線部から分岐し
て設けられ、第１の配線と交差し、第２の配線上に延び
る枝部とを有する第３の配線とを設け、枝部が主配線部
より分岐する分岐点を、第１の配線から所定の距離離間
して配置し、枝部を、第１の配線と絶縁し、第２の配線
に接続することにより、第３の配線を埋め込む溝内に第
１の配線が露出することを防止することができる。

【００７０】また、上記の半導体装置において、第３の
配線は、枝部の端部より所定の距離離間した領域におい
て第２の配線と接続することにより、第３の配線を埋め
込む溝を開口する際に端部の側壁の影響を受けずにエッ
チングすることができるので、第２の配線と第３の配線
とを確実に接続することができる。また、上記の半導体
装置において、第２の配線は、枝部の端部と、端部より
所定の距離離間した領域とを含む領域下に延在すること
ができる。

【００７１】また、第１のロードトランジスタのゲート
電極と第１のドライバトランジスタのゲート電極を含む
第１の配線と、第２のロードトランジスタのゲート電極
と第２のドライバトランジスタのゲート電極を含む第２
の配線と、第１の配線及び第２の配線上に形成された絶
縁膜に埋め込まれた埋め込み配線であって、第１の配線
とほぼ並行する主配線部と、主配線部から分岐して設け
られ、第１の配線と交差し、第２の配線上に延びる枝部
とを有し、第１のロードトランジスタの一方の拡散層
と、第１のドライバトランジスタの一方の拡散層とを接
続し、枝部において第２の配線と接続された第３の配線
と、絶縁膜に埋め込まれた埋め込み配線であって、第２
の配線とほぼ並行する主配線部と、主配線部から分岐し
て設けられ、第２の配線と交差し、第１の配線上に延び
る枝部とを有し、第２のロードトランジスタの一方の拡
散層と、第２のドライバトランジスタの一方の拡散層と
を接続し、枝部において第１の配線と接続された第４の
配線とを設け、第３の配線の枝部が主配線部より分岐す
る分岐点を、第１の配線から所定の距離離間して配置
し、枝部を、第１の配線と絶縁し、第２の配線に接続
し、第４の配線の枝部が主配線部より分岐する分岐点
を、第２の配線から所定の距離離間して配置し、枝部
を、第２の配線と絶縁し、第１の配線に接続することに
より、第３及び第４の配線を埋め込む溝内に絶縁すべき
配線が露出することがないので、ゲート電極をなす第１
の配線及び第２の配線と、埋め込み配線である第３の配
線及び第４の配線とを容易に交差接続することができ
る。これにより、ＣＭＯＳ型のＳＲＡＭを容易に構成す
ることができる。

【００７２】また、上記の半導体装置において、第３の
配線は、枝部の端部より所定の距離離間した領域におい
て第２の配線に接続され、第４の配線は、枝部の端部よ
り所定の距離離間した領域において第１の配線に接続す
ることにより、第３、第４の配線を埋め込む溝を開口す
る際に端部の側壁の影響を受けずにエッチングすること
ができるので、第１の配線及び第２の配線を、それぞれ
第４の配線及び第３の配線に確実に接続することができ
る。

【００７３】また、上記の半導体装置において、第２の
配線は、第３の配線の枝部の端部と、端部より所定の距
離離間した領域とを含む領域下に延在し、第１の配線
は、第４の配線の枝部の端部と、端部より所定の距離離
間した領域とを含む領域下に延在することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の構造
を示す平面図である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す平面図及び断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す平面図及び断面図（その２）である。

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す平面図及び断面図（その３）である。

【図５】本発明の第１実施形態による半導体装置の製造
方法を示す平面図及び断面図（その４）である。

【図６】本発明の第２実施形態による半導体装置の構造
を示す平面図である。

【図７】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。

【図８】従来の半導体装置の構造を示す平面図である。

【図９】ＣＭＯＳ型のＳＲＡＭの構造を示す回路図であ
る。

【図１０】従来の半導体装置の製造方法を示す工程断面
図（その１）である。

【図１１】従来の半導体装置の製造方法を示す工程断面
図（その２）である。

【図１２】従来の半導体装置の課題を説明する図（その
１）である。

【図１３】従来の半導体装置の課題を説明する図（その
２）である。

【符号の説明】

Ｄ１、Ｄ２…ドライバトランジスタ Ｌ１、Ｌ２…ロードトランジスタ Ｔ１、Ｔ２…トランスファトランジスタ １０…シリコン基板 １２…素子分離膜 １４…素子領域 １６…素子領域 １８…ゲート絶縁膜 ２０…導電膜 ２２…シリコン酸化膜 ２４…コンタクト領域 ２６…配線 ２８…配線 ３０…配線 ３２…サイドウォール酸化膜 ３４…ソース／ドレイン拡散層 ３６…ソース／ドレイン拡散層 ３８…ソース／ドレイン拡散層 ４０…ソース／ドレイン拡散層 ４２…ソース／ドレイン拡散層 ４４…ソース／ドレイン拡散層 ４６…シリサイド膜 ４８…エッチングストッパ膜 ５０…シリコン酸化膜 ５２…ＳＯＧ膜 ５４…層間絶縁膜 ５６…溝 ５８…溝 ６０…バリアメタル ６２…埋め込み配線 ６４…埋め込み配線 ６６…枝部 ６８…角部 ７０…枝部 ７２…枝部

Claims (14)

【特許請求の範囲】
1. 【請求項１】 下地基板上に形成され、主配線部と、前
   記主配線部から分岐した枝部とを有する第１の配線と、 前記下地基板上に形成され、前記第１の配線の前記主配
   線部とほぼ並行する主配線部と、前記主配線部から分岐
   した枝部とを有する第２の配線と、 前記第１の配線及び前記第２の配線上に設けられた絶縁
   膜に埋め込まれた埋め込み配線であって、前記第１の配
   線の前記主配線部とほぼ並行して設けられ、前記第１の
   配線の前記枝部上及び前記第２の配線の前記枝部上を通
   る第３の配線とを有し、 前記第３の配線は、前記第１の配線の前記枝部と絶縁さ
   れ、前記第２の配線の前記枝部において前記第２の配線
   と接続されていることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記第３の配線は、分岐がない略直線形状よりなること
   を特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記第３の配線は、端部より所定の距離離間した領域に
   おいて前記第２の配線と接続されていることを特徴とす
   る半導体装置。
4. 【請求項４】 請求項３記載の半導体装置において、 前記第２の配線は、少なくとも前記第３の配線の前記端
   部と、前記端部より所定の距離離間した前記領域とを含
   む領域下に延在することを特徴とする半導体装置。
5. 【請求項５】 第１のロードトランジスタと第１のドラ
   イバトランジスタよりなる第１のインバータと、第２の
   ロードトランジスタと第２のドライバトランジスタより
   なる第２のインバータとにより構成されてなるメモリセ
   ルを有する半導体装置であって、 前記第１のロードトランジスタのゲート電極と前記第１
   のドライバトランジスタのゲート電極を含み、主配線部
   と、前記主配線部から分岐した枝部とを有する第１の配
   線と、 前記第２のロードトランジスタのゲート電極と前記第２
   のドライバトランジスタのゲート電極を含み、主配線部
   と、前記主配線部から分岐した枝部とを有する第２の配
   線と、 前記第１の配線及び前記第２の配線上に形成された絶縁
   膜に埋め込まれ、前記第１の配線の前記主配線部とほぼ
   並行に配された埋め込み配線であって、前記第１のロー
   ドトランジスタの一方の拡散層と、前記第１のドライバ
   トランジスタの一方の拡散層とを接続し、前記枝部にお
   いて前記第２の配線と接続された第３の配線と、 前記絶縁膜に埋め込まれ、前記第２の配線の前記主配線
   部とほぼ並行に配された埋め込み配線であって、前記第
   ２のロードトランジスタの一方の拡散層と、前記第２の
   ドライバトランジスタの一方の拡散層とを接続し、前記
   枝部において前記第１の配線と接続された第４の配線と
   を有することを特徴とする半導体装置。
6. 【請求項６】 請求項５記載の半導体装置において、 前記第３の配線は、前記第１の配線と前記第２の配線と
   の間に設けられており、 前記第４の配線は、前記第２の配線と前記第３の配線と
   の間に設けられていることを特徴とする半導体装置。
7. 【請求項７】 請求項５又は６記載の半導体装置におい
   て、 前記第３の配線は、端部より所定の距離離間した領域に
   おいて前記第２の配線に接続され、 前記第４の配線は、端部より所定の距離離間した領域に
   おいて前記第１の配線に接続されていることを特徴とす
   る半導体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 前記第２の配線は、少なくとも前記第３の配線の前記端
   部と、前記端部より所定の距離離間した前記領域とを含
   む領域下に延在し、 前記第１の配線は、少なくとも前記第４の配線の前記端
   部と、前記端部より所定の距離離間した前記領域とを含
   む領域下に延在することを特徴とする半導体装置。
9. 【請求項９】 下地基板上に形成された第１の配線と、 前記下地基板上に形成され、前記第１の配線とほぼ並行
   に配された第２の配線と、 前記第１の配線及び前記第２の配線上に設けられた絶縁
   膜に埋め込まれた埋め込み配線であって、前記第１の配
   線とほぼ並行する主配線部と、前記主配線部から分岐し
   て設けられ、前記第１の配線と交差し、前記第２の配線
   上に延びる枝部とを有する第３の配線とを有し、 前記枝部が前記主配線部より分岐する分岐点は、前記第
   １の配線から所定の距離離間して配置されており、前記
   枝部は、前記第１の配線と絶縁され、前記第２の配線に
   接続されていることを特徴とする半導体装置。
10. 【請求項１０】 請求項９記載の半導体装置において、 前記第３の配線は、前記枝部の端部より所定の距離離間
    した領域において前記第２の配線と接続されていること
    を特徴とする半導体装置。
11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、 前記第２の配線は、少なくとも前記枝部の前記端部と、
    前記端部より所定の距離離間した前記領域とを含む領域
    下に延在することを特徴とする半導体装置。
12. 【請求項１２】 第１のロードトランジスタと第１のド
    ライバトランジスタよりなる第１のインバータと、第２
    のロードトランジスタと第２のドライバトランジスタよ
    りなる第２のインバータとにより構成されてなるメモリ
    セルを有する半導体装置であって、 前記第１のロードトランジスタのゲート電極と前記第１
    のドライバトランジスタのゲート電極を含む第１の配線
    と、 前記第２のロードトランジスタのゲート電極と前記第２
    のドライバトランジスタのゲート電極を含む第２の配線
    と、 前記第１の配線及び前記第２の配線上に形成された絶縁
    膜に埋め込まれた埋め込み配線であって、前記第１の配
    線とほぼ並行する主配線部と、前記主配線部から分岐し
    て設けられ、前記第１の配線と交差し、前記第２の配線
    上に延びる枝部とを有し、前記第１のロードトランジス
    タの一方の拡散層と、前記第１のドライバトランジスタ
    の一方の拡散層とを接続し、前記枝部において前記第２
    の配線と接続された第３の配線と、 前記絶縁膜に埋め込まれた埋め込み配線であって、前記
    第２の配線とほぼ並行する主配線部と、前記主配線部か
    ら分岐して設けられ、前記第２の配線と交差し、前記第
    １の配線上に延びる枝部とを有し、前記第２のロードト
    ランジスタの一方の拡散層と、前記第２のドライバトラ
    ンジスタの一方の拡散層とを接続し、前記枝部において
    前記第１の配線と接続された第４の配線とを有し、 前記第３の配線の前記枝部が前記主配線部より分岐する
    分岐点は、前記第１の配線から所定の距離離間して配置
    されており、前記枝部は、前記第１の配線と絶縁され、
    前記第２の配線に接続されており、 前記第４の配線の前記枝部が前記主配線部より分岐する
    分岐点は、前記第２の配線から所定の距離離間して配置
    されており、前記枝部は、前記第２の配線と絶縁され、
    前記第１の配線に接続されていることを特徴とする半導
    体装置。
13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 前記第３の配線は、前記枝部の端部より所定の距離離間
    した領域において前記第２の配線に接続され、 前記第４の配線は、前記枝部の端部より所定の距離離間
    した領域において前記第１の配線に接続されていること
    を特徴とする半導体装置。
14. 【請求項１４】 請求項１３記載の半導体装置におい
    て、 前記第２の配線は、少なくとも前記第３の配線の前記枝
    部の前記端部と、前記端部より所定の距離離間した前記
    領域とを含む領域下に延在し、 前記第１の配線は、少なくとも前記第４の配線の前記枝
    部の前記端部と、前記端部より所定の距離離間した前記
    領域とを含む領域下に延在することを特徴とする半導体
    装置。