TWI505407B - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Description

半導體裝置之製造方法及半導體裝置
本發明係關於一種半導體裝置之製造方法及半導體裝置，特別係關於一種具備SRAM之半導體裝置之製造方法及該半導體裝置。
半導體裝置之一形態中有被稱為SOC(System On Chip，系統單晶片)之半導體裝置。該半導體裝置中將複數個邏輯電路及記憶體單元等搭載於1個晶片上。此處，對應用SRAM(Static Random Access Memory，靜態隨機存取記憶體)作為該半導體裝置之記憶體單元之半導體裝置進行說明。
SRAM記憶體單元由使2個反相器交叉耦合之正反器、及2個存取電晶體而構成。正反器中設置有交叉耦合之2個記憶節點。2個記憶節點中存在將一方之記憶節點之電位設為高位準，將另一方之記憶節點之電位設定為低位準之雙穩定狀態，只要施加特定之電源電位，則可保持上述狀態，並將該狀態作為資訊之「1」或「0」而加以記憶。
於通常之具有6個電晶體之SRAM記憶體單元中，記憶節點與接地電位之間連接有驅動電晶體，且記憶節點與電源電位之間連接有負載電晶體。又，記憶節點與位元線之間連接有存取電晶體。資料之寫入與讀出係經由存取電晶體而進行。
為確保讀出範圍，需要於讀出資料時提高存取電晶體之閾值電壓而提高驅動電晶體之電流相對於存取電晶體之電流之比(β比)。另一方面，為確保寫入範圍，需要於寫入資料時降低存取電晶體之閾值電壓而提高存取電晶體之電流相對於負載電晶體之電流之比(γ比)。
作為應對此種要求之存取電晶體，於非專利文獻1所記載之SRAM記憶體單元中提出有將一對暈圈(Halo)區域之雜質濃度設為非對稱之存取電晶體。即，提出使一對暈圈(Halo)區域中之、與記憶節點連接之側之暈圈區域之雜質濃度較與位元線連接之側之暈圈區域之雜質濃度高之存取電晶體。再者，所謂暈圈區域係指經微細化之電晶體中為抑制短通道效應而形成之雜質區域。又，形成暈圈區域之離子注入亦稱為口袋注入。
[先行技術文獻] [非專利文獻] [非專利文獻1]
Jae-Joon Kim,Adiya Bansal,Rahul Rao,Shih-Hsien Lo,and Ching-Te Chuang「Relaxing Conflict Between Read Stability and Writability in 6T SRAM Cell Using Asymmetric Transistors」IEEE ELECTRON DEVICE LETTERS,VOL.30,NO.8,AUGUST 2009。
然而，於具備上述存取電晶體之SRAM中存在如下之問題。
暈圈區域除了形成於存取電晶體之外，亦形成於驅動電晶體及負載電晶體。驅動電晶體及負載電晶體上分別形成之一對暈圈區域之雜質濃度係設為相同之雜質濃度(對稱)，作為存取電晶體及驅動電晶體而形成NMIS(N channel type metal Insulator Semiconductor，N通道型金屬絕緣體半導體)電晶體，其暈圈區域係作為p型雜質區域而形成。另一方面，作為負載電晶體而形成PMIS(P channel type metal Insulator Semiconductor，P通道型金屬絕緣體半導體)電晶體，其暈圈區域係作為n型雜質區域而形成。
於上述SRAM(記憶體單元)中，為相對於存取電晶體、驅動電晶體及負載電晶體之各個而分別形成雜質濃度相同之一對暈圈區域，形成3個阻劑遮罩作為注入遮罩。並且，相對於存取電晶體，為使一對暈圈區域中之一方之暈圈區域之雜質濃度高於另一方之暈圈區域之雜質濃度，進而形成1個阻劑遮罩作為注入遮罩。如此，具備先前之SRAM之半導體裝置中，為形成構成SRAM記憶體單元之各電晶體之暈圈區域，需要至少4個注入遮罩。
本發明係對具備先前之SRAM之半導體裝置提出改善方案而完成者，其目的之一在於提供一種可減少注入遮罩之半導體裝置之製造方法，其另一目的在於提供一種該半導體裝置。
本發明之實施形態之半導體裝置之製造方法係含有靜態隨機存取記憶體之半導體裝置之製造方法，其包含以下之步驟：於半導體基板之主表面形成元件隔離絕緣膜，藉此分別規定應形成第1導電型電晶體之第1元件形成區域及應形成第2導電型電晶體的第2元件形成區域；於第1元件形成區域中，形成包含第1閘極構造與第2閘極構造之閘極構造，該第1閘極構造係配置於相互隔開距離之第1區域及第2區域之間的區域上，第2閘極構造係配置於第2區域、與和第2區域隔開距離之第3區域之間的區域上；形成第1注入遮罩，其具有使第1閘極構造之位於第2區域側之第1側面露出、並且使自第1側面起隔開特定距離之第2區域之部分露出的第1開口部，且覆蓋第1閘極構造之位於第1區域側之第2側面、第1區域及第2元件形成區域；經由第1注入遮罩，對第1開口部而以自與半導體基板之主表面垂直之方向傾斜的角度注入第1雜質；除去第1注入遮罩；形成第2注入遮罩，其具有使第1閘極構造、第2閘極構造、第1區域、第2區域及第3區域露出之第2開口部，且覆蓋第2元件形成區域；經由第2注入遮罩，對第2開口部而以自與半導體基板之主表面垂直之方向傾斜的角度注入第2導電型第2雜質；除去第2注入遮罩；形成電性連接於第1區域之位元線，並且形成將第2元件形成區域之第2導電型電晶體之源極或汲極電極之區域電性連接於第2區域而成為記憶節點之配線。
本發明之實施形態之半導體裝置係含有靜態隨機存取記憶體者，其包含第1記憶節點及第2記憶節點、第1位元線及第2位元線、第1存取電晶體、第2存取電晶體、第1驅動電晶體、及第2驅動電晶體。第1記憶節點及第2記憶節點係記憶資料。第1位元線及第2位元線進行資料之輸入輸出。第1存取電晶體係連接於第1記憶節點與第1位元線之間。第2存取電晶體係連接於第2記憶節點與第2位元線之間。第1驅動電晶體係連接於第1記憶節點與接地配線之間。第2驅動電晶體係連接於第2記憶節點與接地配線之間。第1存取電晶體及第2存取電晶體分別具備存取閘極電極、第1源極或汲極區域、第2源極或汲極區域、第1暈圈區域、及第2暈圈區域。存取閘極電極係於特定之方向上延伸。第1源極或汲極區域係連接於對應之第1位元線或第2位元線，且具有第1導電型雜質。第2源極或汲極區域係連接於對應之第1記憶節點或第2記憶節點，且具有第1導電型雜質。第1暈圈區域於存取閘極電極之正下方之區域中鄰接於第1源極或汲極區域，且具有與第1導電型不同之第2導電型雜質。第2暈圈區域於存取閘極電極之正下方之區域中鄰接於第2源極或汲極區域，且具有雜質濃度高於第1暈圈區域之雜質濃度之第2導電型雜質。第1驅動電晶體及第2驅動電晶體分別具備第3源極或汲極區域、第4源極或汲極區域、第3暈圈區域、及第4暈圈區域。第3源極或汲極區域係連接於對應之第1記憶節點或第2記憶節點，且具有第1導電型雜質。第4源極或汲極區域係連接於接地配線，且具有第1導電型雜質。第3暈圈區域於存取閘極電極之正下方之區域中鄰接於第3源極或汲極區域，且具有與第2暈圈區域之雜質濃度相同程度之雜質濃度之第2導電型雜質。第4暈圈區域於存取閘極電極之正下方之區域中鄰接於第4源極或汲極區域，且具有與第2暈圈區域之雜質濃度相同程度之雜質濃度之第2導電型雜質。
根據本發明之實施形態之半導體裝置之製造方法，可削減用以形成第1導電型電晶體及第2導電型電晶體之暈圈區域之注入遮罩。
實施形態1
首先，對應用SRAM作為記憶體單元之稱作SOC之半導體裝置之一例進行說明。如圖1所示，半導體裝置50中將微控制單元、類比數位轉換器、數位類比轉換器、匯流排控制器等分別實現指定功能之複數個邏輯電路58、及連接於該邏輯電路之若干個且暫時記憶資料之SRAM51等搭載於1個晶片上。以包圍邏輯電路58及SRAM51之方式形成IO(Input Output，輸入輸出)區域59。如圖2所示，SRAM52包括具有矩陣狀配置之複數個記憶體單元之SRAM記憶體單元陣列52、X解碼器53、Y解碼器54、感測放大器55、寫入驅動器56及主控制電路57。
其次，對SRAM記憶體單元之等效電路進行說明。如圖3所示，SRAM記憶體單元係由使2個反相器交叉耦合之正反器、及2個存取電晶體T1、T2而構成。正反器中設置有交叉耦合之2個記憶節點SN1、SN2。存取電晶體T1、T2係連接於記憶節點SN1、SN2與位元線BL、/BL之間。存取電晶體T1、T2之閘極係連接於字元線WL。
正反器中於記憶節點SN1、SN2與接地配線(Vss)之間連接有驅動電晶體T3、T4。又，記憶節點SN1、SN2與電源線(Vdd)之間連接有負載電晶體T5、T6。驅動電晶體T3之閘極、負載電晶體T5之閘極及記憶節點SN2係相互電性連接。又，驅動電晶體T4之閘極、負載電晶體T6之閘極及記憶節點SN1係相互電性連接。
於資料之讀出及寫入前，位元線BL、/BL均被預充電為H位準，例如，於記憶節點SN1、SN2分別記憶H位準、L位準之記憶體單元中讀出資料時，將導通之驅動電晶體T4對位元線/BL充電之電荷經由存取電晶體T2而抽走，從而降低位元線/BL之電位。未圖示之感測放大器檢測位元線/BL之電壓下降。又，於覆寫上述記憶體單元之資料時，未圖示之寫入驅動器進行將充電為H位準之位元線BL及經由存取電晶體T1而對記憶節點N1充電的電荷抽走之動作。
於本半導體裝置之複數個SRAM記憶體單元之各個中，存取電晶體T1、T2中分別形成之一對暈圈區域17中之、連接於記憶節點SN1、SN2一側之暈圈區域17a之雜質濃度，係設定為較連接於位元線BL、/BL一側之暈圈區域17b之雜質濃度高。又，驅動電晶體T3、T4中分別形成之一對暈圈區域17(17c、17c)之雜質濃度，係設定為與暈圈區域17a之雜質濃度相同的濃度。
其次，對SRAM記憶體單元之構造進行說明。圖4係表示構成SRAM單元陣列之記憶體單元之電晶體及連接於該電晶體之接點之佈局的平面圖。該平面圖中，點線圍住之區域之各個構成一個SRAM記憶體單元。各SRAM記憶體單元之電晶體及接點係與其鄰接之記憶體單元配置成鏡面對稱。代表性的是SRAM記憶體單元52a具有存取電晶體T1、T2、驅動電晶體T3、T4及負載電晶體T5、T6。
於半導體基板1之主表面形成元件隔離絕緣膜2，藉此規定相互電性分離之元件形成區域3a、3b。元件形成區域3a係形成於NMIS區域RN。元件形成區域3a中作為n通道型MIS電晶體而形成有存取電晶體T1、T2及驅動電晶體T3、T4。元件形成區域3b係形成於PMIS區域RP。元件形成區域3b中作為p通道型MIS電晶體而形成有負載電晶體T5、T6。
存取電晶體T1、T2之存取閘極電極AG1、AG2、與驅動電晶體T3、T4之驅動閘極電極DG1、DG2係以橫切元件形成區域3a之方式而形成。負載電晶體T5、T6之加載閘極電極LG1、LG2係以橫切元件形成區域3b之方式而形成。又，存取閘極電極AG1、AG2、驅動閘極電極DG1、DG2及加載閘極電極LG1、LG2係以均於一方向上延伸之方式而形成。
圖5係沿以通過圖4中相互鄰接之SRAM記憶體單元52a、52b之驅動電晶體T3、存取電晶體T1之方式而與閘極電極之延伸方向正交之剖面線V-V的剖面圖。相對於存取閘極電極AG1，位於驅動閘極電極DG1之側之相反側之元件形成區域3a之部分(區域A：存取閘極電極AG1、AG11之間之區域)，形成有2個暈圈區域17b、2個延伸區域15、源極或汲極區域16及金屬矽化物膜19。
位於存取閘極電極AG1與驅動閘極電極DG1之間之元件形成區域3a之部分(區域B)、及位於存取閘極電極AG11與驅動閘極電極DG11之間的元件形成區域3a之部分(區域D)，分別形成有暈圈區域17a、暈圈區域17c、2個延伸區域15、源極或汲極區域16及金屬矽化物膜19。
相對於驅動閘極電極DG1而位於存取閘極電極AG1之側之相反側之元件形成區域3a之部分(區域C)、及相對於驅動閘極電極DG11而位於存取閘極電極AG11之側之相反側的元件形成區域3a之部分(區域E)，分別形成有暈圈區域17c、延伸區域15、源極或汲極區域16及金屬矽化物膜19。暈圈區域17a、17b係以到達存取閘極電極AG1、AG11之正下方之區域之方式而形成，暈圈區域17c、17c係以到達驅動閘極電極DG1、DG11之正下方之區域之方式而形成。
以覆蓋存取閘極電極AG1、AG11及驅動閘極電極DG1、DG11之方式，而形成氮化矽膜等之應力襯膜20。以覆蓋該應力襯膜20之方式而形成氧化矽膜(例如TEOS(Tetra Ethyl Ortho Silicate，正矽酸乙酯)膜)等之層間絕緣膜21。形成有貫通層間絕緣膜21及應力襯膜20而電性連接於金屬矽化物膜19之插塞24。插塞24含有TiN膜等之障壁金屬膜22及鎢膜23。分別連接於區域E、D、A、B、C之金屬矽化物19之插塞24構成圖4所示之接點C12、C13、C4、C3、C2。
以覆蓋插塞24之方式，於層間絕緣膜21上形成氮化矽膜等之蝕刻阻止膜25。於該蝕刻阻止膜25上形成有氧化矽膜等之層間絕緣膜26。形成貫通層間絕緣膜26及蝕刻阻止膜25而電性連接於插塞24之銅配線29。銅配線29包含TaN膜等之障壁金屬膜27及銅膜28，構成第1金屬配線。圖5中雖未圖示，但較第1金屬配線更上層進而形成有多層之金屬配線。
其次，對將各電晶體電性連接之多層配線構造進行說明。圖6係表示電晶體與第1金屬配線之連接構造之平面圖。圖7係表示第1金屬配線與第2金屬配線之連接構造之平面圖。圖8係表示第2金屬配線與第3金屬配線之連接構造之平面圖。圖6~圖8表示與1個記憶體單元相對之多層配線構造，上述鄰接之SRAM記憶體單元上之多層配線構造係與圖6~圖8呈鏡面對稱地形成配線圖案，故主要說明SRAM記憶體單元52a。
存取電晶體T1之源極或汲極區域(以下視需要而記做「S‧D」)之一方(區域A)係經由接點C4(插塞24)、第1金屬配線M15(銅配線29)及通孔V13，而電性連接於作為位元線BL之第2金屬配線M23。存取電晶體T1之S‧D之另一方(區域B)係經由接點C3(插塞24)、第1金屬配線M14及接點C6，而電性連接於負載電晶體T5之S‧D之一方、負載電晶體T6之加載閘極電極LG2、及驅動電晶體T4之驅動閘極電極DG2。又，存取電晶體T1之S‧D之另一方(區域B)係電性連接於驅動電晶體T3之S‧D之一方(區域B)。
存取電晶體T1之存取閘極電極AG1係經由接點C1(插塞24)、第1金屬配線M12、通孔V12、第2金屬配線M22及通孔22，而電性連接於作為字元線WL之第3金屬配線M32。驅動電晶體T3之S‧D之另一方(區域C)係經由接點C2(插塞24)、第1金屬配線M11、通孔V11、第2金屬配線M21及通孔21，而電性連接於作為施加有接地電位之接地配線Vss之第3金屬配線M31。負載電晶體T5之S‧D之另一方係經由接點C5、第1金屬配線M13及通孔V14，而電性連接於作為電源配線之第2金屬配線M24。
存取電晶體T2之S‧D之一方係經由接點C9、第1金屬配線M16及通孔V16而電性連接於作為位元線/BL之第2金屬配線M25。存取電晶體T2之S‧D之另一方係經由接點C10、第1金屬配線M17及接點C7，而電性連接於負載電晶體T6之S‧D之一方、負載電晶體T5之加載閘極電極LG1、及驅動電晶體T3之驅動閘極電極DG1。又，存取電晶體T2之S‧D之另一方係電性連接於驅動電晶體T4之S‧D之一方。
存取電晶體T2之存取閘極電極AG2係經由接點C12、第1金屬配線M19、通孔V17、第2金屬配線M26及通孔V23，而電性連接於作為字元線WL之第3金屬配線M32。驅動電晶體T4之S‧D之另一方係經由接點C11、第1配線MI10、通孔V18、第2金屬配線M27及通孔V24，而電性連接於作為施加有接地電位之接地配線Vss之第3金屬配線M33。負載電晶體T6之S‧D之另一方係經由接點C8、第1金屬配線M18及通孔V15而電性連接於作為施加有電源電位之電源配線Vdd之第2金屬配線M24。
因此，如圖4所示，SRAM記憶體單元52a中在接點C1、C12上連接有共用之字元線WL。接點C2、C11上連接有接地配線Vss。接點C5、C8上連接有電源線Vdd。接點C4、C9上分別連接有位元線BL、/BL。接點C3、C6構成記憶節點SN1，接點C7、C10構成記憶節點SN2。
又，於鄰接於記憶體單元52a之SRAM記憶體單元52b中，接點C13構成鄰接之SRAM記憶體單元52b之記憶節點SN1。接點C12上連接有接地配線Vss。連接於位元線BL之接點C4係由SRAM記憶體單元52a、52b共有。
其次，對存取電晶體之構造進行詳細說明。再者，以下參照之剖面圖表示沿與圖4所示之剖面線V-V對應之剖面線之剖面構造。如圖9所示，以橫切元件形成區域3a(參照圖4)之方式而形成之存取電晶體T1(T2)之存取閘極電極AG1，於SiON等之界面層(Inter Layer)6上係以分別積層含有La之HfO2 、HfSiON等具有特定介電常數之High-k膜7、TiN等具有特定功函數之金屬膜8及多晶矽膜9之態樣而形成，且於多晶矽膜9之表面進而形成有鎳矽化物等之金屬矽化物膜19。於存取閘極電極AG1之兩側面上形成有例如氮化矽膜等之補償間隙壁10。該補償間隙壁10之上形成有含有氧化矽膜18a與氮化矽膜18b之側壁間隙壁18。
於夾持存取閘極電極AG1且與存取閘極電極AG1之延伸方向正交(閘極長度方向)之一方(驅動電晶體T3所處之側)之元件形成區域之部分，形成有暈圈區域17a、延伸區域15、源極或汲極區域16及金屬矽化物膜19。另一方面，於另一方之元件形成區域之部分形成有暈圈區域17b、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
如圖9所示，暈圈區域17a、17b係處於分別鄰接於一對之源極或汲極區域16之相互對向之部分之區域，且以自側壁間隙壁18之正下方之區域起到達存取閘極電極AG1之正下方之區域的方式而形成。暈圈區域之雜質濃度為1×1018 /cm3 ~1×1019 /cm3 之等級，但本半導體裝置中，暈圈區域17a之雜質濃度係設定為較暈圈區域17b之雜質濃度高，圖10表示暈圈區域之雜質濃度分佈。橫軸表示存取閘極電極AG1之側面下端部之距離半導體基板之表面部分之深度(箭頭F1、F2)，縱軸表示P型雜質之雜質濃度。於暈圈區域17a、17b中，在存取閘極電極AG1之側面下端部之半導體基板之表面部分，暈圈區域17a之雜質濃度高於暈圈區域17b之雜質濃度。又，分別距離表面為特定深度f1、f2處最先出現雜質濃度之峰值(極大值)，暈圈區域17a之雜質濃度之峰值亦高於暈圈區域17b之雜質濃度之峰值，暈圈區域17a中為約6×1018 /cm3 ，暈圈區域17b中為約5×1018 /cm3 。SRAM記憶體單元之延伸區域之雜質濃度為5×1020 /cm3 ~1×1021 /cm3 ，源極或汲極區域之雜質濃度為約5×1021 /cm3 。
如下所述，本半導體裝置中，存取電晶體T1、T2之一對暈圈區域17中之、連接於記憶節點SN1、SN2一側之暈圈區域17a之雜質濃度係設定為較連接於位元線BL、/BL一側之暈圈區域17b之雜質濃度高，藉此可確保讀出範圍及寫入範圍。
其次，對上述半導體裝置之製造方法進行說明。半導體裝置中除了包含SRAM電路之外亦包含邏輯電路等，但此處係以形成SRAM記憶體單元之存取電晶體及驅動電晶體之方法為中心進行說明。
首先，藉由在半導體基板1之主表面形成元件隔離絕緣膜2，而規定相互電性分離之元件形成區域3a、3b(參照圖4)。其次，如圖11所示，於元件形成區域3a上形成p井4。
繼而，於半導體基板1之表面上以插入界面層6而積層具有特定介電常數之High-k膜7、具有特定功函數之金屬膜8及多晶矽膜9之態樣，形成作為存取閘極電極(AG1、AG11)之閘極構造G、及作為驅動閘極電極(DG1、DG11)之閘極構造G。然後，以覆蓋閘極構造G之方式，於半導體基板1上形成例如氮化矽膜(未圖示)。繼而，藉由對該氮化矽膜實施各向異性蝕刻，而於閘極構造G之兩側面形成補償間隙壁10。
其次，如圖12及圖13所示，藉由實施特定之照相製版處理，而形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩31(注入遮罩A)。阻劑遮罩31係形成如下圖案：覆蓋相對於作為存取閘極電極AG1之閘極構造G而位於作為驅動閘極電極DG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域A：位於存取閘極電極AG1、AG11之間的區域)，且藉由一個開口露出位於作為存取閘極電極AG1之閘極構造G及作為驅動閘極電極DG1之閘極構造G之間的元件形成區域3a之部分(區域B)、以及相對於作為驅動閘極電極DG1之閘極構造G而位於作為存取閘極電極AG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域C)，並且藉由另一開口而露出位於作為存取閘極電極AG11之閘極構造G與作為驅動閘極電極DG11之閘極構造G之間的元件形成區域3a之部分(區域D)、及相對於作為驅動閘極電極DG11之閘極構造G而位於作為存取閘極電極AG11之閘極構造G之側之相反側的元件形成區域3a之部分(區域E)。
即，阻劑遮罩31之各開口部係以跨越鄰接之2個SRAM記憶體單元之方式而形成，連續地露出作為一方之SRAM記憶體單元之存取閘極電極之閘極構造之一側面起至作為另一方之SRAM記憶體單元之存取閘極電極之閘極構造之一側面為止的區域。又，阻劑遮罩31覆蓋作為存取閘極電極之閘極構造之一側面之相反側之側面及鄰接於該側面之元件形成區域之部分，並且覆蓋PMIS區域RP。
其次，如圖14所示，將阻劑遮罩31作為注入遮罩，例如將硼自與閘極構造G之延伸方向大致正交之一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出之區域B及區域C之p井4形成p型雜質區域11a。繼而，如圖15所示，將相同阻劑遮罩31作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方為反方向之另一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出之區域B及區域C之p井4形成p型雜質區域11b(暈圈注入A)。再者，圖14所示之步驟之注入與圖15所示之步驟之注入中，係以相同注入量及相同注入能量而注入硼。
其次，如圖16所示，除去阻劑遮罩31。此時，於元件形成區域3a中之區域A中未形成雜質區域。繼而如圖17所示，藉由實施特定之照相製版處理，而形成成為用以形成暈圈區域之注入遮罩之阻劑遮罩32(注入遮罩B)。阻劑遮罩32係形成為覆蓋PMIS區域RP、且使包含區域A~區域E之NMIS區域RN露出之圖案。
其次，如圖18所示，將阻劑遮罩32(參照圖17)作為注入遮罩，將例如硼自與閘極構造G之延伸方向大致正交之一方，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出之區域A、B、C之p井4形成p型雜質區域11c。繼而如圖19所示，將相同阻劑遮罩32作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方為反方向之另一方，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出之區域A、B、C之p井4形成p型雜質區域11d(暈圈注入B)。
再者，於圖18所示之步驟之注入與圖19所示之步驟之注入中，以相同注入量及相同注入能量而注入硼。又，就注入量而言，圖14及圖15所示之步驟之注入量與圖18及圖19所示之步驟之注入量既可為相同注入量，亦可為不同注入量。進而，就注入能量而言，圖14及圖15所示之步驟之注入能量與圖18及圖19所示之步驟之注入能量既可為相同注入能量，亦可為不同注入能量。
如此，如圖20所示，在區域A中形成有p型雜質區域11c、11d，在區域B~區域E中形成有p型雜質區域11a、11b、11c、11d。p型雜質區域11a、11b、11c、11d之一部分成為暈圈區域。
其次，如圖21所示，將相同阻劑遮罩32作為注入遮罩(注入遮罩B)，將例如磷或砷自與半導體基板1之主表面垂直之方向注入至半導體基板1內，藉此自露出之p井4之表面起遍及特定深度而形成延伸區域15(延伸注入)。其後，除去阻劑遮罩32。再者，圖21所示之延伸注入步驟亦可於圖17所示之遮罩形成步驟後、且圖18及圖19所示之暈圈注入步驟之前而進行，又，圖17~圖21所示之一系列步驟(圖21所示之步驟亦包含於圖18所示之步驟前進行的情形)亦可於圖12~圖16所示的遮罩形成步驟及暈圈注入步驟之前進行。
其次，如圖22所示，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩33(注入遮罩C)。繼而與於元件形成區域3a形成暈圈區域11a、11b、11c、11d之步驟同樣地，將阻劑遮罩33作為注入遮罩，將磷或砷自與半導體基板1之主表面垂直之方向注入至基板1內，藉此於元件形成區域3b形成暈圈區域(未圖示)。然後，將硼自與半導體基板1之主表面垂直之方向注入至半導體基板1內，藉此形成延伸區域(未圖示)。其後，除去阻劑遮罩33。
其次，以覆蓋閘極構造G(存取閘極電極AG1、AG11、驅動閘極電極DG1、DG11等)之方式，依序形成例如氧化矽膜及氮化矽膜(未圖示)。繼而藉由對該氧化矽膜及氮化矽膜實施各向異性蝕刻，而如圖23所示，於閘極構造G之兩側面上形成含有氧化矽膜18a與氮化矽膜18b之側壁間隙壁18。
其次，如圖24所示，形成露出NMIS區域RN且覆蓋PMIS區域RP之阻劑遮罩34。繼而如圖25所示，將阻劑遮罩34(圖24)及側壁間隙壁18等作為注入遮罩，將磷或砷自與半導體基板1之主表面垂直之方向注入至半導體基板1內，藉此自露出之p井4之表面起經過特定深度而形成源極或汲極區域16。其後，除去阻劑遮罩34。
其次，如圖26所示，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩35。繼而將阻劑遮罩35及側壁間隙壁18等作為注入遮罩，將硼自與半導體基板1之主表面垂直之方向注入至半導體基板1內，藉此自露出之元件形成區域3b之表面起經過特定深度而形成源極或汲極區域(未圖示)。其後，除去阻劑遮罩35。
其次，如圖27所示，藉由實施特定之退火處理使注入之雜質熱擴散，藉此使源極或汲極區域16、延伸區域15及暈圈區域17a、17b、17c活化。此時，藉由雜質之熱擴散，源極或汲極區域16、延伸區域15及暈圈區域17a、17b、17c於橫方向及縱(深度)方向上延伸。
其次，如圖28所示，藉由自對準矽化物製程，而於露出之源極或汲極區域16及存取閘極電極AG1、AG11及驅動閘極電極DG1、DG11之多晶矽膜之表面，形成例如鎳矽化物等之金屬矽化物膜19。繼而如圖29所示，以覆蓋存取閘極電極AG1、AG11及驅動閘極電極DG1、DG11之方式，形成例如氮化矽膜等之應力襯膜20。以覆蓋該應力襯膜20之方式，形成氧化矽膜(例如TEOS膜)等之層間絕緣膜21。
其次，藉由對層間絕緣膜21實施各向異性蝕刻，而形成露出金屬矽化物膜19之接觸孔21a(參照圖30)。繼而以覆蓋接觸孔21a之內壁之方式，形成氮化鈦(TiN)等之障壁金屬膜22(參照圖30)，進而，於該障壁金屬膜22之上以填充接觸孔21a內之方式形成鎢膜23(參照圖30)。然後，藉由實施化學機械研磨處理(CMP：Chemical Mechanical Polishing)，除去位於層間絕緣膜21之上面上之障壁金屬膜及鎢膜之部分，如圖30所示，於接觸孔21a內形成含有障壁金屬膜22與鎢膜23之插塞24。
其次，如圖5所示，以覆蓋插塞24之方式形成氮化矽膜等之蝕刻阻止膜25。於該蝕刻阻止膜25上形成氧化矽膜等之層間絕緣膜26。繼而形成露出插塞24之表面之槽26a。然後，以覆蓋槽26a之內壁之方式，形成例如氮化鉭(TaN)等之障壁金屬膜27，進而，於該障壁金屬膜27之上以填充槽26a內之方式形成銅膜28。繼而藉由實施化學機械研磨處理，除去位於層間絕緣膜26之上面上之障壁金屬膜及銅膜之部分，於槽26a內形成含有障壁金屬膜27與銅膜28之銅配線29。銅配線29係對應於第1金屬配線。
之後，以覆蓋銅配線29之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上，藉由與形成插塞24之方法相同的方法，而形成通孔V11~V18(參照圖6)。繼而以覆蓋通孔V11~V18之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上，藉由與形成銅配線29之方法相同的方法，而形成第2金屬配線M21~M27(參照圖7)。
其次，以覆蓋第2金屬配線M21~M27之方式而形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成插塞24之方法相同的方法，而形成通孔V21~V24(參照圖8)。繼而以覆蓋通孔V21~V24之方式而形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成銅配線29之方法相同的方法，而形成第3金屬配線M31~M33(參照圖8)。如此形成SRAM記憶體單元之主要部分。
通常而言，眾所周知的是為確保SRAM記憶體單元之讀出範圍，較理想的是提高β比，為確保寫入範圍較理想的是提高γ比。例如，參照圖3，β比係以驅動電晶體T3(T4)相對於存取電晶體T1(T2)之電流比(其中，存取電晶體與驅動電晶體之間，源極對閘極電壓及源極對汲極電壓均相同)而表示。γ比係以存取電晶體T1(T2)相對於負載電晶體T5(T6)之電流比(存取電晶體與負載電晶體之間，源極對閘極電壓及源極對汲極電壓均相同)而表示。
作為確保讀出範圍及寫入範圍之雙方之方法，有效的是將電流特性根據電流之流動方向而不同之具有非對稱性質的電晶體用作存取電晶體。於本半導體裝置中，具有一對暈圈區域17a、17b之存取電晶體T1、T2中，係將暈圈區域17a之雜質濃度設定為較暈圈區域17b之雜質濃度高。
如圖31所示，於存取電晶體T1(T2)中，將自位於形成有雜質濃度相對高之暈圈區域17a之側之源極或汲極區域朝向位於形成有雜質濃度相對低之暈圈區域17b之側的源極或汲極區域流動之電流設為電流IF，將朝向其反方向流動之電流設為電流IR。相同源極對汲極電壓下之、電流IF、IR與源極對閘極電壓Vgs之關係係如圖32所示者。即，自暈圈區域17a側之源極或汲極區域向暈圈區域17b側之源極或汲極區域流動電流時之電晶體之閾值電壓，較相反之自暈圈區域17b側之源極或汲極區域向暈圈區域17a側之源極或汲極區域流動電流時的電晶體之閾值電壓低。
據此，將雜質濃度相對高之暈圈區域17a形成於記憶節點SN1(SN2)側，將雜質濃度相對低之暈圈區域17b形成於位元線BL(/BL)側，藉此可容易地抑制讀出時自位元線向記憶節點之電流，且可容易地增加寫入時自記憶節點向位元線之電流。藉此，可不使β比劣化而提高γ比，又，可不使γ比劣化而提高β比。或者，可提高β比與γ比之雙方。其結果為，可確保讀出範圍與寫入範圍。
此外於本半導體裝置中，可削減成為用以形成包含此種存取電晶體之各電晶體之暈圈區域之注入遮罩的阻劑遮罩。關於該點將交叉於比較例中進行說明。
比較例之半導體裝置中，首先如圖33所示，藉由在半導體基板101之主表面形成元件隔離絕緣膜102，而規定相互電性分離之元件形成區域103a、103b。其次，以橫切元件形成區域103a之方式，分別於特定位置形成存取電晶體AL之存取閘極電極ALG、存取電晶體AR之存取閘極電極ARG、驅動電晶體NL之驅動閘極電極NLG及驅動電晶體NR之驅動閘極電極NRG。又，以橫切元件形成區域103b之方式，分別於特定位置形成負載電晶體PL之加載閘極電極PLG及負載電晶體PR之加載閘極電極PRG。再者，於圖33中表示有2個SRAM記憶體單元(點線框152a、152b)。
其次，對形成暈圈區域等之步驟進行說明。如圖34所示，首先，形成用以形成存取電晶體AL、AR之暈圈區域之阻劑遮罩131。阻劑遮罩131形成為露出形成有點線框152a內之SRAM記憶體單元之存取電晶體AR之區域RAR、及形成有點線框152b內之SRAM記憶體單元之存取電晶體AL的區域RAL，且覆蓋其他區域。
其次，將阻劑遮罩131作為注入遮罩，對p型雜質進行傾斜離子注入而將其注入至露出的元件形成區域103a，藉此形成暈圈區域。此時，於區域RAL中，向相對於存取電晶體AL而位於驅動電晶體NL側之元件形成區域103a之部分注入更多之p型雜質。又，於區域RAR中，向相對於存取電晶體AR而位於驅動電晶體NR側之元件形成區域103a之部分注入更多的p型雜質。如此，於存取電晶體AL、AR形成雜質濃度非對稱之暈圈區域。其後，除去阻劑遮罩131。
其次，如圖35所示，形成用以形成其他存取電晶體AL、AR之暈圈區域之阻劑遮罩132。阻劑遮罩132形成為露出形成有點線框152a內之SRAM記憶體單元之存取電晶體AL之區域RAL、及形成有點線框152b內之SRAM記憶體單元之存取電晶體AR的區域RAR，且覆蓋其他區域。
其次，將阻劑遮罩132作為注入遮罩，對p型雜質進行傾斜離子注入而將其注入至露出的元件形成區域103a，藉此形成暈圈區域。此時，於區域RAL中，向相對於存取電晶體AL而位於驅動電晶體NL側之元件形成區域103a之部分注入更多的p型雜質。又，於區域RAR中，向相對於存取電晶體AR而位於驅動電晶體NR側之元件形成區域103a之部分注入更多的p型雜質。如此，於存取電晶體AL、AR形成雜質濃度非對稱之暈圈區域。其後，除去阻劑遮罩132。
其次，如圖36所示，形成用以形成負載電晶體PL、PR之暈圈區域及延伸區域之阻劑遮罩133。阻劑遮罩133形成為露出形成有點線框152a內之SRAM記憶體單元之負載電晶體PL、PR之區域、形成有點線框152b內之SRAM記憶體單元之負載電晶體PL、PR的區域，且覆蓋形成有存取電晶體AL、AR及驅動電晶體NL、NR之區域。
其次，將阻劑遮罩133作為注入遮罩，對n型雜質進行傾斜離子注入而將其注入至露出的元件形成區域103b，藉此形成暈圈區域。又，將阻劑遮罩133作為注入遮罩，對p型雜質注入至露出的元件形成區域103b，藉此形成延伸區域。其後，除去阻劑遮罩133。
其次，如圖37所示，形成用以形成驅動電晶體NL、NR之暈圈區域之阻劑遮罩134。阻劑遮罩134形成為露出形成有點線框152a內之SRAM記憶體單元之負載電晶體NL、NR的區域RNL、RNR、及形成有點線框152b內之SRAM記憶體單元之負載電晶體NL、NR的區域RNL、RNR，且覆蓋其他區域。其次，將阻劑遮罩134作為注入遮罩，對p型雜質進行傾斜離子注入而將其注入至露出的元件形成區域103a，藉此形成暈圈區域。其後，除去阻劑遮罩134。
如此，於比較例之半導體裝置中，形成具備非對稱之暈圈區域之SRAM記憶體單元。於該SRAM記憶體單元中，作為用以形成包含非對稱之暈圈區域之暈圈區域之注入遮罩，而需要阻劑遮罩131、阻劑遮罩132、阻劑遮罩133及阻劑遮罩134之至少4個阻劑遮罩。
相對於比較例之半導體裝置，於上述半導體裝置中，存取電晶體T1、T2之非對稱之暈圈區域與驅動電晶體T3、T4之暈圈區域係藉由阻劑遮罩31(注入遮罩A)及阻劑遮罩32(注入遮罩B)而形成。又，負載電晶體T5、T6之暈圈區域係藉由阻劑遮罩33(注入遮罩C)而形成。
即，為形成構成SRAM記憶體單元之各電晶體之暈圈區域，比較例之半導體裝置中需要至少4個注入遮罩(阻劑遮罩)，相對於此上述半導體裝置中可藉由3個注入遮罩(阻劑遮罩)而形成各電晶體之暈圈區域。藉此，可將用以使阻劑遮罩圖案化之照相製版遮罩削減至少1片，其結果為可有助於減少生產成本。
又，於上述半導體裝置中，驅動電晶體T3、T4之一對暈圈區域17c、17c之雜質濃度係與存取電晶體T1、T2之一對暈圈區域17a、17b中之、雜質濃度較高一方之暈圈區域17a的雜質濃度為相同濃度。具體而言，自驅動電晶體T3、T4之驅動閘極電極之側面下端部之半導體基板之表面之部分起之深度方向(與圖9所示的箭頭F1、F2相對應)之雜質濃度分佈，係一對之暈圈區域17c之雙方均為與圖10所示之F1相同的雜質濃度分佈。藉此，驅動電晶體T3、T4之閾值電壓上升，故可抑制漏電流，其結果為可實現耗電之減少。
再者，因閾值電壓上升，驅動電晶體T3、T4之動作速度多少會受到影響。上述半導體裝置中，驅動電晶體T3、T4之驅動閘極電極DG1、DG2之寬度係設定為比存取電晶體T1、T2之存取閘極電極AG1、AG2的寬度更長。藉此，驅動電晶體T3、T4之驅動力提高且可改善動作速度。
又，以於上述半導體裝置之存取電晶體與驅動電晶體中，使用注入遮罩A及注入遮罩B分別進行暈圈注入A與暈圈注入B之後，使用注入遮罩B進行延伸注入之情形為例進行說明，但亦可於進行延伸注入之後進行暈圈注入。該情形時，亦可首先使用注入遮罩B依序進行延伸注入及暈圈注入B，其後使用注入遮罩A進行暈圈注入A。又，亦可使用注入遮罩B依序進行暈圈注入B及延伸注入，其後使用注入遮罩A進行暈圈注入A。
又，作為注入遮罩A、B而形成之阻劑遮罩31、32中，作為開口部(空白之圖案)而形成與鄰接之存取(驅動)閘極電極間之間隔相比充分大的開口部。藉此，即便傾斜注入硼(p型雜質)，亦可將硼確實地注入至應注入之區域，而不會使硼被阻劑遮罩遮蔽。
於變形例上述半導體裝置中，驅動電晶體T3、T4中之一對之暈圈區域17c之雜質濃度係設定為相同雜質濃度。然而，就SRAM之動作而言，驅動電晶體中不會產生自接地配線Vss朝向記憶節點SN1、SN2之電流。因此，例如，如圖38所示，亦可將連接於記憶節點SN1、SN2之S‧D側之暈圈區域17cc之雜質濃度，設為比連接於接地配線Vss之S‧D側之暈圈區域17c的雜質濃度低。
該半導體裝置使用圖39所示之阻劑遮罩40代替圖12所示之阻劑遮罩31來作為注入遮罩A，除此以外藉由與上述圖3所示之半導體裝置之製造方法相同的方法而形成。作為注入遮罩A之阻劑遮罩40具有使自存取閘極電極AG1(閘極構造)之側面直至存取閘極電極AG1與驅動閘極電極DG1(閘極構造)之間之中間為止的區域B之一部分開口之開口部、以及使區域C整體開口之開口部，且覆蓋區域A整體、及區域B之剩餘之一部分及PMIS區域RP。沿圖4所示之剖面線V-V所對應之剖面線之剖面構造係如圖40所示者。與圖5所示之半導體裝置之不同點在於：變形例之半導體裝置中，各記憶體單元之暈圈區域17cc之雜質濃度係與暈圈區域17b之雜質濃度為相同濃度。
實施形態2
於上述實施形態中，以驅動電晶體之一對暈圈區域之雜質濃度相同之情形為例進行了說明。此處，對將存取電晶體之一對暈圈區域之雜質濃度設為非對稱，且亦將驅動電晶體之一對暈圈區域之雜質濃度設為非對稱的半導體裝置進行說明。
首先，對SRAM記憶體單元之等效電路進行說明。如圖41所示，本半導體裝置之各記憶體單元之存取電晶體T1、T2中，分別形成之一對暈圈區域17中之、連接於記憶節點SN1、SN2一側之暈圈區域17a之雜質濃度係設定為較連接於位元線BL、/BL一側之暈圈區域17b的雜質濃度高。又，驅動電晶體T3、T4中，分別形成之一對暈圈區域17(17d、17e)中之、連接於記憶節點SN1、SN2一側之暈圈區域17d之雜質濃度係設定為比連接於接地電位一側之暈圈區域17e的雜質濃度更高。再者，除此以外之構成係與圖3所示之等效電路為相同構成，故對相同構件附上相同符號，且不重複其說明。
其次，對SRAM記憶體單元之構造進行說明。如圖42及圖43所示，於相對於存取閘極電極AG1而位於驅動閘極電極DG1之側之相反側的元件形成區域3a之部分(區域A：位於存取閘極電極AG1、AG11之間的區域)，形成暈圈區域17b、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
於位於存取閘極電極AG1與驅動閘極電極DG1之間之元件形成區域3a之部分(區域B)，形成暈圈區域17a、暈圈區域17d、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
於相對於驅動閘極電極DG1而位於存取閘極電極AG1之側之相反側之元件形成區域3a之部分(區域C)，形成有暈圈區域17e、延伸區域15、源極或汲極區域16及金屬矽化物膜19。於位於存取閘極電極AG11與驅動閘極電極DG11之間之元件形成區域3a之部分(區域D)，形成有暈圈區域17a、暈圈區域17d、延伸區域15、源極或汲極區域16及金屬矽化物膜19。於相對於驅動閘極電極DG11而位於存取閘極電極AG11之側之相反側之元件形成區域3a之部分(區域E)，形成有暈圈區域17e、延伸區域15、源極或汲極區域16及金屬矽化物膜19。暈圈區域17a、17b係以到達存取閘極電極AG1、AG11之正下方之區域之方式而形成，暈圈區域17d、17e係以到達驅動閘極電極DG1、DG11之正下方之區域之方式而形成。
存取電晶體T1、T2之一對暈圈區域17a、17b係以自側壁間隙壁18之正下方之區域起到達存取閘極電極AG1之正下方之區域的方式而形成。暈圈區域17a之雜質濃度係設定為比暈圈區域17b之雜質濃度高。
又，驅動電晶體T3、T4之一對暈圈區域17d、17e中之、暈圈區域17d之雜質濃度係與存取電晶體T1、T2之一對暈圈區域17a、17b中之、雜質濃度較高一方之暈圈區域17a的雜質濃度為相同濃度。另一方面，暈圈區域17e之雜質濃度係與一對暈圈區域17a、17b中之、雜質濃度較低一方之暈圈區域17b之雜質濃度為相同濃度。
再者，除此以外之構成與上述半導體裝置相同，故對相同構件附上相同符號且不重複其說明。又，於圖43中，表示有直至與第1金屬配線對應之銅配線29為止之構造，但關於較該銅配線29更靠上層之配線構造，可應用與圖6~圖8所示之配線構造相同之構造。
其次，對上述半導體裝置之製造方法進行說明。首先，經過與圖4所示之步驟相同之步驟，而於半導體基板1之表面上插入界面層6而形成作為存取閘極電極(AG1)之閘極構造G、及作為驅動閘極電極(DG1)之閘極構造G。繼而於閘極構造G之兩側面形成補償間隙壁10(參照圖4)。
其次，如圖44及圖45所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩36(注入遮罩A)。阻劑遮罩36形成為如下圖案：覆蓋相對於作為存取閘極電極AG1之閘極構造G而位於作為驅動閘極電極DG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域A)，且藉由一個開口而露出位於作為存取閘極電極AG1之閘極構造G與作為驅動閘極電極DG1之閘極構造G之間的元件形成區域3a之部分(區域B)，且覆蓋相對於作為驅動閘極電極DG1之閘極構造G而位於作為存取閘極電極AG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域C)。
即，阻劑遮罩36之各開口部連續地露出自作為各SRAM記憶體單元之存取閘極電極之閘極構造之一側面起直至作為驅動閘極電極之閘極構造之一側面為止的區域。又，阻劑遮罩36覆蓋鄰接於作為存取閘極電極之閘極構造之一側面之相反側之側面及其側面的元件形成區域之部分(連接位元線之區域)，並且覆蓋鄰接於作為驅動閘極電極之閘極構造之一側面之相反側之側面及其側面的元件形成區域之部分(連接接地配線之區域)，進而覆蓋PMIS區域RP。
其次，如圖46所示，將阻劑遮罩36作為注入遮罩，將例如硼自與閘極構造G之延伸方向大致正交之一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域B及區域D之p井4形成p型雜質區域11a。繼而如圖47所示，將相同阻劑遮罩36作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方為反方向的另一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域B、D之p井4形成p型雜質區域11b(暈圈注入A)。其後，除去阻劑遮罩36。再者，於圖46所示之步驟之注入與圖47所示之步驟之注入中，係以相同注入量及相同注入能量而注入硼。
其次，如圖48所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩37(注入遮罩B)。阻劑遮罩37形成為露出包含區域A~E之NMIS區域RN且覆蓋PMIS區域RP之圖案。
其次，如圖49所示，將阻劑遮罩37(參照圖48)作為注入遮罩，將例如硼自與閘極構造G之延伸方向大致正交之一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域A~E之p井4形成p型雜質區域11c。繼而如圖50所示，將相同阻劑遮罩37作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方為反方向之另一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域A~E之p井4形成p型雜質區域11d(暈圈注入B)。
再者，於圖49所示之步驟之注入與圖50所示之步驟之注入中，係以相同注入量及相同注入能量而注入硼。又，作為注入量，圖46及圖47所示之步驟之注入量與圖49及圖50所示之步驟之注入量既可為相同注入量，亦可為不同注入量。進而，作為注入能量，圖46及圖47所示之步驟之注入能量與圖49及圖50所示之步驟之注入能量亦既可為相同注入能量，亦可為不同注入能量。
如此，如圖51所示，於區域A、區域C及區域E形成p型雜質區域11c、11d，於區域B及區域D形成p型雜質區域11a、11b、11c、11d。p型雜質區域11a、11b、11c、11d之一部分成為暈圈區域。
其次，與圖21所示之步驟同樣地，將相同阻劑遮罩37作為注入遮罩，將磷或砷自與半導體基板1之主表面垂直之方向注入至半導體基板1內，藉此自露出之p井4之表面起經過特定深度而形成延伸區域(未圖示)(延伸注入)。其後，除去阻劑遮罩37。
其次，與圖22所示之步驟同樣地，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩(注入遮罩C，未圖示)，將該阻劑遮罩作為注入遮罩，將磷或砷注入至半導體基板1內，藉此於元件形成區域3b形成暈圈區域(未圖示)。繼而藉由將硼注入至半導體基板1內，而形成延伸區域(未圖示)。其後，除去該阻劑遮罩。
其次，經過與圖23所示之步驟相同之步驟，而於閘極構造G之兩側面上形成側壁間隙壁(未圖示)。繼而經過與圖24及圖25所示之步驟相同之步驟，而自露出的p井4之表面起經過特定深度而形成源極或汲極區域(未圖示)。然後，經過與圖26所示之步驟相同之步驟，而自露出的元件形成區域3b之表面經過特定深度而形成源極或汲極區域(未圖示)。
其次，經過與圖27所示之步驟相同之步驟，使源極或汲極區域16、延伸區域15及暈圈區域17a、17b活化。繼而經過與圖28所示之步驟相同之步驟，而於露出的源極或汲極區域16及存取閘極電極AG1及驅動閘極電極DG1之多晶矽膜之表面形成例如鎳矽化物等之金屬矽化物膜19。
其次，經過與圖29所示之步驟相同之步驟，以覆蓋存取閘極電極AG1及驅動閘極電極DG1之方式形成應力襯膜20，進而，以覆蓋該應力襯膜20之方式而形成TEOS等之層間絕緣膜21。繼而經過與圖30所示之步驟相同之步驟，以貫通層間絕緣膜21等之方式形成包含障壁金屬膜22與鎢膜23之插塞24。然後，如圖43所示，於層間絕緣膜26之槽26a內形成包含障壁金屬膜27與銅膜28且作為第1金屬配線之銅配線29。
之後，於銅配線29之上方形成經由通孔V11~V18而分別電性連接於銅配線29之第2金屬配線M21~M27(參照圖7)，進而，形成經由通孔V21~V24而分別電性連接於該第2金屬配線M21~M27之第3金屬配線M31~M33(參照圖8)。如此，形成SRAM記憶體單元之主要部分。
於上述半導體裝置中，存取電晶體T1、T2之非對稱之暈圈區域及驅動電晶體T3、T4之暈圈區域係將阻劑遮罩36(注入遮罩A)及阻劑遮罩37(注入遮罩B)作為注入遮罩而形成。又，負載電晶體T5、T6之暈圈區域係將阻劑遮罩33(注入遮罩C、參照圖22)作為注入遮罩而形成。藉此，與上述半導體裝置同樣地，相對於需要至少4片之注入遮罩之比較例之半導體裝置，可將用以使阻劑遮罩圖案化之照相製版遮罩削減至少1片，其結果為可有助於減少生產成本。
進而，於上述半導體裝置中，驅動電晶體T3、T4之一對暈圈區域17d、17e之雜質濃度係設為非對稱。即，驅動電晶體T3、T4之一對暈圈區域17(17d、17e)中之、連接於記憶節點SN1、SN2一側之暈圈區域17d之雜質濃度係設定為較連接於接地電位一側之暈圈區域17e之雜質濃度高，且與存取電晶體T1、T2之暈圈區域17a之雜質濃度為相同濃度。具體而言，自驅動電晶體T3、T4之驅動閘極電極之側面下端部之半導體基板之表面之部分起之深度方向(與圖9所示之箭頭F1、F2相對應)之雜質濃度分佈，係於暈圈區域17d中為與圖10所示之F1相同雜質濃度分佈，於暈圈區域17e中為與F2相同雜質濃度分佈。
於驅動電晶體T3、T4中，電流係自記憶節點SN1、SN2之側朝向接地電位之側流動，於其反方向上並不流動。因此，將連接於記憶節點一側之暈圈區域之雜質濃度設定得相對高，可進而加快驅動電晶體之動作。即，如圖31及圖32所示，藉由將流動之上流側(記憶節點側)之暈圈區域之雜質濃度設定地相對高，相對於相同電流而可將驅動電晶體之閾值電壓設定地較低，藉此可使讀入資料時之動作高速化。
變形例
於上述半導體裝置中，存取電晶體之暈圈區域17a之雜質濃度與驅動電晶體之暈圈區域17d之雜質濃度係設定為相同程度之濃度。然而，就SRAM之動作而言，驅動電晶體中並不產生自接地配線Vss朝向記憶節點SN1、SN2之電流。因此，例如，如圖52所示，連接於記憶節點SN1、SN2之S‧D側之暈圈區域17dd之雜質濃度亦可低於暈圈區域17a之雜質濃度。
該半導體裝置係使用圖53所示之遮罩38代替圖44所示之阻劑遮罩36來作為注入遮罩A，除此以外藉由與上述圖41之半導體裝置之製造方法相同的方法而形成。作為注入遮罩A之阻劑遮罩38具有使自存取閘極電極AG1(閘極構造)之側面起直至存取閘極電極AG1與驅動閘極電極DG1(閘極構造)之間之中間為止的區域B之一部分開口之開口部，且覆蓋區域A整體、區域B之剩餘之一部分、區域C整體及PMIS區域RP。沿與圖42所示之剖面線XLVIII-XLVIII對應之剖面線之剖面構造係如圖54所示者。與圖43所示之半導體裝置之不同點在於：變形例之半導體裝置中，各記憶體單元之暈圈區域17dd之雜質濃度為與暈圈區域17b及17e之雜質濃度相同之濃度。
實施形態3
此處，對作為用以形成NMIS之暈圈區域之雜質注入除了注入p型雜質以外還注入碳(C)之情形進行說明。
(第1例)
於第1例中，對使用實施形態1中說明之各阻劑遮罩而注入硼與碳之情形進行說明。
首先，對SRAM記憶體單元之等效電路進行說明。如圖55所示，本半導體裝置之存取電晶體T1、T2中，分別形成之一對暈圈區域17中之、連接於記憶節點SN1、SN2一側之暈圈區域17g之雜質濃度係設定為比連接於位元線BL、/BL一側之暈圈區域17h之雜質濃度高。又，驅動電晶體T3、T4中，分別形成之一對暈圈區域17(17j、17j)之雜質濃度係設定為與暈圈區域17g之雜質濃度相同的濃度。暈圈區域17g、17h、17j中之、暈圈區域17g、17j中作為雜質除了注入硼以外還注入碳。再者，除此以外之構成係與圖3所示之等效電路為相同構成，故對相同構件附上相同符號且不重複其。
其次，對SRAM記憶體單元之構造進行說明。如圖56及圖57所示，於SRAM記憶體單元中，在相對於存取閘極電極AG1而位於驅動閘極電極DG1之側之相反側之元件形成區域3a之部分(區域A)，形成暈圈區域17h、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
於位於存取閘極電極AG1與驅動閘極電極DG1之間之元件形成區域3a之部分(區域B)，形成暈圈區域17g、暈圈區域17j、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
於相對於驅動閘極電極DG1而位於存取閘極電極AG1之側之相反側之元件形成區域3a之部分(區域C)，形成有暈圈區域17j、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
如圖58所示，一對暈圈區域17g、17h係以自側壁間隙壁18之正下方之區域到達存取閘極電極AG1之正下方之區域的方式而形成。於暈圈區域17h、17g、17j中除了注入有硼(p型雜質)以外還注入有碳。暈圈區域17g之雜質濃度係設定為較暈圈區域17h之雜質濃度高。雜質濃度之峰值(極大值)雜質濃度於暈圈區域17g中為約6×1018 /cm3 ，於暈圈區域17h中為約5×1018 /cm3 。
再者，除此以外之構成係與圖4、圖5及圖9所示之構造相同，故對相同構件附上相同符號且不重複其說明。
其次，對上述半導體裝置之製造方法進行說明。經過與圖11所示之步驟相同之步驟之後，如圖59及圖60所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩31(注入遮罩A)。阻劑遮罩31形成為如下圖案：覆蓋相對於作為存取閘極電極AG1之閘極構造G而位於作為驅動閘極電極DG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域A)，且露出位於作為存取閘極電極AG1之閘極構造G與作為驅動閘極電極DG1之閘極構造G之間的元件形成區域3a之部分(區域B)、以及相對於作為驅動閘極電極DG1之閘極構造G而位於作為存取閘極電極AG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域C)。
其次，如圖61所示，將阻劑遮罩31作為注入遮罩，自與閘極構造G之延伸方向大致正交之一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)地注入硼，進而自與硼之情形相同之方向將碳注入至半導體基板1內，藉此於露出的區域B及區域C之p井4形成p型雜質區域12a。其次，如圖62所示，將相同阻劑遮罩31作為注入遮罩，自與閘極構造G之延伸方向大致正交之一方為反方向之另一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)地注入硼，進而自與硼之情形相同的方向起將碳注入至半導體基板1內，藉此於露出的區域B及區域C之p井4形成p型雜質區域12b(暈圈注入A)。其後，除去阻劑遮罩31。再者，於圖61所示之步驟之注入與圖62所示之步驟之注入中，係以相同注入量及相同注入能量而注入硼。又，碳亦係以相同注入量及相同注入能量而注入。
其次，如圖63所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩32(注入遮罩B)。阻劑遮罩32形成為露出區域A、區域B及區域C且覆蓋PMIS區域RP之圖案。即，阻劑遮罩32係以露出NMIS區域RN且覆蓋PMIS區域RP之方式而形成。
其次，如圖64所示，將阻劑遮罩32(參照圖63)作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域A、B、C之p井4形成p型雜質區域12c。繼而如圖65所示，將相同阻劑遮罩32作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方為反方向之另一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域A、B、C之p井4形成p型雜質區域12d(暈圈注入B)。如此所形成之p型雜質區域12a、12b、12c、12d之一部分、及p型雜質區域12c、12d之一部分成為暈圈區域。
再者，於圖18所示之步驟之注入與圖19所示之步驟之注入中，係以相同注入量及相同注入能量而注入硼。又，作為硼之注入量，圖14及圖15所示之步驟之注入量與圖18及圖19所示之步驟之注入量既可為相同注入量，亦可為不同注入量。進而，作為硼之注入能量，圖14及圖15所示之步驟之注入能量與圖18及圖19所示之步驟之注入能量亦既可為相同注入能量，亦可為不同注入能量。
其次，與圖21所示之步驟同樣地，將相同阻劑遮罩32作為注入遮罩而注入磷或砷，藉此自露出的p井4之表面經過特定深度而形成延伸區域(未圖示)(延伸注入)。其後，除去阻劑遮罩32。
其次，與圖22所示之步驟同樣地，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩(注入遮罩C、未圖示)，將該阻劑遮罩作為注入遮罩，將磷或砷注入至半導體基板1內，藉此於元件形成區域3b形成暈圈區域(未圖示)。結合則，藉由將硼注入至半導體基板1內而形成延伸區域(未圖示)。其後，經過與圖23~圖30所示之步驟相同之步驟，如圖57所示，形成與第1金屬配線對應之銅配線29，進而其後，形成與圖6~圖8所示之配線構造相同之構造，形成SRAM記憶體單元之主要部分。
於上述半導體裝置中，除了可獲得實施形態1所說明之遮罩削減效果以外，還可獲得如下之效果。首先，隨著電晶體之暈圈區域等之雜質區域之雜質濃度增高，存在閾值之偏差變大之傾向。於上述半導體裝置中，藉由向雜質區域注入碳，該雜質區域之雜質濃度下降。藉此，可抑制電晶體之閾值之偏差，從而可進行穩定之動作。
再者，就暈圈區域之硼濃度而言，暈圈區域17g之硼濃度係設定為較暈圈區域17h之硼濃度高，但暈圈區域17g之硼濃度與暈圈區域17h之硼濃度亦可設定為相同濃度。暈圈區域17g中僅存在有碳便可根據電流之流向而發揮電流量之非對稱性。因此，於圖61及圖62所示之步驟中，可省略硼之注入。
又，亦可如實施形態1之變形例般，作為注入遮罩A，亦可採用與圖39所示之阻劑遮罩40相同圖案之阻劑遮罩代替圖59所示之阻劑遮罩31。該情形時，連接於記憶節點SN1、SN2之源極或汲極區域側所設之暈圈區域17j中不注入碳，且暈圈區域17j之硼濃度係與暈圈區域17h之硼濃度相同程度之濃度。
(第2例)
於第2例中，對使用實施形態2所說明之各阻劑遮罩而注入硼(p型雜質)與碳之情形進行說明。如圖66所示，本半導體裝置之存取電晶體T1、T2中，分別形成之一對暈圈區域17中之、連接於記憶節點SN1、SN2一側之暈圈區域17k之雜質濃度，係設定為高於連接於位元線BL、/BL一側之暈圈區域17m之雜質濃度。又，驅動電晶體T3、T4中，分別形成之一對暈圈區域17(17p、17n)中之、連接於記憶節點SN1、SN2一側之暈圈區域17n之雜質濃度，係設定為高於連接於接地電位之側之暈圈區域17p的雜質物濃度。對於暈圈區域17k、17m、17n、17p中之、暈圈區域17k、17n，除了注入有硼作為雜質以外還注入有碳。
其次，對上述半導體裝置之製造方法進行說明。經過與圖11所示之步驟相同之步驟之後，如圖67及圖68所示，藉由實施特定之照相製版處理，而形成成為用以形成暈圈區域之注入遮罩之阻劑遮罩36(注入遮罩A)。阻劑遮罩36係形成為如下圖案：覆蓋相對於作為存取閘極電極AG1之閘極構造G而位於作為驅動閘極電極DG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域A)，露出位於作為存取閘極電極AG1之閘極構造G與作為驅動閘極電極DG1之閘極構造G之間的元件形成區域3a之部分(區域B)，且覆蓋相對於作為驅動閘極電極DG1之閘極構造G而位於作為存取閘極電極AG1之閘極構造G之側之相反側的元件形成區域3a之部分(區域C)。
其次，如圖69所示，將阻劑遮罩36作為注入遮罩，自與閘極構造G之延伸方向大致正交之一方，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)地注入硼，進而自與硼之情形相同的方向將碳注入至半導體基板1內，藉此於露出的區域B及區域C之p井4形成p型雜質區域12a。其次，如圖70所示，將相同阻劑遮罩36作為注入遮罩，自與閘極構造G之延伸方向大致正交之一方為反方向之另一方，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)地注入硼，進而自與硼之情形相同的方向將碳注入至半導體基板1內，藉此於露出的區域B及區域C之p井4形成p型雜質區域12b(暈圈注入A)。其後，除去阻劑遮罩36。
其次，如圖71所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩37(注入遮罩B)。阻劑遮罩37形成為露出區域A、區域B及區域C且覆蓋PMIS區域RP之圖案。即，阻劑遮罩37係以露出NMIS區域RN且覆蓋PMIS區域RP之方式而形成。
其次，如圖72所示，將阻劑遮罩37(參照圖71)作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域A、B、C之p井4形成p型雜質區域12c。繼而如圖73所示，將相同阻劑遮罩37作為注入遮罩，將硼自與閘極構造G之延伸方向大致正交之一方為反方向之另一方起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的區域A、B、C之p井4形成p型雜質區域12d(暈圈注入B)。如此形成之p型雜質區域12a、12b、12c、12d之一部分、與p型雜質區域12c、12d之一部分成為暈圈區域。
其次，與圖21所示之步驟同樣地，將相同阻劑遮罩37作為注入遮罩，將磷或砷注入至半導體基板1內，藉此自露出的p井4之表面經過特定深度而形成延伸區域(未圖示)(延伸注入)。其後，除去阻劑遮罩37。
其次，與圖22所示之步驟同樣地，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩(注入遮罩C、未圖示)，將該阻劑遮罩作為注入遮罩，將磷或砷注入至半導體基板1內，藉此於元件形成區域3b形成暈圈區域(未圖示)。繼而藉由將硼注入至半導體基板1內，而形成延伸區域(未圖示)。其後，經過與圖23~圖30所示之步驟相同之步驟，如圖74所示，形成與第1金屬配線對應之銅配線29，進而其後，形成與圖6~圖8所示之配線構造相同之構造，形成SRAM記憶體單元之主要部分。
於上述半導體裝置中，除了可獲得實施形態2所說明之遮罩削減、電晶體之動作之高速化之效果以外，還可獲得如下之效果。即，如第1例之說明所示，隨著電晶體之暈圈區域等之雜質區域之雜質濃度增高，存在閾值之偏差變大之傾向，相對於此，藉由向雜質區域注入碳，該雜質區域之雜質濃度下降。藉此，可抑制電晶體之閾值之偏差，從而可進行穩定之動作。
再者，就暈圈區域之硼之濃度而言，暈圈區域17k之硼濃度係設定為較暈圈區域17m之硼濃度高，但暈圈區域17k之硼濃度與暈圈區域17m之硼濃度亦可均設定為相同濃度。暈圈區域17k中僅存在碳便可根據電流之流向而發揮電流量之非對稱性。因此，於圖72及圖73所示之步驟中可省略硼之注入。
又，亦可如實施形態2之變形例般，採用與圖53所示之阻劑遮罩38相同圖案之阻劑遮罩代替圖67所示之阻劑遮罩36來作為注入遮罩A。該情形時，連接於記憶節點SN1、SN2之源極或汲極區域側所設之暈圈區域17n中並不注入碳，暈圈區域17n之硼濃度為與暈圈區域17m及暈圈區域17p之硼濃度相同程度的濃度。
實施形態4
此處，對配置圖案與上述各半導體裝置之SRAM記憶體單元不同之半導體裝置進行說明。如圖75所示，SRAM單元陣列具有於半導體基板之主表面配置成複數列複數行之矩陣狀(同圖中為4列×4行)的複數個記憶體單元。該半導體裝置之SRAM單元陣列中，各SRAM記憶體單元52a之圖案並不鏡面對稱地反轉，而是均以相同大小及形狀配置於相同場所。
其次，對SRAM記憶體單元之等效電路進行說明。如圖76所示，於本半導體裝置之存取電晶體T1、T2中，分別形成之一對暈圈區域17中之、連接於記憶節點SN1、SN2一側之暈圈區域17t之雜質濃度係設定為較連接於位元線BL、/BL之側之暈圈區域17u之雜質濃度高。又，驅動電晶體T3、T4中，分別形成之一對暈圈區域17(17v、17v)之雜質濃度為相同雜質濃度，且設定為與暈圈區域17u之雜質濃度相同之濃度。再者，除此以外之構成係與圖3所示之等效電路為相同構成，故對相同構件附上相同符號且不重複其說明。
其次，對SRAM記憶體單元之構造進行說明。如圖77所示，於半導體基板1之主表面上形成元件隔離絕緣膜2，藉此規定相互電性分離之元件形成區域3a、3b。元件形成區域3a中設置有於第1方向(X方向)延伸之部分3aX及於第2方向(Y方向)延伸之部分3aY。
於元件形成區域3a中形成有存取電晶體T1、T2及驅動電晶體T3、T4作為n通道型MIS電晶體。存取電晶體T1、T2係配置於元件形成區域3aY，驅動電晶體T3、T4係配置於元件形成區域3aX。存取電晶體T1、T2之存取閘極電極AG1、AG2係以於X方向上延伸且橫切元件形成區域3a之方式而形成。驅動電晶體T3、T4之驅動閘極電極DG1、DG2係以於Y方向上延伸且橫切元件形成區域3b之方式而形成。
元件形成區域3b係配置為於第1方向(X方向)上延伸，且與元件形成區域3aX隔開距離。元件形成區域3b中形成有負載電晶體T5、T6作為p通道型MIS電晶體。負載電晶體T5、T6之加載閘極電極LG1、LG2係以於Y方向上延伸且橫切元件形成區域3b之方式而形成。再者，於圖77中，SRAM記憶體單元係表示為4個單元。
於相對於存取閘極電極AG1而位於驅動閘極電極DG1之側之相反側的元件形成區域3a之部分(區域A)，形成有暈圈區域17u、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
於位於存取閘極電極AG1與驅動閘極電極DG1之間之元件形成區域3a之部分(區域B)，形成有暈圈區域17t、暈圈區域17v、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
於相對於驅動閘極電極DG1而位於存取閘極電極AG1之側之相反側的元件形成區域3a之部分(區域C)，形成有暈圈區域17v、延伸區域15、源極或汲極區域16及金屬矽化物膜19。暈圈區域17t、17u係以到達存取閘極電極AG1之正下方之區域之方式而形成，暈圈區域17v、17v係以到達驅動閘極電極DG1之正下方之區域之方式而形成。
以覆蓋存取閘極電極AG1及驅動閘極電極DG1之方式形成氮化矽膜等之應力襯膜20。以覆蓋該應力襯膜20之方式，形成TEOS膜等之層間絕緣膜21。形成貫通層間絕緣膜21及應力襯膜20而電性連接於金屬矽化物膜19之插塞24。插塞24包含TiN膜等之障壁金屬膜22與鎢膜23。
以覆蓋插塞24之方式於層間絕緣膜21上形成氮化矽膜等之蝕刻阻止膜25。於該蝕刻阻止膜25上形成氧化矽膜等之層間絕緣膜26。形成貫通層間絕緣膜26及蝕刻阻止膜25而電性連接於插塞24之銅配線29。銅配線29包含TaN膜等之障壁金屬膜27與銅膜28。
其次，對將各電晶體電性連接之多層配線構造進行說明。如圖79、圖80及圖81所示，將銅配線29作為第1金屬配線M11~M19，於本半導體裝置中，在第1金屬配線M11~M19之上方形成第2金屬配線M21~M25，且於該第2金屬配線M21~M25之上方形成第3金屬配線M31~M34。
存取電晶體T1之S‧D之一方(區域A)經由接點C4(插塞24)、第1金屬配線M14(銅配線29)、通孔V13、第2金屬配線M21及通孔V22，而電性連接於作為位元線BL之第3金屬配線M32。存取電晶體T1之S‧D之另一方(區域B)經由接點C5(插塞24)、第1金屬配線M15及接點C6，而電性連接於負載電晶體T5之S‧D之一方(區域)。
存取電晶體T1之S‧D之另一方(區域B)與驅動電晶體T3之S‧D之一方(區域B)經由接點C5(插塞24)、第1金屬配線M15、通孔V14、第2金屬配線M25及通孔V17，而電性連接於驅動電晶體T4之驅動閘極電極I)G2及負載電晶體T6之加載閘極電極LG2。又，存取電晶體T1之S‧D之另一方係電性連接於驅動電晶體T3之S‧D之一方。存取電晶體T1之存取閘極電極AG1係作為字元線WL之一部分而形成。
驅動電晶體T3之S‧D之另一方(區域C)係經由接點C1(插塞24)而電性連接於固定為接地電位之第1金屬配線M11。負載電晶體T5之S‧D之另一方係經由接點C2、第1金屬配線M12、通孔V11、第2金屬配線M23及通孔V21，而電性連接於作為電源配線之第3金屬配線M31。
存取電晶體T2之S‧D之一方經由接點C7、第1金屬配線M16、通孔V15、第2金屬配線M24及通孔V23，而電性連接於作為位元線/BL之第3金屬配線M33。存取電晶體T2之S‧D之另一方係經由接點C8、第1金屬配線M17及接點C9，而電性連接於負載電晶體T6之S‧D之一方(區域)。
存取電晶體T2之S‧D之另一方與驅動電晶體T4之S‧D之一方係經由接點C8(插塞24)、第1金屬配線M17、通孔V16、第2金屬配線M22及通孔V12，而電性連接於驅動電晶體T3之驅動閘極電極DG1及負載電晶體T5之加載閘極電極LG1。存取電晶體T2之S‧D之另一方係電性連接於驅動電晶體T4之S‧D之一方。存取電晶體T2之存取閘極電極AG2係作為字元線WL之一部分而形成。
其次，對上述半導體裝置之製造方法進行說明。半導體裝置中除了包含SRAM之外亦包含邏輯電路等，但此處以形成存取電晶體T1及驅動電晶體T3之方法為中心進行說明。
首先，藉由在半導體基板1之主表面上形成元件隔離絕緣膜2，而規定相互電性分離之元件形成區域3a、3b(參照圖77)。繼而如圖82所示，於元件形成區域3a形成p井4。然後，於半導體基板1之表面上以插入界面層6而積層具有特定介電常數之High-k膜7、具有特定功函數之金屬膜8及多晶矽膜9之態樣，形成作為存取閘極電極(AG1)之閘極構造G、及作為驅動閘極電極(DG1)之閘極構造G。繼而以覆蓋閘極構造G之方式於半導體基板1上形成例如氮化矽膜(未圖示)。然後，藉由對該氮化矽膜實施各向異性蝕刻，而於閘極構造G之兩側面形成補償間隙壁10。
其次，如圖83所示，藉由實施特定之照相製版處理，而形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩41(注入遮罩A)。阻劑遮罩41形成為露出形成有元件形成區域3a之NMIS區域RN，且覆蓋形成有元件形成區域3b之PMIS區域RP的圖案。繼而將阻劑遮罩41作為注入遮罩而自特定之方向注入硼。
首先，如圖84所示，將阻劑遮罩41作為注入遮罩，將硼自方向E3(參照圖83)起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的元件形成區域3a之p井4形成p型雜質區域13a。
其次，如圖85所示，將阻劑遮罩41作為注入遮罩，將硼自方向E4(參照圖83)起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的元件形成區域3a之p井4形成p型雜質區域13b。
其次，如圖86所示，將阻劑遮罩41作為注入遮罩，將硼自方向E1(參照圖83)起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的元件形成區域3a之p井4形成p型雜質區域13c。
其次，如圖87所示，將阻劑遮罩41作為注入遮罩，將硼自方向E2(參照圖83)起，相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的元件形成區域3a之p井4形成p型雜質區域13d(暈圈注入A)。
自方向E2注入之硼之注入量係設定為較自方向E1、E3、E4注入之硼之注入量高，藉此於配置有存取閘極電極AG1(AG2)之p井4形成作為雜質濃度非對稱之暈圈區域的雜質區域。再者，自方向E1~E4分別注入之硼之注入能量為相同注入能量。
其次，如圖88所示，將相同阻劑遮罩41(參照圖83)作為注入遮罩，將磷或砷注入至半導體基板1內，藉此自露出的p井4之表面起經過特定深度而形成延伸區域15(延伸注入)。其後，除去阻劑遮罩41。
其次，如圖89所示，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩42(注入遮罩B)。繼而將阻劑遮罩42作為注入遮罩，將磷或砷注入至半導體基板1內，藉此於元件形成區域3b形成暈圈區域(未圖示)。然後，藉由將硼注入至半導體基板1內，而形成延伸區域(未圖示)。其後，除去阻劑遮罩42。
其次，以覆蓋閘極構造G(存取閘極電極AG1、驅動閘極電極DG1等)之方式，依序形成例如氧化矽膜及氮化矽膜(未圖示)。繼而對該氧化矽膜及氮化矽膜實施各向異性蝕刻，藉此於閘極構造G之兩側面上形成包含氧化矽膜18a與氮化矽膜18b之側壁間隙壁18。
其次，形成露出NMIS區域RN且覆蓋PMIS區域RP之阻劑遮罩(未圖示)。繼而如圖90所示，將該阻劑遮罩及側壁間隙壁等作為注入遮罩，將磷或砷注入至半導體基板1內，藉此自露出的p井4之表面經過特定深度而形成源極或汲極區域16。其後，除去該阻劑遮罩。
其次，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩(未圖示)。繼而將該阻劑遮罩作為注入遮罩，將硼注入至半導體基板1內，藉此自露出的元件形成區域3b之表面經過特定深度而形成源極或汲極區域(未圖示)。其後，除去該阻劑遮罩。
其次，藉由實施特定之退火處理，使注入之雜質熱擴散，藉此使源極或汲極區域16、延伸區域15及暈圈區域17t、17u、17v活化。此時，因雜質熱擴散，故源極或汲極區域16、延伸區域15及暈圈區域17t、17u、17v向橫方向及縱(深度)方向延伸。
其次，如圖91所示，藉由自對準矽化物製程而於露出之源極或汲極區域16及存取閘極電極AG1及驅動閘極電極DG1之多晶矽膜之表面形成鎳矽化物等之金屬矽化物膜19。繼而如圖92所示，以覆蓋存取閘極電極AG1及驅動閘極電極DG1之方式形成氮化矽膜等之應力襯膜20。以覆蓋該應力襯膜20之方式而形成TEOS等之層間絕緣膜21。
其次，如圖93所示，藉由對層間絕緣膜21實施各向異性蝕刻，而形成露出金屬矽化物膜19之接觸孔21a。繼而於該接觸孔21a內形成包含障壁金屬膜22與鎢膜23之插塞24。然後，以覆蓋插塞24之方式形成氮化矽膜等之蝕刻阻止膜25及氧化矽膜等之層間絕緣膜26。繼而形成露出插塞24之表面之槽26a。然後，於該槽26a內形成包含障壁金屬膜27與銅膜28之銅配線29。銅配線29係與第1金屬配線相對應。
之後，以覆蓋銅配線29之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成插塞24之方法相同的方法而形成通孔V11~V18(參照圖80)。繼而以覆蓋通孔V11~V18之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成銅配線29之方法相同之方法而形成第2金屬配線M21~M25(參照圖80)。
其次，以覆蓋第2金屬配線M21~M25之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成插塞24之方法相同之方法而形成通孔V21~V24(參照圖81)。繼而以覆蓋通孔V21~V24之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成銅配線29之方法相同之方法，而形成第3金屬配線M31~M34(參照圖81)。如此形成SRAM記憶體單元之主要部分。
於上述半導體裝置中，存取電晶體T1、T2之非對稱之暈圈區域與驅動電晶體T3、T4之暈圈區域係將阻劑遮罩41(注入遮罩A、參照圖83)作為注入遮罩而形成。又，負載電晶體T5、T6之暈圈區域係將阻劑遮罩42(注入遮罩B、參照圖89)作為注入遮罩而形成。即，為形成構成SRAM記憶體單元之各電晶體之暈圈區域，上述半導體裝置中可將2個阻劑遮罩作為注入遮罩而形成各電晶體之暈圈區域。
本半導體裝置之存取電晶體之存取閘極電極於呈矩陣狀鄰接配置之複數個記憶體單元中均在相同方向上延伸。而且，俯視半導體基板之主表面時，相對於連接有作為各記憶體單元之記憶節點之存取電晶體之一方之源極或汲極區域(區域A)的位元線之存取電晶體之另一方之源極或汲極區域(區域B)之方向，在複數個記憶體單元中為相同。因此，無需用以使暈圈區域17t、17u之雜質濃度為非對稱(不同雜質濃度)之注入遮罩。藉此，相對於需要至少4個注入遮罩之比較例之半導體裝置，上述各實施形態之半導體裝置之情形均可將照相製版遮罩進而削減1片，從而可削減至少2片。其結果為，可進而減少生產成本。
又，驅動電晶體之驅動閘極電極於複數個記憶體單元中亦均在相同方向(與存取閘極電極正交之方向)上延伸，故可使驅動電晶體之一對之暈圈區域17v之雜質濃度對稱。
再者，於上述半導體裝置之製造方法中，係以暈圈注入A時將自方向E2注入時之注入量設定為較自方向E1、E3、E4注入時之注入量高的情形為例進行說明。除此之外，亦可將自方向E2、E3、E4注入時之注入量設定為相同注入量，將自方向E1注入時之注入量設定為較上述注入量低。
實施形態5
此處，對SRAM單元均配置為相同朝向之半導體裝置之其他例進行說明。
首先，對SRAM記憶體單元之等效電路進行說明。如圖94所示，本半導體裝置之存取電晶體T1、T2中，分別形成之一對暈圈區域17(17w、17x)之雜質濃度係設定為相同雜質濃度。又，連接於記憶節點SN1、SN2一側之暈圈區域17w之形狀、及連接於位元線BL、/BL一側之暈圈區域17x之形狀係相對於存取閘極電極而非對稱之形狀。驅動電晶體T3、T4中，分別形成之一對暈圈區域17(17y、17y)之雜質濃度為相同雜質濃度，且設定為與暈圈區域17w、17x之雜質濃度相同的雜質濃度。再者，除此之外之構成係與圖3所示之等效電路為相同構成，故對相同構件附上相同符號且不重複其說明。
其次，對SRAM記憶體單元之構造進行說明。如圖95及圖96所示，於相對於存取閘極電極AG1而位於驅動閘極電極DG1之側之相反側的元件形成區域3a之部分(區域A)，形成暈圈區域17x、延伸區域15、源極或汲極區域16及金屬矽化物膜19。於位於存取閘極電極AG1與驅動閘極電極DG1之間之元件形成區域3a之部分(區域B)，形成暈圈區域17w、暈圈區域17y、延伸區域15、源極或汲極區域16及金屬矽化物膜19。於相對於驅動閘極電極DG1而位於存取閘極電極AG1之側之相反側的元件形成區域3a之部分(區域C)，形成有暈圈區域17y、延伸區域15、源極或汲極區域16及金屬矽化物膜19。
如圖97所示，特別係於存取電晶體T1(T2)中，暈圈區域17w、17x於存取閘極電極AG1(AG2)之閘極長度方向上相對於存取閘極電極AG1(AG2)而形成為形狀非對稱。即，暈圈區域17w係以較暈圈區域17x而朝向存取閘極電極AG1(AG2)之閘極長度方向之更靠中央部正下方之區域延伸的方式而形成。再者，除此以外之構成與圖77、圖78等所示之構成相同，故對相同構件附上相同符號且不重複其說明。
其次，對上述半導體裝置之製造方法進行說明。經過圖82所示之步驟相同之步驟之後，如圖98所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩41(注入遮罩A)。阻劑遮罩41形成為露出形成有元件形成區域3a之NMIS區域RN且覆蓋形成有元件形成區域3b之PMIS區域RP的圖案。繼而將阻劑遮罩41作為注入遮罩而自特定之方向注入硼。
首先，將阻劑遮罩41作為注入遮罩，將硼自方向E3、及方向E4(參照圖98)起，分別相對於與半導體基板1之主表面垂直之方向傾斜(θ1=約7~8度)注入，藉此於露出的元件形成區域3a之p井4形成p型雜質區域13a、13b(參照圖99)。然後，如圖99所示，將阻劑遮罩41作為注入遮罩，將硼自方向E1(參照圖98)起，相對於與半導體基板1之主表面垂直的方向傾斜(θ1=約7~8度)注入，藉此於露出之元件形成區域3a之p井4形成p型雜質區域13c。
其次，如圖100所示，將阻劑遮罩41作為注入遮罩，將硼自方向E2(參照圖98)起，相對於與半導體基板1之主表面垂直之方向傾斜(θ2=約10~11°)注入，藉此於露出的元件形成區域3a之p井4形成p型雜質區域13d(暈圈注入A)。自方向E2之注入係將注入角度θ2設定為比自方向E1之注入角度θ1大，藉此硼導入至存取閘極電極AG1(AG2)之正下方之更靠內部(閘極長度方向之中央部)之區域為止。再者，自方向E1~E4分別注入之硼之注入能量為相同注入能量。
其次，如圖101所示，於閘極構造G之兩側面上形成側壁間隙壁18。繼而自NMIS區域RN露出之p井4之表面起經過特定深度而形成源極或汲極區域16。然後，自PMIS區域RP之元件形成區域3b之表面起經過特定深度而形成源極或汲極區域(未圖示)。繼而藉由實施特定之退火處理，使注入的雜質熱擴散，藉此使源極或汲極區域16、延伸區域15及暈圈區域17w、17x、17y活化。然後，藉由自對準矽化物製程而於露出之源極或汲極區域16及存取閘極電極AG1及驅動閘極電極DG1之多晶矽膜之表面形成鎳矽化物等之金屬矽化物膜19。
其次，以覆蓋存取閘極電極AG1及驅動閘極電極DG1之方式而形成氮化矽膜等之應力襯膜20，繼而以覆蓋該應力襯膜20之方式形成TEOS等之層間絕緣膜21。然後，於層間絕緣膜21形成露出金屬矽化物膜19之接觸孔21a，繼而於該接觸孔21a內形成包含障壁金屬膜22與鎢膜23之插塞24。繼而，以覆蓋插塞24之方式而形成氮化矽膜等之蝕刻阻止膜25及氧化矽膜等之層間絕緣膜26。繼而形成露出插塞24之表面之槽26a。然後，於該槽26a內形成包含障壁金屬膜27與銅膜28之銅配線29。銅配線29係與第1金屬配線相對應。
之後，以覆蓋銅配線29之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成插塞24之方法相同之方法而形成通孔V11~V18(參照圖80)。繼而以覆蓋通孔V11~V18之方式而形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成銅配線29之方法相同之方法而形成第2金屬配線M21~M25(參照圖80)。
其次，以覆蓋第2金屬配線M21~M25之方式而形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成插塞24之方法相同之方法而形成通孔V21~V24(參照圖81)。繼而以覆蓋通孔V21~V24之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上藉由與形成銅配線29之方法相同之方法而形成第3金屬配線M31~M34(參照圖81)。如此形成SRAM記憶體單元之主要部分。
於上述半導體裝置中，存取電晶體T1(T2)之暈圈區域17w係以較暈圈區域x而朝向存取閘極電極AG1(AG2)之閘極長度方向之更靠中央部正下方之區域延伸的方式而形成。該情形時，相對於相同閾值電壓，自暈圈區域17w之側朝向暈圈區域17x之側流動之電流與自暈圈區域17x朝向暈圈區域17w之側流動的電流相比可較多地流過。該暈圈區域17w形成於記憶節點側，暈圈區域17x形成於位元線側，藉此可不使β比劣化而提高γ比，又，可不使γ比劣化而提高β比。或者，可提高β比及γ比之雙方。其結果為，可確保讀出範圍及寫入範圍。
又，存取電晶體T1、T2之暈圈區域17w、17x與驅動電晶體T3、T4之暈圈區域17y、17y係將阻劑遮罩41(注入遮罩A、參照圖98)作為注入遮罩而形成，特別係形狀為非對稱之暈圈區域17w、17x係藉由改變注入角度而形成。進而，負載電晶體T5、T6之暈圈區域係將阻劑遮罩42(注入遮罩B、參照圖89)作為注入遮罩而形成。即，為形成構成SRAM記憶體單元之各電晶體之暈圈區域，上述半導體裝置中可藉由2個注入遮罩而形成各電晶體之暈圈區域。
藉此，相對於需要至少4個注入遮罩之比較例之半導體裝置，各實施形態1~5之半導體裝置之情形均可將照相製版遮罩進而削減1片，從而可削減至少2片。其結果為，可進而減少生產成本。
實施形態6
此處，對具備閘極長度相對於閘極寬度方向而發生變化之存取電晶體之半導體裝置進行說明。
首先，對SRAM記憶體單元之構造進行說明。如圖102所示，於半導體基板1之主表面上形成元件隔離絕緣膜2，藉此規定相互電性分離之元件形成區域3a、3b。元件形成區域3a係形成於NMIS區域RN。元件形成區域3a中作為n通道型MIS電晶體而形成有存取電晶體T1、T2及驅動電晶體T3、T4。元件形成區域3b形成於PMIS區域RP。元件形成區域3b中作為p通道型MIS電晶體而形成有負載電晶體T5、T6。
存取電晶體T1、T2之存取閘極電極AG1、AG2、及驅動電晶體T3、T4之驅動閘極電極DG1、DG2係以橫切元件形成區域3a之方式而形成。負載電晶體T5、T6之加載閘極電極LG1、LG2係以橫切元件形成區域3b之方式而形成。又，存取閘極電極AG1、AG2、驅動閘極電極DG1、DG2及加載閘極電極LG1、LG2均形成為於一方向上延伸。
於相對於存取閘極電極AG1(AG2)而位於驅動閘極電極DG1(DG2)之側之相反側的元件形成區域3a之部分(區域A)，形成有暈圈區域17、延伸區域15及源極或汲極區域16等。於位於存取閘極電極AG1(AG2)與驅動閘極電極DG1(DG2)之間之元件形成區域3a之部分(區域B)，形成有暈圈區域17、延伸區域15及源極或汲極區域16等。
於相對於驅動閘極電極DG1(DG2)而位於存取閘極電極AG1(AG2)之側之相反側的元件形成區域3a之部分(區域C)，形成有暈圈區域17、延伸區域15及源極或汲極區域16等。各暈圈區域17係以到達對應的存取閘極電極AG1(AG2)或驅動閘極電極DG1(DG2)之正下方之區域之方式而形成(未圖示)。
其次，對將各電晶體電性連接之多層配線構造進行說明。如圖103、圖104及圖105所示，本半導體裝置中於第1金屬配線M11~M110之上方形成第2金屬配線M21~M27，且於該第2金屬配線M21~M27之上方形成第3金屬配線M31~M33。
存取電晶體T1之S‧D之一方(區域A)係經由接點C4、第1金屬配線M15及通孔V13而電性連接於作為位元線BL之第2金屬配線M23。存取電晶體T1之S‧D之另一方(區域B)係經由接點C3、第1金屬配線M14及接點C6而電性連接於負載電晶體T5之S‧D之一方(區域)與負載電晶體T6之加載閘極電極LG2、及驅動電晶體T4之驅動閘極電極DG2。又，存取電晶體T1之S‧D之另一方(區域B)係電性連接於驅動電晶體T3之S‧D之一方(區域B)。
存取電晶體T1之存取閘極電極AG1係經由接點C1、第1金屬配線M12、通孔V12、第2金屬配線M22及通孔22，而電性連接於作為字元線WL之第3金屬配線M32。驅動電晶體T3之S‧D之另一方(區域C)係經由接點C2、第1金屬配線M11、通孔V11、第2金屬配線M21及通孔21，而電性連接於固定為接地電位之第3金屬配線M31。負載電晶體T5之S‧D之另一方係經由接點C5、第1金屬配線M13及通孔V14而電性連接於作為電源配線之第2金屬配線M24。
存取電晶體T2之S‧D之一方係經由接點C9、第1金屬配線M16及通孔V16而電性連接於作為位元線/BL之第2金屬配線M25。存取電晶體T2之S‧D之另一方係經由接點C10、第1金屬配線M17及接點C7而電性連接於負載電晶體T6之S‧D之一方(區域)、負載電晶體T5之加載閘極電極LG1、及驅動電晶體T3之驅動閘極電極DG1。又，存取電晶體T2之S‧D之另一方係電性連接於驅動電晶體T4之S‧D之一方。
存取電晶體T2之存取閘極電極AG2係經由接點C12、第1金屬配線M19、通孔V17、第2金屬配線M26及通孔V23，而電性連接於作為字元線WL之第3金屬配線M32。驅動電晶體T4之S‧D之另一方係經由接點C11、第1配線M110、通孔V18、第2金屬配線M27及通孔V24而電性連接於固定為接地電位之第3金屬配線M33。負載電晶體T6之S‧D之另一方係經由接點C8、第1金屬配線M18及通孔V15而電性連接於作為電源配線之第2金屬配線M24。
如圖102之點線框61內所示，特別係上述半導體裝置之存取電晶體T1、T2之存取閘極電極AG1、AG2中，設置有相互對向之兩側部AS1、AS2之、位於連接於位元線之側(區域A)的側部AS1以閘極長度變短之態樣接近位於連接於記憶節點之側(區域B)之側部AS2而成的變形部HG。藉由形成此種變形部HG，可獲得與一方之暈圈區域之雜質濃度高於另一方之暈圈區域之雜質濃度之情形相同的作用效果。
接下來，對上述半導體裝置之製造方法進行說明。首先，藉由在半導體基板1之主表面上形成元件隔離絕緣膜2，而規定相互電性分離之元件形成區域3a、3b(參照圖106)。
其次，於半導體基板1之表面上以隔著界面層而積層具有特定介電常數之High-k膜、具有特定功函數之金屬膜及多晶矽膜之態樣，形成作為存取電晶體、驅動電晶體及負載電晶體之閘極電極之各層。繼而如圖106所示，藉由對各層實施特定之照相製版處理及蝕刻處理，而形成作為閘極電極之層45。此時，如點線框61內所示，於作為存取電晶體之閘極電極之部分，變形部HG被圖案化。
為形成具有變形部HG之層45，準備具有圖107所示之遮罩圖案45a之光罩44。遮罩圖案45a為橫長之長方形狀，且其厚度L係與驅動電晶體及負載電晶體之各閘極電極之閘極長度一致。遮罩圖案45a之長度方向之一側面設置有2個凸形狀。具體而言，遮罩圖案45a具有直線狀之邊45a1、及與該邊45a1對向而分別平行配置之直線狀之邊45a2、45a3。邊45a1與邊45a2之間隔比邊45a1與邊45a3之間隔更廣。邊45a2與邊45a3係以於與長度方向正交之方向上延伸之直線狀之邊而連接。
以元件形成區域3a之區域A位於2個凸形狀之間之方式將光罩對準之後，通過該光罩而對半導體基板上塗佈的光阻進行曝光。光阻上轉印有遮罩圖案45a之圖案形狀，但遮罩圖案45a之凹凸部分之角部係圓形轉印。通過圓形之光阻圖案而對具有閘極電極之層構造之基底膜進行蝕刻，藉此俯視半導體基板時，層45中之面向連接位元線之區域A側之邊(側面AS1)以接近其對向邊(側面AS2)之方向之方式而成為圓形形狀。另一方面，其對向邊(側面AS2)並非為圓形而是直線形狀。
其次，如圖108所示，於作為閘極電極之層45上形成具有使作為閘極電極之層45在特定位置開口之開口部46a的光阻46。繼而將該光阻46作為遮罩，藉由對作為閘極電極之層45實施蝕刻，如圖109所示，形成作為存取閘極電極AG1、AG2之閘極構造G、作為驅動閘極電極DG1、DG2之閘極構造G及作為加載閘極電極LG1、LG2的閘極構造G。進而，於閘極構造G之側面形成補償間隙壁。
其次，如圖110所示，藉由實施特定之照相製版處理，形成作為用以形成暈圈區域之注入遮罩之阻劑遮罩47(注入遮罩A)。阻劑遮罩47形成為露出形成有元件形成區域3a之NMIS區域RN，且覆蓋形成有元件形成區域3b之PMIS區域RP的圖案。繼而將阻劑遮罩47作為注入遮罩而自特定之方向注入硼。
首先，將阻劑遮罩47作為注入遮罩，將硼自方向E1、及方向E2起，分別相對於與半導體基板1之主表面垂直之方向傾斜(θ=約7度)注入，藉此於露出的元件形成區域3a形成作為暈圈區域之p型雜質區域。繼而將阻劑遮罩47作為注入遮罩，將磷或砷注入至半導體基板1內，藉此於露出的元件形成區域3a形成延伸區域(未圖示)。其後，除去阻劑遮罩47。再者，自方向E1之注入與自方向E2之注入中，係以相同注入量及相同注入能量而注入硼。
其次，如圖111所示，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩48(注入遮罩B)。繼而將阻劑遮罩48作為注入遮罩，將磷或砷注入至半導體基板1內，藉此於元件形成區域3b形成作為暈圈區域之n型雜質區域(未圖示)。然後，將阻劑遮罩48作為注入遮罩，將硼注入至半導體基板1內，藉此形成延伸區域(未圖示)。其後，除去阻劑遮罩48。
其次，於閘極構造G之兩側面上形成側壁間隙壁(未圖示)。繼而形成露出NMIS區域RN且覆蓋PMIS區域RP之阻劑遮罩(未圖示)。然後，將該阻劑遮罩及側壁間隙壁等作為注入遮罩，將磷或砷注入至半導體基板1內，藉此自露出的元件形成區域3a之表面起經過特定深度而形成源極或汲極區域16(參照圖126)。其後，除去該阻劑遮罩。
其次，形成覆蓋NMIS區域RN且露出PMIS區域RP之阻劑遮罩(未圖示)。繼而將該阻劑遮罩作為注入遮罩，將硼注入至半導體基板1內，藉此自露出的元件形成區域3b之表面經過特定深度而形成源極或汲極區域16(參照圖102)。其後，除去該阻劑遮罩。
其次，藉由實施特定之退火處理，使注入之雜質熱擴散，藉此使源極或汲極區域16、延伸區域15及暈圈區域17活化。如此，如圖102所示，於元件形成區域3a中形成存取電晶體T1、T2及驅動電晶體T3、T4，於元件形成區域3b中形成負載電晶體T5、T6。其次，經過與圖29及圖30所示之步驟相同之步驟，形成金屬矽化物膜、應力襯膜、層間絕緣膜、插塞、蝕刻阻止膜、及層間絕緣膜(均未圖示)。然後，形成作為第1金屬配線M11~M110(參照圖103)之銅配線。
之後，以覆蓋銅配線之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上形成通孔V11~V18(參照圖104)。繼而以覆蓋通孔V11~V18之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上形成第2金屬配線M21~M25(參照圖104)。
其次，以覆蓋第2金屬配線M21~M25之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上形成通孔V21~V24(參照圖105)。繼而以覆蓋通孔V21~V24之方式形成層間絕緣膜(未圖示)。於該層間絕緣膜上形成第3金屬配線M31~M34(參照圖105)。如此形成SRAM記憶體單元之主要部分。
上述半導體裝置之存取電晶體T1、T2之存取閘極電極AG1、AG2中，如圖102所示，設置有藉由相互對向之兩側部AS1、AS2中之位於連接於位元線之側(區域A)的側部AS1，以閘極長度變短之態樣接近位於連接於記憶節點之側(區域B)的側部AS2而使閘極長度相對於閘極寬度變化之變形部HG。
藉此，閘極長度方向(通道方向)之補償間隙壁之寬度及暈圈區域之雜質濃度分佈於側部AS1之側與側部AS2之側發生變化，電流之流動為非對稱。即，相對於相同閾值電壓，如圖112所示，自連接於記憶節點之側(區域B)朝向連接於位元線之側(區域A)流動之電流I1，與如圖113所示自連接於位元線之側(區域A)朝向連接於記憶節點之側(區域B)流動的電流I2相比，可較多地流過。藉此，可不使β比劣化而提高γ比，又，可不使γ比劣化而提高β比。或者，可提高β比及γ比之雙方。其結果為，可確保讀出範圍及寫入範圍。
又，對存取電晶體之存取閘極電極AG1、AG2之變形部HG僅變更使閘極構造G(參照圖106)圖案化之遮罩圖案便無需新的遮罩。而且，存取電晶體T1、T2之暈圈區域17與驅動電晶體T3、T4之暈圈區域17係將阻劑遮罩47(注入遮罩A、參照圖110)作為注入遮罩而形成。進而，負載電晶體T5、T6之暈圈區域17係藉由阻劑遮罩48(注入遮罩B、參照圖111)而形成。即，為形成構成SRAM記憶體單元之各電晶體之暈圈區域，上述半導體裝置中可藉由2個注入遮罩而形成各電晶體之暈圈區域。
藉此，相對於需要至少4個注入遮罩之比較例之半導體裝置，各實施形態1~3之半導體裝置之情形均可將照相製版遮罩進而削減1片，從而可削減至少2片。其結果為，可進而減少生產成本。
再者，於上述半導體裝置中，作為變形部HG係以側部AS1以閘極長度變短之態樣接近側部AS2而成之變形部HG為例進行說明，但變形部並不限定於該態樣，亦可如圖114所示係位於連接於位元線之側(區域A)之側部AS1以閘極長度變長之態樣自位於連接於記憶節點之側(區域B)的側部AS2遠離之變形部HG。
該情形時，如圖115所示，相對於相同閾值電壓，自連接於記憶節點之側(區域B)朝向連接於位元線之側(區域A)流動的電流I1，與自連接於位元線之側(區域A)朝向連接於記憶節點之側(區域B)流動的電流I2相比，可更多地流動。
又，如圖116所示，亦可為位於連接於位元線之側(區域A)之側部AS1以閘極長度逐漸變長(變短)之態樣，自位於連接於記憶節點之側(區域B)之側部AS2遠離(接近)的變形部HG。
該情形時，如圖117所示，相對於相同閾值電壓，自連接於記憶節點之側(區域B)朝向連接於位元線之側(區域A)流動的電流I1，與自連接於位元線之側(區域A)朝向連接於記憶節點之側(區域B)流動的電流I2相比，可較多地流過。
於上述各實施形態中，作為各電晶體之閘極電極，列舉積層具有特定介電常數之High-k膜、具有特定功函數之金屬膜及多晶矽膜之態樣之閘極電極為例進行說明，但閘極絕緣膜亦可不使用High-k膜而使用氧化矽膜，作為與此對應之閘極電極之構造，亦可為摻雜多晶矽膜與金屬矽化物膜之積層構造之閘極電極。又，為形成暈圈區域而注入硼、碳等雜質時之注入條件(注入量、注入能量、注入傾斜角度)為例示，當然亦可視需要進行適當變更。
進而，於上述各實施形態中，以在源極或汲極區域之前形成閘極構造之「閘極最先(gate first)方式」之High-k‧Metal之閘極構造為例進行說明。作為閘極構造，除此之外亦可應用在源極‧汲極之後形成High-k‧Metal閘極構造之「閘極最後方式」。例如若以實施形態1之情形進行例示，代替圖11所示之步驟中形成之閘極構造，而形成以多晶矽為主之虛設之閘極構造。其後，至少直至圖27所示之形成源極或汲極區域之步驟為止，可應用與本實施形態相同之步驟。「閘極最後方式」包含其後於半導體基板上成膜覆蓋虛設之閘極構造之層間絕緣膜之步驟、藉由CMP(Chemical Mechanical Polishing)對層間絕緣膜進行研磨直至露出虛設之閘極構造之上面為止的步驟、及除去虛設之閘極構造而形成High-k‧Metal閘極構造之步驟。
此次所揭示之實施形態係例示者，但並不限於此。本發明並非由上述說明之範圍而由申請專利範圍表示，且意圖包含與申請專利範圍均等之含義及範圍內之所有變更。
[產業上之可利用性]
本發明可有效利用於具備靜態隨機存取記憶體之半導體裝置。
1．．．半導體基板
2．．．元件隔離區域
3a．．．元件形成區域
3b．．．元件形成區域
4．．．P井
6．．．界面膜
7．．．High-k膜
8．．．金屬膜
9．．．多晶矽膜
10．．．補償間隙壁
15．．．延伸區域
16．．．源極或汲極區域
17．．．暈圈區域
18．．．側壁間隙壁
19．．．金屬矽化物膜
20．．．應力襯膜
21．．．層間絕緣膜
21a．．．接觸孔
22．．．障壁金屬膜
23．．．鎢膜
24．．．插塞
25．．．蝕刻阻止膜
26．．．層間絕緣膜
26a．．．槽
27．．．障壁金屬膜
28．．．銅膜
29．．．銅配線
31~39．．．阻劑遮罩
50．．．半導體裝置
51．．．SRAM
52．．．SRAM記憶體單元陣列
52a、52b．．．SRAM記憶體單元
53．．．X解碼器
54．．．Y解碼器
55．．．感測放大器
56．．．寫入驅動器
57．．．主控制電路
58．．．邏輯電路
59．．．IO區域
AG1、AG2、DG1、DG2、LG1、LG2．．．閘極電極
BL、/BL．．．位元線
C1~C10．．．接點
G．．．閘極構造
M11~M110．．．第1金屬配線
M21~M27．．．第2金屬配線
M31~M33．．．第3金屬配線
RN．．．NMIS區域
RP．．．PMIS區域
SN1、SN2．．．記憶節點
T1、T2．．．存取電晶體
T3、T4．．．驅動電晶體
T5、T6．．．負載電晶體
V11~V18．．．通孔
V21~V24．．．通孔
WL．．．字元線
圖1係表示本發明之實施形態1之、具備SRAM之半導體裝置之配置關係之一例的平面圖；
圖2係表示上述實施形態中之、圖1所示之點線框內之SRAM記憶體單元之構成的平面圖；
圖3係表示上述實施形態中之、SRAM記憶體單元之等效電路之圖；
圖4係表示上述實施形態中之、SRAM記憶體單元之配置圖案之平面圖；
圖5係表示上述實施形態中之、圖4所示之剖面線V-V之剖面圖；
圖6係表示上述實施形態中之、各電晶體與第1金屬配線之連接構造之平面圖；
圖7係表示上述實施形態中之、第1金屬配線與第2金屬配線之連接構造之平面圖；
圖8係表示上述實施形態中之、第2金屬配線與第3金屬配線之連接構造之平面圖；
圖9係表示上述實施形態中之、存取電晶體之部分放大剖面圖；
圖10係表示上述實施形態中之、存取電晶體之暈圈區域之雜質濃度分佈之圖表；
圖11係表示上述實施形態中之、半導體裝置之製造方法之一步驟之剖面圖；
圖12係表示上述實施形態中之、圖11所示之步驟之後所進行之步驟的平面圖；
圖13係上述實施形態中之、圖12所示之剖面線XIII-XIII之剖面圖；
圖14係表示上述實施形態中之、圖13所示之步驟之後進行之步驟的剖面圖；
圖15係表示上述實施形態中之、圖14所示之步驟之後所進行之步驟之剖面圖；
圖16係表示上述實施形態中之、圖15所示之步驟之後所進行之步驟之剖面圖；
圖17係表示上述實施形態中之、圖16所示之步驟之後所進行之步驟之平面圖；
圖18係表示上述實施形態中之、圖17所示之步驟之後所進行之步驟之剖面圖，且係與圖17所示之剖面線XVIII-XVIII對應之剖面線之剖面圖；
圖19係上述實施形態中之、圖18所示之步驟之後所進行之步驟之剖面圖；
圖20係表示上述實施形態中之、圖19所示之步驟結束時之之硼之注入情形之平面圖；
圖21係表示上述實施形態中之、圖19所示之步驟之後所進行之步驟之剖面圖；
圖22係表示上述實施形態中之、圖21所示之步驟之後所進行之步驟之平面圖；
圖23係表示上述實施形態中之、圖22所示之步驟之後所進行之步驟之剖面圖；
圖24係表示上述實施形態中之、圖23所示之步驟之後所進行之步驟之平面圖；
圖25係表示上述實施形態中之、圖24所示之步驟之後所進行之步驟之剖面圖，且係與圖24所示之剖面線XXV-XXV相對應之剖面線之剖面圖；
圖26係表示上述實施形態中之、圖25所示之步驟之後所進行之步驟之平面圖；
圖27係表示上述實施形態中之、圖26所示之步驟之後所進行之步驟之剖面圖；
圖28係表示上述實施形態中之、圖27所示之步驟之後所進行之步驟之剖面圖；
圖29係表示上述實施形態中之、圖28所示之步驟之後所進行之步驟之剖面圖；
圖30係表示上述實施形態中之、圖29所示之步驟之後所進行之步驟之剖面圖；
圖31係表示上述實施形態中之、在存取電晶體中流動之電流之圖；
圖32係表示上述實施形態中之、與存取電晶體之閘極電壓相對之電流特性之圖表；
圖33係表示比較例之半導體裝置之SRAM記憶體單元之配置圖案之平面圖；
圖34係表示比較例之半導體裝置之製造方法之一步驟之平面圖；
圖35係表示圖34所示之步驟之後所進行之步驟之平面圖；
圖36係表示圖35所示之步驟之後所進行之步驟之平面圖；
圖37係表示圖36所示之步驟之後所進行之步驟之平面圖；
圖38係表示上述實施形態中之、變形例之半導體裝置之SRAM記憶體單元之等效電路之圖；
圖39係表示上述實施形態中之、變形例之半導體裝置之製造中所使用之注入遮罩A之遮罩圖案之平面圖；
圖40係表示上述實施形態中之、變形例之半導體裝置之構造之剖面圖；
圖41係表示本發明之實施形態2之半導體裝置之SRAM記憶體單元之等效電路之圖；
圖42係表示上述實施形態中之、SRAM記憶體單元之配置圖案之平面圖；
圖43係表示上述實施形態中之、圖42所示之剖面線XLIII-XLIII之剖面圖；
圖44係表示上述實施形態中之、半導體裝置之製造方法之一步驟之平面圖；
圖45係表示上述實施形態中之、圖44所示之剖面線XLV-XLV之剖面圖；
圖46係表示上述實施形態中之、圖45所示之步驟之後所進行之步驟之剖面圖；
圖47係表示上述實施形態中之、圖46所示之步驟之後所進行之步驟之剖面圖；
圖48係表示上述實施形態中之、圖47所示之步驟之後所進行之步驟之平面圖；
圖49係表示上述實施形態中之、圖48所示之步驟之後所進行之步驟之剖面圖，且係與圖48所示之剖面線XLIX-XLIX相對應之剖面線之剖面圖；
圖50係表示上述實施形態中之、圖49所示之步驟之後所進行之步驟之剖面圖；
圖51係表示上述實施形態中之、圖50所示之步驟結束時之之硼之注入情形之平面圖；
圖52係表示上述實施形態中之、變形例之半導體裝置之SRAM記憶體單元之等效電路之圖；
圖53係表示上述實施形態中之、變形例之半導體裝置之製造中所使用之注入遮罩A之遮罩圖案之平面圖；
圖54係表示上述實施形態中之、變形例之半導體裝置之構造之剖面圖；
圖55係表示本發明之實施形態3之半導體裝置之第1例之SRAM記憶體單元之等效電路之圖；
圖56係表示上述實施形態中之、第1例之SRAM記憶體單元之配置圖案之平面圖；
圖57係表示上述實施形態中之、圖56所示之剖面線LVII-LVII之剖面圖；
圖58係表示上述實施形態中之、存取電晶體之部分放大剖面圖；
圖59係表示上述實施形態中之、具備第1例之SRAM記憶體單元之半導體裝置之製造方法之一步驟之平面圖；
圖60係表示上述實施形態中之、圖59所示之剖面線LX-LX之剖面圖；
圖61係表示上述實施形態中之、圖60所示之步驟之後所進行之步驟之剖面圖；
圖62係表示上述實施形態中之、圖61所示之步驟之後所進行之步驟之剖面圖；
圖63係表示上述實施形態中之、圖62所示之步驟之後所進行之步驟之平面圖；
圖64係表示上述實施形態中之、圖63所示之步驟之後所進行之步驟之剖面圖，且係與圖63所示之剖面線LXIV-LXIV相對應之剖面線之剖面圖；
圖65係表示上述實施形態中之、圖64所示之步驟之後所進行之步驟之剖面圖；
圖66係表示上述實施形態中之、第2例之SRAM記憶體單元之等效電路之圖；
圖67係表示上述實施形態中之、具備第2例之SRAM記憶體單元之半導體裝置之製造方法之一步驟之平面圖；
圖68係表示上述實施形態中之、圖67所示之剖面線LXVIII-LXVIII之剖面圖；
圖69係表示上述實施形態中之、圖68所示之步驟之後所進行之步驟之剖面圖；
圖70係表示上述實施形態中之、圖69所示之步驟之後所進行之步驟之剖面圖；
圖71係表示上述實施形態中之、圖70所示之步驟之後所進行之步驟之平面圖；
圖72係表示上述實施形態中之、圖71所示之步驟之後所進行之步驟之剖面圖，且係與圖71所示之剖面線LXXII-LXXII相對應之剖面線之剖面圖；
圖73係表示上述實施形態中之、圖72所示之步驟之後所進行之步驟之剖面圖；
圖74係表示上述實施形態中之、圖73所示之步驟之後所進行之步驟之剖面圖；
圖75係模式性表示本發明之實施形態4之半導體裝置之SRAM記憶體單元之配置圖案之平面圖；
圖76係表示上述實施形態中之、SRAM記憶體單元之等效電路之圖；
圖77係表示上述實施形態中之、SRAM記憶體單元之配置圖案之平面圖；
圖78係表示上述實施形態中之、圖77所示之剖面線LXXVIII-LXVIII之剖面圖；
圖79係表示上述實施形態中之、各電晶體與第1金屬配線之連接構造之平面圖；
圖80係表示上述實施形態中之、第1金屬配線與第2金屬配線之連接構造之平面圖；
圖81係表示上述實施形態中之、第2金屬配線與第3金屬配線之連接構造之平面圖；
圖82係表示上述實施形態中之、半導體裝置之製造方法之一步驟之剖面圖；
圖83係表示上述實施形態中之、圖82所示之步驟之後所進行之步驟之平面圖；
圖84係表示上述實施形態中之、圖83所示之步驟之後所進行之步驟之剖面圖，且係與圖83所示之剖面線LXXXIV-LXXXIV相對應之剖面線之剖面圖；
圖85係表示上述實施形態中之、圖84所示之步驟之後所進行之步驟之剖面圖；
圖86係表示上述實施形態中之、圖85所示之步驟之後所進行之步驟之剖面圖；
圖87係表示上述實施形態中之、圖86所示之步驟之後所進行之步驟之剖面圖；
圖88係表示上述實施形態中之、圖87所示之步驟之後所進行之步驟之剖面圖；
圖89係表示上述實施形態中之、圖88所示之步驟之後所進行之步驟之平面圖；
圖90係表示上述實施形態中之、圖89所示之步驟之後所進行之步驟之剖面圖，且係與圖89所示之剖面線XC-XC相對應之剖面線之剖面圖；
圖91係表示上述實施形態中之、圖90所示之步驟之後所進行之步驟之剖面圖；
圖92係表示上述實施形態中之、圖91所示之步驟之後所進行之步驟之剖面圖；
圖93係表示上述實施形態中之、圖92所示之步驟之後所進行之步驟之剖面圖；
圖94係表示本發明之實施形態5之半導體裝置之SRAM記憶體單元之等效電路之圖；
圖95係表示上述實施形態中之、SRAM記憶體單元之配置圖案之平面圖；
圖96係表示上述實施形態中之、圖95所示之剖面線XCVI-XCVI之剖面圖；
圖97係表示上述實施形態中之、存取電晶體之部分放大剖面圖；
圖98係表示上述實施形態中之、半導體裝置之製造方法之一步驟之平面圖；
圖99係表示上述實施形態中之、圖98所示之步驟之後所進行之步驟之剖面圖，且係與圖98所示之剖面線XCIX-XCIX相對應之剖面線之剖面圖；
圖100係表示上述實施形態中之、圖99所示之步驟之後所進行之步驟之剖面圖；
圖101係表示上述實施形態中之、圖100所示之步驟之後所進行之步驟之剖面圖；
圖102係表示本發明之實施形態6之半導體裝置之SRAM記憶體單元之配置圖案之平面圖；
圖103係表示上述實施形態中之、各電晶體與第1金屬配線之連接構造之平面圖；
圖104係表示上述實施形態中之、第1金屬配線與第2金屬配線之連接構造之平面圖；
圖105係表示上述實施形態中之、第2金屬配線與第3金屬配線之連接構造之平面圖；
圖106係表示上述實施形態中之、半導體裝置之製造方法之一步驟之平面圖；
圖107係表示上述實施形態中之、用以形成圖106所示之閘極電極之阻劑遮罩圖案之平面圖；
圖108係表示上述實施形態中之、圖106所示之步驟之後所進行之步驟之平面圖；
圖109係表示上述實施形態中之、圖108所示之步驟之後所進行之步驟之平面圖；
圖110係表示上述實施形態中之、圖109所示之步驟之後所進行之步驟之平面圖；
圖111係表示上述實施形態中之、圖110所示之步驟之後所進行之步驟之平面圖；
圖112係用以說明上述實施形態中之、存取電晶體中流動之電流之第1部分平面圖；
圖113係用以說明上述實施形態中之、存取電晶體中流動之電流之第2部分平面圖；
圖114係用以說明上述實施形態中之、第1變形例之存取電晶體之部分平面圖；
圖115係用以說明上述實施形態中之、第1變形例之存取電晶體中流動之電流的部分平面圖；
圖116係表示上述實施形態中之、第2變形例之存取電晶體之部分平面圖；及
圖117係用以說明上述實施形態中之、第2變形例之存取電晶體中流動之電流的部分平面圖。
1．．．半導體基板
2．．．元件隔離區域
3a．．．元件形成區域
3b．．．元件形成區域
31．．．阻劑遮罩
AG1、AG11．．．存取閘極電極
DG1、DG11．．．驅動閘極電極
G．．．閘極構造
RN．．．NMIS區域
RP．．．PMIS區域

Claims (20)

  1. 一種半導體裝置之製造方法，該半導體裝置含有靜態隨機存取記憶體，該製造方法包含如下步驟：藉由在半導體基板之主表面上形成元件隔離絕緣膜，而分別規定應形成第1導電型電晶體之第1元件形成區域及應形成第2導電型電晶體之第2元件形成區域；於上述第1元件形成區域中，形成包含第1閘極構造及第2閘極構造之閘極構造，該第1閘極構造係配置於位於相互隔開距離之第1區域及第2區域之間的區域上，該第2閘極構造係配置於位於上述第2區域、與和上述第2區域隔開距離之第3區域之間的區域上；形成第1注入遮罩，其具有使上述第1閘極構造之位於上述第2區域側之第1側面露出，並且使自上述第1側面至隔開特定距離之上述第2區域之部分露出之第1開口部，且覆蓋上述第1閘極構造之位於上述第1區域側之第2側面、及上述第1區域及上述第2元件形成區域；經由上述第1注入遮罩，對上述第1開口部以自與上述半導體基板之上述主表面垂直之方向傾斜之角度而注入第1雜質；除去上述第1注入遮罩；形成第2注入遮罩，其具有使上述第1閘極構造、上述第2閘極構造、上述第1區域、上述第2區域及上述第3區域露出之第2開口部，且覆蓋上述第2元件形成區域；經由上述第2注入遮罩，對上述第2開口部以自與上述 半導體基板之上述主表面垂直之方向傾斜的角度，注入上述第2導電型第2雜質；除去上述第2注入遮罩；及形成電性連接於上述第1區域之位元線，並且形成將作為上述第2元件形成區域之上述第2導電型電晶體之源極或汲極電極之區域電性連接於上述第2區域而成為記憶節點的配線。
  2. 如請求項1之半導體裝置之製造方法，其中形成上述第1注入遮罩之步驟中，上述第1開口部使自上述第1閘極構造之上述第1側面至上述第2閘極構造之位於上述第2區域側之第3側面之區域露出。
  3. 如請求項1之半導體裝置之製造方法，其中形成上述第1注入遮罩之步驟中，上述第1開口部使自上述第1閘極構造之上述第1側面至上述第2閘極構造之位於上述第2區域側之第3側面為止之區域露出，並且使自上述第2閘極構造之位於上述第3區域側之第4側面至隔開特定距離之上述第3區域之部分露出。
  4. 如請求項3之半導體裝置之製造方法，其中形成上述閘極構造之步驟中包含如下步驟：於上述第1元件形成區域中，形成配置於位於上述第3區域、及與上述第3區域隔開距離之第4區域之間的區域上之第3閘極構造，及配置於位於上述第4區域、及與上述第4區域隔開距離之第5區域之間的區域上之第4閘極構造；形成上述第1注入遮罩之步驟中，上述第1注入遮罩係 以如下方式形成：上述第1開口部使自上述第1閘極構造之上述第1側面至上述第4閘極構造之位於上述第4區域側之第5側面露出，且覆蓋上述第4閘極構造之位於上述第5區域側之第6側面；於形成上述第2注入遮罩之步驟中，上述第2注入遮罩係以使上述第3閘極構造、上述第4閘極構造、上述第4區域及上述第5區域露出之方式而形成。
  5. 如請求項4之半導體裝置之製造方法，其中包含經由上述第1注入遮罩，將上述第1導電型第3雜質注入至上述第1區域~上述第5區域之各個之步驟。
  6. 如請求項4或5之半導體裝置之製造方法，其中包含於除去上述第1注入遮罩之步驟及除去上述第2注入遮罩之步驟之後，在上述第1閘極構造~上述第4閘極構造之各個中形成側壁間隙壁之步驟，且包含於形成上述側壁間隙壁之步驟之後，向上述第1區域~上述第5區域之各個注入上述第1導電型第4雜質之步驟。
  7. 如請求項2之半導體裝置之製造方法，其中於形成上述第1注入遮罩之步驟中，上述第1注入遮罩係以覆蓋上述第2閘極構造之上述第4側面及上述第3區域之方式而形成。
  8. 如請求項7之半導體裝置之製造方法，其中包含經由上述第1注入遮罩，將上述第1導電型第3雜質注入至上述第1區域、上述第2區域及上述第3區域之各個之步驟。
  9. 如請求項7或8之半導體裝置之製造方法，其中包含於除 去上述第1注入遮罩之步驟及除去上述第2注入遮罩之步驟之後，在上述第1閘極構造及上述第2閘極構造之各個上形成側壁間隙壁之步驟，且包含於形成上述側壁間隙壁之步驟之後，向上述第1區域、上述第2區域及上述第3區域之各個注入上述第1導電型第4雜質之步驟。
  10. 如請求項1至5、7、8中任一項之半導體裝置之製造方法，其中於上述第1注入步驟中係注入碳作為上述第1雜質。
  11. 如請求項10之半導體裝置之製造方法，其中於上述第1注入步驟中，經由上述第1注入遮罩進而注入上述第2導電型雜質。
  12. 如請求項1至5、7、8中任一項之半導體裝置之製造方法，其中於上述第1注入步驟中，注入上述第2導電型雜質作為上述第1雜質。
  13. 一種半導體裝置之製造方法，該半導體裝置含有包含配置成複數列複數行之矩陣狀之複數個記憶體單元之靜態隨機存取記憶體；該製造方法包含如下步驟：藉由在半導體基板之主表面上形成元件隔離絕緣膜，而規定應形成複數個記憶體單元之各個中所含之第1導電型電晶體之複數個元件形成區域；於複數個上述元件形成區域之各個中，形成包含配置於位於相互隔開距離之第1區域及第2區域之間之區域上，且於相互相同方向上延伸之第1閘極構造的閘極構造； 自與上述第1閘極構造之延伸方向正交之第1方向及第2方向之各個，以自與上述半導體基板之上述主表面垂直之方向傾斜之角度，向複數個上述元件形成區域之各個注入特定之第1雜質；及每複數行形成電性連接於沿一行而設之複數個上述元件形成區域之各個之上述第1區域之位元線，且形成電性連接於複數個上述元件形成區域之各個之上述第2區域而成為各記憶體單元之記憶節點的配線；俯視上述半導體基板之上述主表面時，自上述第1區域朝向上述第2區域之方向係於複數個上述元件形成區域之各個中為相同，且於上述注入步驟中，設定為自上述第1方向注入之上述第1雜質之量與自上述第2方向注入之上述第1雜質之量不同，且注入至上述第2區域之上述第1雜質之量多於注入至上述第1區域之上述第1雜質之量。
  14. 一種半導體裝置之製造方法，該半導體裝置含有包含配置成複數列複數行之矩陣狀之複數個記憶體單元之靜態隨機存取記憶體；該製造方法包含如下步驟：藉由在半導體基板之主表面上形成元件隔離絕緣膜，而規定應形成複數個記憶體單元之各個中所含之第1導電型電晶體之複數個元件形成區域；於複數個上述元件形成區域之各個中，形成包含配置於位於相互隔開距離之第1區域及第2區域之間之區域上，且於相互相同方向上延伸之第1閘極構造之閘極構 造；自與上述第1閘極構造之延伸方向正交之第1方向及第2方向之各個，以自與上述半導體基板之上述主表面垂直之方向傾斜之角度，向複數個上述元件形成區域之各個注入特定之第1雜質；及每複數行形成電性連接於沿一行而設之複數個上述元件形成區域之各個之上述第1區域的位元線，且形成電性連接於複數個上述元件形成區域之各個之上述第2區域而成為複數個記憶體單元之各記憶節點的配線；俯視上述半導體基板之上述主表面時，自上述第1區域朝向上述第2區域之方向係於複數個上述元件形成區域之各個中為相同，於上述注入步驟中，俯視上述半導體基板之上述主表面時，上述第1方向係與自上述第1區域朝向上述第2區域之方向一致，且上述第2方向係與自上述第2區域朝向上述第1區域之方向一致，自上述第2方向注入時之傾斜角度係設定為大於自上述第1方向注入時之角度。
  15. 一種半導體裝置之製造方法，該半導體裝置含有靜態隨機存取記憶體，該製造方法包含如下步驟：藉由在半導體基板之主表面上形成元件隔離絕緣膜，而分別規定應形成第1導電型電晶體之第1元件形成區域及應形成第2導電型電晶體之第2元件形成區域；於上述第1元件形成區域中，形成包含第1閘極構造及 第2閘極構造之閘極構造，該第1閘極構造係配置於位於相互隔開距離之第1區域及第2區域之間之區域上，該第2閘極構造係配置於上述第2區域、及與上述第2區域隔開距離之第3區域之間的區域上；形成具有露出上述第1元件形成區域之開口部、且覆蓋上述第2元件形成區域之注入遮罩；經由上述注入遮罩，對上述開口部以自與上述半導體基板之上述主表面垂直之方向傾斜的角度注入第1雜質；除去上述注入遮罩；及形成電性連接於上述第1區域之位元線，並且形成將成為上述第2元件形成區域之上述第2導電型電晶體之源極或汲極電極的區域電性連接於上述第2區域而成為記憶節點之配線；於形成上述閘極構造之步驟中，上述第1閘極構造係以具有位於上述第1區域側之第1側面及位於上述第2區域側之第2側面之方式而形成，並且俯視上述半導體基板之上述主表面時，於與上述第1元件形成區域疊合之上述第1閘極電極構造之部分，以越往上述第1閘極構造之延伸方向則上述第1閘極構造之與上述延伸方向正交之方向上之上述第1閘極構造的寬度逐漸變化之方式形成。
  16. 如請求項15之半導體裝置之製造方法，其中包含準備具有用以使配線圖案化且於第1方向上延伸之配線圖案之光罩的步驟；形成上述閘極構造之步驟包含如下步驟： 經由上述光罩而實施曝光處理，藉此對上述半導體基板上形成之光阻轉印上述配線圖案；及使用轉印至上述光阻之上述配線圖案，使上述第1閘極構造之與上述第1元件形成區域疊合之部分之形狀圖案化；上述光罩之上述配線圖案於俯視上述半導體基板之上述主表面時，具有於上述第1方向上延伸之直線狀之第1邊、與上述第1邊平行之直線狀之第2邊、及與上述第1邊平行之直線狀之第3邊，且上述第2方向之上述第1邊與上述第2邊之間隔係設定為大於上述第1邊與上述第3邊之間隔。
  17. 一種半導體裝置，其含有靜態隨機存取記憶體，且包括：記憶資料之第1記憶節點及第2記憶節點；進行資料之輸入輸出之第1位元線及第2位元線；第1存取電晶體，其連接於上述第1記憶節點與上述第1位元線之間；第2存取電晶體，其連接於上述第2記憶節點與上述第2位元線之間；第1驅動電晶體，其連接於上述第1記憶節點與接地配線之間；及第2驅動電晶體，其連接於上述第2記憶節點與接地配線之間；上述第1存取電晶體及上述第2存取電晶體分別包含：存取閘極電極，其於特定方向上延伸； 第1源極或汲極區域，其連接於對應之上述第1位元線或上述第2位元線，且具有第1導電型雜質；第2源極或汲極區域，其連接於對應之上述第1記憶節點或第2記憶節點，且具有上述第1導電型雜質；第1暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第1源極或汲極區域，且具有與上述第1導電型不同之第2導電型雜質；及第2暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第2源極或汲極區域，且具有雜質濃度高於上述第1暈圈區域之雜質濃度之上述第2導電型雜質；上述第1驅動電晶體及上述第2驅動電晶體分別包含：第3源極或汲極區域，其連接於對應之上述第1記憶節點或上述第2記憶節點，且具有第1導電型雜質；第4源極或汲極區域，其連接於接地配線，且具有上述第1導電型雜質；第3暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第3源極或汲極區域，且具有與上述第2暈圈區域之雜質濃度相同程度之雜質濃度之上述第2導電型雜質；及第2暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第4源極或汲極區域，且具有與上述第2暈圈區域之雜質濃度相同程度之雜質濃度之上述第2導電型雜質。
  18. 一種半導體裝置，其含有靜態隨機存取記憶體，且包括： 記憶資料之第1記憶節點及第2記憶節點；進行資料之輸入輸出之第1位元線及第2位元線；第1存取電晶體，其連接於上述第1記憶節點與上述第1位元線之間；第2存取電晶體，其連接於上述第2記憶節點與上述第2位元線之間；第1驅動電晶體，其連接於上述第1記憶節點與接地配線之間；及第2驅動電晶體，其連接於上述第2記憶節點與接地配線之間；上述第1存取電晶體及上述第2存取電晶體分別包含：存取閘極電極，其於特定之方向上延伸；第1源極或汲極區域，其連接於對應之上述第1位元線或上述第2位元線，且具有第1導電型雜質；第2源極或汲極區域，其連接於對應之上述第1記憶節點或第2記憶節點，且具有上述第1導電型雜質；第1暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第1源極或汲極區域，且具有第2導電型雜質；及第2暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第2源極或汲極區域，且具有雜質濃度高於上述第1暈圈區域之雜質濃度之上述第2導電型雜質；上述第1驅動電晶體及上述第2驅動電晶體分別包含：第3源極或汲極區域，其連接於對應之上述第1記憶節 點或上述第2記憶節點，且具有第1導電型雜質；第4源極或汲極區域，其連接於接地配線，且具有上述第1導電型雜質；第3暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第3源極或汲極區域，且具有與上述第2暈圈區域之雜質濃度相同程度之雜質濃度之上述第2導電型雜質；及第4暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第4源極或汲極區域，且具有與上述第1暈圈區域之雜質濃度相同程度之雜質濃度之上述第2導電型雜質。
  19. 一種半導體裝置，其含有靜態隨機存取記憶體，且包括：記憶資料之第1記憶節點及第2記憶節點；進行資料之輸入輸出之第1位元線及第2位元線；第1存取電晶體，其連接於上述第1記憶節點與上述第1位元線之間；第2存取電晶體，其連接於上述第2記憶節點與上述第2位元線之間；第1驅動電晶體，其連接於上述第1記憶節點與接地配線之間；及第2驅動電晶體，其連接於上述第2記憶節點與上述接地配線之間；上述第1存取電晶體及上述第2存取電晶體分別包含：存取閘極電極； 第1源極或汲極區域，其連接於對應之上述第1位元線或上述第2位元線，且具有第1導電型雜質；第2源極或汲極區域，其連接於對應之上述第1記憶節點或第2記憶節點，且具有上述第1導電型雜質；第1暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第1源極或汲極區域，且具有與上述第1導電型不同之第2導電型雜質；及第2暈圈區域，其於上述存取閘極電極之正下方之區域中鄰接於上述第2源極或汲極區域，且具有上述第2導電型雜質及碳。
  20. 一種半導體裝置，其含有靜態隨機存取記憶體，且包括：記憶資料之第1記憶節點及第2記憶節點；進行資料之輸入輸出之第1位元線及第2位元線；第1存取電晶體，其連接於上述第1記憶節點與上述第1位元線之間；及第2存取電晶體，其連接於上述第2記憶節點與上述第2位元線之間；上述第1存取電晶體及上述第2存取電晶體之各個具備於特定方向上延伸之存取閘極電極；上述存取閘極電極係橫切形成於半導體基板之主表面、且藉由元件隔離絕緣膜而規定其周緣之元件形成區域而配置，俯視上述半導體基板之上述主表面時，於上述存取閘極電極之與上述第1元件形成區域疊合之部分，以越往上 述存取閘極電極之延伸方向則與上述存取閘極電極之上述延伸方向正交之方向之寬度逐漸變化的方式形成上述存取閘極電極。
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