TWI471870B - 於至少一輸入線上偵測電壓變化之感測電路及方法 - Google Patents

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Description

於至少一輸入線上偵測電壓變化之感測電路及方法
本發明是有關於偵測至少一輸入線路上之電壓變化的感測電路及方法。
感測電路(sensing circuitry)經常是用於積體電路，並且可運用於各種實作，例如在半導體記憶體、微處理器、大型邏輯陣列等等之中。此感測電路具有電壓變化偵測電路，以供偵測在至少一輸入線路上之電壓變化，並以產生至少一表示該變化的輸出信號。該電壓變化偵測電路通常含有一或更多的鎖閂電晶體(latch transistor)，此等係用以產生至少一表示所偵得之電壓變化的輸出信號。
此等鎖閂電晶體可為採取各種形式，一種已知方式牽涉到利用一或更多的鎖閂電晶體，該等具有與一基材絕緣(substrate)的一本體(body)區域。該本體區域含有通道材料(channel material)，在此一通道(channel)係建立於該電晶體的源極(source)與汲極(drain)之間而位在該電晶體之閘極(gate)的下方處。相較於自非絕緣技術所構成之鎖閂電晶體(其中該通道材料係構成於一導體基材上)，可發現到，藉由利用具有一絕緣於該基材之本體區域的鎖閂電晶體可減少在該電晶體終端上的電容負載。此電容負載的減少可獲致電晶體切換速度的增加以及較低的功率散逸(power dissipation)。
一種可用以產生具有一絕緣於基材之本體區域的電晶體之已知技術稱為「絕緣層上覆矽(Silicon－On－Insulator,SOI)」技術，其中SOI通道材料係構成於一薄型表面矽質層(thin superficial silicon layer)之區域內(薄型表面矽質層位在一氧化絕緣層(oxide insulating layer)上方並且位在該電晶體之閘極下方)，同時可減少對該基材的電阻溢漏(resistive leakage)以及該基材的電容負載。從而，此本體區域並未被偏壓(bias)於任何已知的電壓，並且其電壓可受到下列因素影響而發生改變：因二極體溢漏所引起之電荷、與閘極或汲極或源極之耦合電容(coupling capacitance)、撞擊離子化(impact ionisation)等等。此外，該本體區域上之電壓變成與先前的電路活動相關，這通常稱為「歷史效應」。此一在本體區域上之電壓的變異性(variation)對於一利用此等電晶體所建構之電路的行為會產生顯著的衝擊，這是因為任何在本體電壓內之變化通常都會修改到該電晶體的閥電壓(threshold voltage)，因此改變了通過該電晶體的電流以及該電晶體的切換速度。當將此等電晶體運用於偵測至少一輸入線路上之電壓變化的感測電路時，此等在本體電壓上的變化會引起不正確的感測電路操作。
一種已知用以移除前述歷史效應的技術是將該感測電路內之一些電晶體的本體偏壓至一固定參考電壓，例如對於一N通道(N－channel)電晶體藉由將該等本體耦接至接地，或者對於一P通道(P－channel)電晶體藉由將該等本體 耦接至該電源供應電壓。如此雖可移除該歷史效應，然不利之處在於此本體偏壓可能引起金屬氧化半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)閥電壓的增加，並因此造成延遲切換，從而增加該感測電路在偵測電壓變化上所需的時間。
US－B－6,433,589案文描述一種藉一固定參考以偏壓該電晶體本體的替代性方式。尤其，該案說明一種感測放大器(sense amplifier)，其中在一感測放大器內，該等放大器電晶體的本體以及該等輸入電晶體的本體係耦接於相對應的輸入信號，藉此消除來自未連接本體的歷史相關性，同時可因該等輸入電晶體及放大器電晶體之間動態產生的閥電壓差而達到較快速的切換時間。雖然相較於利用具有靜態偏壓本體之輸入電晶體及放大器電晶體的電路，此一方式確可改善切換時間，然此一方式會引起多項缺點。
首先，關於該等電晶體本體與該等輸入信號間直接連接(direct connection)的製作(這些輸入信號在US－B－6,433,589案文裡係經描述為位元線路信號)，會需要將該供應電壓或一接近該供應電壓的電壓施加於該等電晶體的本體。從而，一旦電晶體的源極降到接地電位時，在電晶體內，本體區域與源極區域之間所構成的二極體將會被強烈地順向偏壓(forward bias)，而每次開啟該感測放大器執行一感測操作時便會發生。此外，只要在該源極上的電壓被維持在接地電位，該二極體就將會被強烈地維持在順向偏壓，因此只要感測致能信號(sense enable signal)作 用中(例如在整個感測操作過程中)，就都會被強烈地維持在順向偏壓。由於順向偏壓二極體電流的緣故，會引起顯著的額外功率消耗(power consumption)，並引起所連接之位元線路信號的擾動，從而產生雜訊。
此外，順向偏壓二極體的出現會造成所連接之位元線路會釋放比另外情況還要多的電荷，因而導致在完成該感測操作之後另外增加功率消耗，藉以將在這些位元線路上的電壓提升回到源極電位VDD 。
US－A－2005/0264324案文描述系統及方法，用以將一感測放大器內之資料線路下拉電晶體(data line pull－down transistor)的本體接到一除接地以外之電壓，以提高可流經該等電晶體的電流量。在一具體實施例裡，該等資料線路下拉電晶體的本體係接到該感測放大器反面的中介節點，藉以增加流經該資料線路下拉電晶體的電流，而這可提高該感測放大器所能運作的速度。此外，由於在該中介節點處的電壓改變，因此該等電晶體的閥電壓也會改變，從而強化該感測放大器的操作。不過，由於該等中介節點之一者在感測操作的過程中會維持在來源電壓位準，並且會將來源電位施加於位在該感測放大器另一側上多個電晶體之一者的本體，因此這又會在該電晶體內引發一順向偏壓二極體，從而引起額外的功率消耗。假設該位元線路在感測操作過程中維持連接於該感測放大器，此順向偏壓二極體亦會在一相關的位元線路上引發雜訊。
據此，會希望提供一種改善的感測電路及此電路之操 作方法，對於歷史效應能夠維持堅固耐用，且沒有上述先前技藝方案的缺點。
自其第一態樣觀之，本發明提供一種感測電路，至少包含：電壓變化偵測電路，用以偵測在至少一輸入線路上電壓的一變化，並且用以產生至少一輸出信號，此信號表示在感測操作階段過程中的該項變化；該電壓變化偵測電路包含至少一鎖閂電晶體，該鎖閂電晶體具有與一基材絕緣的一本體區域；以及一本體偏壓電路，在該感測操作階段之前先造成一電壓被施加於該本體區域，該電壓係來自該等至少一輸入線路之其一者上的電壓，並且在該感測操作階段過程中令該本體區域的電壓浮動。
根據本發明，該本體偏壓電路係在該感測操作階段之前提供以造成一電壓被施加於一或更多鎖閂電晶體的本體區域，此電壓係來自一連至該電路之輸入線路上的電壓。此外，在感測操作階段過程中，該本體偏壓電路係經配置，以令該本體區域的電壓浮動。透過利用本發明，可在進行該感測操作階段之前，先將一或更多鎖閂電晶體的本體區域預先充電至一已知電壓位準，這意味著該等本體不會因為歷史效應就隨著時間漂移至未知的電壓位準。從而，就可以去除歷史效應對於感測電路之正確操作造成擾動的機會。此外，藉由令該本體區域之電壓在該感測操作階段過程中浮動，可在整個感測操作過程中避免一順向偏壓二極 體的產生，藉此可降低功率消耗。尤其，由於在感測階段過程中於本體區域上的電壓為浮動(亦即並未連接到任何電壓)，因此此等順向偏壓效應可快速地消失。同時，由於該本體區域的電壓在感測操作階段過程中係被令以浮動，因此在感測操作階段過程中該本體區域與該輸入線路之間並無連接，因而在該本體區域上的電壓不會造成輸入線路產生任何雜訊。
在一具體實施例裡，該至少一鎖閂電晶體包含一對鎖閂電晶體，並且該至少一輸入線路包含一對輸入線路，該對鎖閂電晶體係用以偵測該該對輸入線路上因電壓變化所造成之電壓間的一差異。此外，在一此等具體實施例裡，該本體偏壓電路係經配置以令一第一電壓被施加於該對鎖閂電晶體中之一第一鎖閂電晶體的本體區域(該第一電壓係來自該該對輸入線路之一第一輸入線路上的電壓)，並令一第二電壓被施加於該對鎖閂電晶體內之一第二鎖閂電晶體的本體區域(該第二電壓係來自該該對輸入線路之一第二輸入線路上的電壓)，而在該感測操作過程中，該本體偏壓電路係令該第一鎖閂電晶體與該第二鎖閂電晶體之本體區域的電壓浮動。
在此等運用一對輸入線路的具體實施例裡，在最初時該等輸入線路二者會位於一預定電壓位準(例如供應電壓位準)，然後在該等輸入線路之一者上的電壓將開始改變(即如朝向接地減少)。一旦該電壓既已改變一預定量，在此稱之為△V，即啟動該感測操作階段。由於在前述具體 實施例裡，該本體偏壓電路令以將一來自一第一輸入線路上之電壓的第一電壓施加於一第一鎖閂電晶體的本體區域，並且令以將一來自一第二輸入線路上之電壓的第二電壓施加於一第二鎖閂電晶體的本體區域，因此接著在該感測操作階段開始時，該對鎖閂電晶體之本體將具有一△V的差動電壓，令以較強烈地驅動該對鎖閂電晶體內之一者，藉此改善該感測電路的切換時間。尤其，於該感測操作階段開始時，在該組對中具有較高本體區域電壓的鎖閂電晶體將會較強烈地導電，因此可令一較高電流流經於此，同時此鎖閂電晶體會需要對一與其相連接之中介節點進行放電，藉以產生所需輸出。因而，藉由前述方式，該鎖閂電晶體差動組對在正側上會總是不平衡，從而令該鎖閂電晶體差動組對產生出所需之輸出信號。
在本發明之一特定具體實施例裡，於該感測操作階段的開始處，該組對內的各個鎖閂電晶體係經配置以在其閘極處接收一電壓，此者係對應於啟動該感測階段時在一相關位元線路上的電壓。而施加於該閘極上的電壓愈高，經過一鎖閂電晶體的電流就將增加。此外，該電晶體的閥電壓愈低，該電流就會增加，並且於該本體上具有較高電壓的電晶體將具有一較低的閥電壓。在本發明之此一特定具體實施例裡，於該組對內，鎖閂電晶體(需將經施加於其上之電壓加以放電藉以產生所需輸出信號)將具有一較高的電壓施加於其閘極(比起施加於該組對內另一電晶體之閘極)，亦因前述之本體偏壓電路操作而具有一較高的本體電 壓，同時這兩項因素將貢獻於令該鎖閂電晶體被較強烈地驅動(比起另一鎖閂電晶體)，藉此提高該切換速度。
該對鎖閂電晶體可為各種方式所配置，然在一具體實施例裡，該對鎖閂電晶體係交叉耦合。從而，一鎖閂電晶體的閘極係耦接於另一鎖閂電晶體的汲極，反之亦然。
可有多種方式將該電壓變化偵測電路耦接於該等至少一輸入線路。然而，在一具體實施例裡，該感測電路進一步包含一關聯於該等至少一輸入線路各者的輸入電晶體，且經配置以將該相關聯輸入線路耦接於該至少一鎖閂電晶體，該輸入電晶體在其閘極處接收一感測致能信號，此者會在該感測階段過程中關閉該輸入電晶體。從而，根據此等具體實施例，在感測階段過程中，該等至少一輸入線路係解耦接於該電壓變化偵測電路，並且在該等至少一輸入線路上的電壓變化係藉由對出現在該電壓變化偵測電路內之至少一中介節點上的電壓進行分析所偵得。
該本體偏壓電路可採取各種形式。不過，在一具體實施例裡，該本體偏壓電路包含一預充電偏壓電晶體，此者係關聯於該等至少一輸入線路的各者，並經配置以將該相關聯輸入線路耦接於該等至少一鎖閂電晶體之至少一者的本體區域，該預充電偏壓電晶體在其閘極處接收一致能信號，該致能信號在該感測階段過程中關閉該預充電偏壓電晶體，藉以令該本體區域的電壓浮動。
在一具體實施例裡，該致能信號係由該感測致能信號所構成，此者亦經提供至該感測電路的一或更多輸入電晶 體，用以將各輸入線路耦接於該至少一鎖閂電晶體。
關於各預充電偏壓電晶體耦接於該相關聯輸入線路的方式，可採取各種形式。在一具體實施例裡，各個預充電偏壓電晶體其汲極或其源極之一者係經連接至各個關聯於該預充電偏壓電晶體之鎖閂電晶體的本體區域。在一替代性具體實施例裡，各個預充電偏壓電晶體其汲極或其源極之一者係經連接至該等一或更多輸入電晶體之一者，而其汲極或其源極之另一者則連接至與該預充電偏壓電晶體相關聯之各個鎖閂電晶體的本體區域。從而，在此後者具體實施例裡，該預充電偏壓電晶體係透過一相關輸入電晶體而耦接於其相關輸入線路。在該感測階段過程中，該輸入電晶體及該預充電偏壓電晶體兩者為關閉。
在一設有一鎖閂電晶體組對及一輸入電晶體組對的具體實施例裡，該本體偏壓電路包含一對預充電偏壓電晶體，各個預充電偏壓電晶體係關聯於該該對輸入線路之一輸入線路，並經配置以將該相關輸入線路耦接於該對鎖閂電晶體之一相關鎖閂電晶體，各個預充電偏壓電晶體在其閘極處接收一致能信號，該致能信號在該感測階段過程中關閉該預充電偏壓電晶體，藉以令該相關鎖閂電晶體之本體區域的電壓浮動。
在一具體實施例裡(其中該感測電路具有至少一輸入電晶體以將一相關輸入線路耦接於該至少一鎖閂電晶體)，各輸入電晶體亦可經構成而使其具有一絕緣於該基材的本體區域。在此一具體實施例裡，該本體偏壓電路係經 進一步配置以在該感測操作階段之前先令以將一電壓施加於各輸入電晶體的本體區域，此電壓係由該等至少一輸入線路之一者上的電壓所導出，並且在感測操作階段過程中，該本體偏壓電路令各輸入電晶體之本體區域的電壓浮動。從而，在此等具體實施例裡，該本體偏壓電路不僅運作於至少一鎖閂電晶體上，且亦運作於至少一輸入電晶體上。
該等鎖閂電晶體可採取各種形式。然而，在一具體實施例裡，各個鎖閂電晶體包含一本體接點MOSFET(金屬氧化半導體場效電晶體)元件。該等輸入電晶體及預充電偏壓電晶體亦可按如MOSFET元件所構成，並且該等電晶體之一或更多者亦可為按如本體接點MOSFET元件所構成，以供將一電壓施加於該本體區域。該感測電路之各種電晶體元件可為如NMOS或PMOS元件，而於該等元件上施以適當的電壓電位。在一特定具體實施例裡，該對鎖閂電晶體係為NMOS元件，而該等輸入電晶體為PMOS元件。此外，在一具體實施例裡，該預充電偏壓電晶體為PMOS元件。
可有數種技術運用於產生一具有一絕緣於該基材之本體區域的鎖閂電晶體。然而，在一具體實施例裡，各個鎖閂電晶體係被製造成一絕緣層上覆矽(Silicon－On－Insulator,SOI)元件。
可將該感測電路運用於各種情況，因此該等輸入線路可採取各種形式。在一具體實施例裡，各輸入線路係一耦 接於一記憶體元件的位元線路，並且該感測電路構成一感測放大器，以偵測儲存在該記憶體元件之一記憶體胞格內的數值。因而在此等具體實施例裡，該感測電路係與一記憶體元件一起運用，藉由偵測在耦接於一或更多定址記憶體胞格之至少一位元線路內的電壓變化，來偵測儲存在該記憶體元件之相關定址記憶體胞格裡的數值。
自一第二態樣觀之，本發明提供一種用以偵測一儲存在一記憶體胞格內之數值的感測放大器，包含：一電壓變化偵測電路，此者係用以偵測在連接至該記憶體胞格之至少一位元線路上的電壓變化，用以產生至少一輸出信號，該輸出信號表示在一感測階段操作過程中的該項變化；一數值決定電路，此者係用以自該至少一輸出信號決定該數值；該電壓變化偵測電路，此者含有至少一鎖閂電晶體，該鎖閂電晶體具有與一基材絕緣的一本體區域；以及一本體偏壓電路，此者在感測操作階段之前先令以將一電壓施加於該本體區域，該電壓係來自該等至少一位元線路之一者上的電壓，並且在該感測操作階段過程中令該本體區域的電壓浮動。
自一第三態樣觀之，本發明提供一感測電路，包含：一電壓變化偵測構件，此者係用以偵測一在至少一輸入線路上之電壓變化，並用以產生至少一輸出信號，該輸出信號表示在一感測操作階段過程中的該項變化；該電壓變化偵測構件包含至少一鎖閂構件，該鎖閂構件具有一與基材絕緣的本體區域；以及本體偏壓構件，此者係用以在該感 測操作階段之前先將一電壓位準施加於該本體區域，該電壓位準係自在該等至少一輸入線路之一者上的電壓位準所導出，該本體偏壓構件係進一步用以令該本體區域之電壓在該感測操作階段過程中浮動。
自一第四態樣觀之，本發明提供一種方法，操作一感測電路以偵測一在至少一連接至該感測電路之輸入線路上電壓變化並以產生至少一輸出信號(表示在一感測操作階段過程中該項變化)。該感測電路包含至少一鎖閂電晶體，該鎖閂電晶體具有一與基材絕緣的本體區域。該方法包含如下步驟：在該感測操作階段之前，先將一電壓施加於該本體區域，此電壓係在該等至少一輸入線路之一者上的電壓所導出；以及在該感測操作階段過程中，令該本體區域的電壓浮動。
本發明之具體實施例的感測電路可運用於一資料處理設備的各種情況。為說明一特定具體實施例之目的，該感測電路將被視為是一關聯於一記憶體元件而運用的感測放大器。
第1圖係此一記憶體元件之區塊圖。該記憶體元件10具有一記憶體陣列20，此者包含複數個記憶體胞格(cell)，而該等胞格係按橫列(row)及縱行(column)方式所配置。各橫列具有一經連接於此之字組線路(word line,WL)，並且各縱行具有至少一連接於此之位元線路(bit line,BL)，而 連接於各縱行之位元線路的精確數目則是根據實作項目而定。在一範例實作裡，該記憶體陣列含有SRAM胞格(SRAM cell)，一對位元線路係連接至各個縱行的胞格。
當該記憶體元件收到一記憶體存取請求時，會將由該記憶體存取請求所標定之位址於路徑60上路由傳送至一橫列解碼器30及一資料路徑存取單元40。該橫列解碼器30係經配置以解碼該位址，並據此以在該等字組線路之一者上驅動一控制信號，藉以選定該記憶體陣列20內之該等橫列的其一者。同樣地，該資料路徑存取單元40係根據位址所配置，藉以識別該(等)含有該待予存取之資料的縱行，並以啟動個別的位元線路。
對於一讀取操作，此啟動作業牽涉到透過一縱行多工器(column multiplexer)以選定適當的位元線路，然後利用感測放大器電路(sense amplifier circuitry)以觀察該等位元線路之電壓的變化，藉以決定儲存在所定址之(多個)記憶體胞格內的資料。尤其，考量到前述SRAM範例，其中一位元線路組對係經連接至各個記憶體胞格，而這些位元線路最初被預充電至一供應電壓位準，並且當透過相關字組線路上之驅動信號以選定相關胞格橫列時，該位元線路組對中經接至一定址記憶體胞格(addressed memory cell)之一者即開始朝向一接地電壓位準放電，而該組對中哪一位元線路放電則是根據儲存於其內的數值而定。該位元線路組對之一者的放電是由該感測放大器電路所感測，該感測放大器電路接著在路徑44上產生一輸出信號，此信號是 表示儲存在該(等)定址記憶體胞格內的資料。然後，透過該輸入/輸出介面50，在路徑54上將該輸出信號路由傳送至該讀取存取請求的來源，作為該讀取資料。
根據本發明之具體實施例，該感測放大器電路係按如後文進一步詳述之方式所建構，而具至少一鎖閂電晶體組對，該對鎖閂電晶體具有與一基材絕緣(substrate)的本體(body)區域，並且具有本體偏壓電路(body biasing circuitry)，該本體偏壓電路係用以改善該感測電路的操作。
對於一寫入存取請求，該橫列解碼器30係按相同方式運作，藉由在該相關字組線路上發出一驅動信號來選定一相關橫列，然後利用該資料路徑存取單元40內的寫入驅動器電路(write driver circuitry)來更改在該(等)相關位元線路上的電壓，藉此將該狀態保存在該(等)相關記憶體胞格內，而供更新以反映出所寫入的資料。從而，該寫入資料係透過路徑52路由傳送至該輸入/輸出介面50，自此再經由路徑42傳至該資料路徑存取單元40。然後利用該寫入資料以產生對於該寫入驅動器電路的適當控制信號，而令該等一或更多位元線路之一者上的電壓被更改，俾令該(等)定址記憶體胞格的狀態被更新。因此，再度考量前述SRAM範例，關聯於一特定縱行之位元線路兩者最初都被預充電，並且該位元線路組對內之一者將根據待予寫入之資料經由該寫入驅動器電路放電，藉以更新在定址記憶體胞格內的狀態。
該記憶體元件的記憶體胞格可採取各種形式。然而，藉由範例，第2圖係一圖式，其中說明一可運用於一SRAM記憶體內之記憶體胞格的範例建構。即如可見，該記憶體胞格含有兩個PMOS電晶體100、110以及兩個NMOS電晶體120、130。一節點140係配置於該PMOS電晶體100與該NMOS電晶體120之間；同樣地，一節點150係配置於該PMOS電晶體110與該NMOS電晶體130之間。該位元線路180係透過一存取電晶體160連接至該節點140；同樣地，該位元線路190係透過一存取電晶體170連接至該節點150。
可在第2圖所示之記憶體胞格內儲存兩種不同狀態，在一第一狀態中該節點140在接地電位而該節點150在供應電位VDD ；在一第二狀態中該節點140在供應電位VDD 而該節點150在接地電位。
第3圖係一區塊圖，其中說明，根據本發明之一具體實施例，由第1圖資料路徑存取單元40中所運用之感測放大器電路接收及產生的各種信號。該感測放大器具有一電壓變化偵測電路200，以供偵測該輸入位元線路組對180、190之間因該等位元線路其一者在一讀取操作過程中放電所造成的電壓差值。然而，僅當一透過路徑205所收到之感測放大器致能(sense amp enable,SAE)信號被設定成為識別一感測操作階段時，該電壓變化偵測電路才會執行關於兩條位元線路180、190上的電壓位準分析。該SAE信號在初始時並未被設定，只有在該讀取操作開始後的某一 預定時間後才會設定該SAE信號，而該時刻係對應於在該等位元線路其一者上之電壓降至預期某預定量△V的一時點。該△V量的大小通常是在開發該電路時於一電路分析操作過程中所決定，藉以將組成該電壓變化偵測電路之各種元件的操作邊際(operating margin)納入考量。若在該等位元線路其一者上之電壓落降△V前，就試圖去偵測儲存在所連接之記憶體胞格內的數值，該感測放大器有可能會無法正確運作，原因在於可能判定不正確的數值。
在感測操作階段(藉由該SAE信號的設定來表示)開始時，在路徑210、220上之輸出數值Q及QN兩者分別位於一預定電壓位準處，並且基於該電壓變化偵測電路所執行之分析的結果，這些輸出數值之其一者將轉換至一不同電壓位準。在一具體實施例裡，該等輸出數值210、220兩者最初是在一邏輯零的電壓位準處，並且在該感測操作階段過程中，這些輸出數值之一者將轉換至邏輯壹的輸出位準處。
然後，該數值決定電路230根據該等輸出數值210、220中何者既已轉換至該邏輯壹的電壓位準，藉以決定儲存在該記憶體胞格之內的數值。該數值決定電路亦通常含有一鎖閂(latch)以供保存該結果值，因而在完成該感測操作階段之後該者仍可繼續被輸出。
第4圖係一圖式，提供一在一已知差動電壓感測放大器(differential voltage sense amplifier)內所提供之多項元件(以構成電壓變化偵測電路)的略圖說明。第4圖的電壓 變化偵測電路具有兩對鎖閂電晶體320、330以及340、350，各組對係交叉耦合(cross-couple)。尤其，考量到該對鎖閂電晶體340、350，各電晶體的汲極係連接至另一電晶體的閘極。同樣地，考量到該對鎖閂電晶體320、330，各電晶體的汲極係連接至另一電晶體的閘極。在一感測操作階段過程中，這兩個鎖閂電晶體組對共同運作如一鎖閂，故運作如下：根據在兩個內部節點IXN及IX處之初始電壓位準，在路徑210、220上的輸出信號Q、QN其一者將轉換至一邏輯壹的電壓位準。
在如第4圖所給定的範例裡，各鎖閂電晶體320、330的源極係連接至一供應電壓位準VDD ，並且各鎖閂電晶體340、350的源極係連接至在路徑205上所接收之SAE信號的反置版本，其中該信號係經由反置器(inverter)360所反置。在該感測操作階段過程中，此反置SAE信號(inverted SAE value,SAEN)構成一虛擬接地位準。
在該感測放大器藉由該路徑205接收之SAE信號的一上升緣(rising edge)來啟動之前，內部感測放大器節點IXN及IX分別經由輸入電晶體300、310個別預充電至該等位元線路180、190上的電壓位準(該等電晶體在此範例裡為PMOS元件)；當該SAE信號在邏輯零的位準時，即因此被開啟。然後，一旦該位元線路的電壓位準達到某數值而使得其電壓差至少對應於該定義的讀取邊際(read margin)△V時，該感測放大器被該路徑205上之SAE信號的上升緣所引發。當該SAE信號變高時，該等電晶體300、 310即被關閉，並透過該反置器360將該SAEN節點拉下至接地。
之後，該等電晶體320、330、340、350所構成之差動組對(differential pair)對儲存在內部節點IXN及IX兩者上的電壓進行評估。在此階段過程中，該等NMOS電晶體340、350兩者甚為關鍵，因為該等中最強導電之一者將拉下(pull down)連接於其汲極的中介節點，並且令該感測放大器進行切換。尤其，此動作將令該等節點之一者放電至數值零(然後透過相關反置器370、380而反置)，藉以在該等輸出線路210、220其一者上產生一邏輯壹的電壓位準。在一典型的已知設計裡，設計者常試著令該差動組對盡可能地平衡，藉以獲得一盡可能為對稱的切換行為。
可按各種方式來建構該電壓變化偵測電路內的各種電晶體，然根據一已知技術，該等電晶體係利用SOI技術所建構，這可產生一絕緣於該基材的本體區域。這在第5圖中以略圖顯示，該者提供一穿過此一SOI電晶體的簡化截面視圖。即如第5圖所示，一埋層氧化層(buried oxide,BOX)區域410通常放在一支撐基材(substrate)400上，接著在該BOX層上方之區域內構成該電晶體，該區域的廣度是由在該區域任一側之淺型溝槽絕緣區域(shallow trench insulation region)420、430所定義。接著藉由通道材料(channel material)以構成一SOI電晶體的「本體」460，在加入關於該汲極及源極的互補材料(complementary material)用來分別定義該汲極及源極區域440、450之後， 剩下的即為本體。然後在該本體區域上放置一閘極480，閘極480經由一閘極氧化物層(gate oxide layer)470分離於該本體區域。
對於一N通道(N－channel)電晶體來說，該本體460一般為P類型材料(P type material)，而該源極及該汲極兩者則是由N＋類型材料(N＋ type material)所構成。同樣地，對於一P類型電晶體來說，該本體通常為N類型材料，且該源極及該汲極兩者是由P＋類型材料所構成。
即如前述，相較於利用在一導電基材上構成該通道材料之非絕緣技術所建構的電晶體時，此等SOI電晶體可對該基材展現較低的電阻溢漏及該基材的電容負載，並提供較快速的操作及較低的功率散逸。然而亦如前文討論，必須對利用此等電晶體以提供之機制(隨著時間所造成之本體電壓變化而導致可能出現的任何歷史效應能，以及對於電路行為可能有的不利影響，夠加以移除)，有所注意。不過，用以移除歷史效應之已知技術可能會在該感測操作階段過程中於該本體區域與該電晶體之源極區域間產生一強烈順向偏壓的二極體，這可能會引起顯著的額外功率消耗、造成任何連接之位元線路超過預期地放電、並且可在位元線路上引起雜訊。
第6圖說明可被提供以構成本發明一具體實施例之電壓變化偵測電路的元件，以減緩前述問題。該等與第4圖已知元件之相同的元件係按相同的參考編號所標註。
可自第6圖與第4圖的比較中看出，提供兩個額外的 電晶體500、510，藉以將該等鎖閂電晶體340、350的本體區域520、530選擇性地耦接至該等位元線路電壓位準。這些額外電晶體在此稱為預充電偏壓電晶體，這是因為在該感測放大器的正常預充電階段過程中，當該SAE信號205仍位於一零位準時，這些電晶體500、510(在本具體實施例裡係按PMOS電晶體所構成)被開啟，藉以將兩個鎖閂電晶體340、350的各個內部節點520、530分別耦接至相關的位元線路180、190。從而，在預充電階段過程中，會將該等本體區域偏壓至己知的電位，特別是該等本體區域之一者偏壓至電位VDD ，而另一本體區域則是偏壓至電壓VDD －△V。
之後，當該SAE信號205變高以用來識別該感測操作階段的起始點時，該等預充電偏壓電晶體500、510被關閉，藉以令施加於該等本體區域520、530的電壓浮動(float)。自此點之後，該等預充電本體區域520、530在整個感測操作過程中皆為中斷連線。
由於此操作之故，可移除該歷史效應，因為該等NMOS電晶體340、350兩者於各個操作週期過程中皆具有預充電至一給定電壓位準的本體區域，因此這些本體區域不會隨著時間漂移到未知的電壓位準，從而可移除任何有關於電路輸出上所感測數值的不確定性。
此外，由於在感測操作過程裡本體區域不再耦接於任何電位，而是浮動的，因此SAEN節點的下降緣(獲自路徑205上SAE信號之上升緣)會因該等電晶體340、350的本 體/源極耦合電容之故，將該等NMOS本體區域520、530兩者的電位拉下至一較低值。因此，這些本體電壓會低於構成於該本體和該源極區域間之二極體的閥電壓，因而此等二極體在感測操作過程中被維持在反向偏壓，藉以移除若該等二極體為順向偏壓時出現的額外功率消耗。
此外，當該感測放大器被該上升SAE信號啟動時，可自第6圖觀察到所有的電晶體300、310、500、520皆為關閉，因此位元線路180、190在整個感測操作過程中係與該電路中斷連線，因此沒有電流來源能夠進行放電或是將雜訊帶至位元線路上。從而，位元線路不會超過預期地放電，可提供具有改良的功率消耗的益處，此外，在位元線路上不會出現雜訊，否則這些雜訊可能會在操作過程中引起潛在的錯誤。
利用第6圖電路所產生之另一項重要益處為展現出獲改善的切換處理。特別是，由於這兩個本體區域520、530所預充電至之電壓位準上的差異，當後續感測操作階段開始時，由該等電晶體340、350所構成之差動組對(differential pair)對於電路操作而言總是會在正側(correct side)上不平衡。例如，若在位元線路190上的電壓為VDD 並且在位元線路180上的電壓為VDD －△V，則意味著，比起該電晶體340的本體區域，該電晶體530的本體區域將被預充電至一較高的電壓位準，而這又會導致該電晶體350有一較低的閥電壓(相較於該電晶體340內之閥電壓)。這表示在感測操作階段過程中，該電晶體350因該 等差動本體電壓之故而比起該電晶體340將會較強烈地導電，且因此節點IXN比起該節點IX更容易放電至一邏輯零的位準，而此者正是所需之行為。的確，降至一邏輯零位準的節點IXN意味著在該路徑210上的Q輸出將上升至一邏輯壹的位準(這能夠識別出在該節點190上的電壓等於VDD )。
按一類似方式，若是在該位元線路190上的電壓等於VDD －△V並且在該位元線路180上的電壓等於VDD ，則基於相同理由，該電晶體340在感測操作階段過程中比起該電晶體350較為強烈地導電，因此該差動組對係傾向在該QN輸出220上產生一邏輯值壹。
因施加於本體區域上之差動電壓(differential voltage)而造成此差動組對的不平衡可對於該等電晶體340、350上之差動閘極電壓所產生的不平衡來加以互補，並用以產生比第4圖已知電路展現更快速切換的一電路。
可在設計階段過程中利用第6圖電路的此項性質以減少關於讀取邊際△V的量，因為即如前述該電路係傾向於產生該所欲輸出，因此將仍能對於兩個位元線路間之電壓上的較低差異產生出正確結果。
第7圖根據本發明之一替代性具體實施例顯示對於第3圖電壓變化偵測電路200的一替代性建構。即如可見，基本電路構件為相同，然該等預充電偏壓電晶體500、510並非將該等本體區域520、530直接耦接於個別位元線路180、190，而是另透過輸入電晶體300、310將這些本體區 域耦接於位元線路。即如前述，該等電晶體300、310、500、510被同時切換至開啟及關閉(因為該等皆透過該路徑205上的SAE值所驅動)，因此第7圖電路按與第6圖電路相同的方式運作。
第6及7圖中該等預充電偏壓電晶體500、510雖顯示為由該路徑205上的SAE信號所驅動，然能瞭解在一替代性具體實施例裡該等預充電偏壓電晶體可接收其本身的專屬致能信號(enable signal)，例如這些信號可和SAE或SAEN數值完全無關。
在本發明之一具體實施例裡，在第6及7圖中所顯示之具體實施例的所有各種電晶體皆按MOSFET元件所構成。在較佳具體實施例裡，該等電晶體340、350係建構為本體接點(body－contact)MOSFET元件。第6及7圖中雖並未對其他的電晶體作出假定，然該等亦可構成如本體接點MOSFET元件。而對於施加於其他鎖閂電晶體320、330或輸入電晶體300、310的本體電壓則並未作出假定。該等可為永久停留在浮動狀態、可為永久固定在一像是VDD 的供應電位，該等之一部分可連接起來，或是運用前述選項的任何可能組合。對於該等預充電偏壓電晶體500、510亦可運用相同的選項。
此外，能暸解在所有電晶體都具備絕緣於該基材之本體區域的一些具體實施例裡，除該電晶體340的本體區域520外，電晶體320、300其一或兩者的本體區域亦可連接至該BDN電壓位準。同樣地，該等電晶體330、310的本 體區域其一或兩者亦可為連接至該電晶體350之本體區域530所連接至的BD節點。
亦將瞭解在第6及7圖之範例裡，雖然一些電晶體為PMOS元件所製作而其他電晶體則為NMOS元件所製作，然而在第6及7圖中所示之所有電晶體可為一互補類型之電晶體所製作，在此情況下可互換該VDD 及接地供應。
將能瞭解本發明具體實施例的技術雖既已針對於第6及7圖所示之特定具體實施例而說明，然可將相同的基本概念施用在基於鎖閂架構的所有感測差異設計。
最後，將能瞭解為說明本發明具體實施例之目的，雖假定電晶體係利用SOI技術所建構，然相同概念可適用於任何其他技術，其中該元件係經製作以具有絕緣於該基材的本體區域，即例如利用體效應技術(bulk technology)所建構之三重井(triple－well)元件的情況。
在此雖既已說明一本發明特定具體實施例，然將能瞭解本發明並不受限於此，並且可在本發明範圍裡進行多項修改及增置。例如，可將後文中之相關請求項特性的各式組合併同於獨立請求項之特性，而不致悖離本發明範圍。
10‧‧‧記憶體元件
20‧‧‧記憶體陣列
30‧‧‧橫列解碼器
40‧‧‧資料路徑存取單元
42‧‧‧路徑
44‧‧‧路徑
50‧‧‧輸入/輸出介面
52‧‧‧路徑
54‧‧‧路徑
60‧‧‧路徑
100‧‧‧PMOS電晶體
110‧‧‧PMOS電晶體
120‧‧‧PMOS電晶體
130‧‧‧PMOS電晶體
140‧‧‧節點
150‧‧‧節點
160‧‧‧存取電晶體
170‧‧‧存取電晶體
180‧‧‧位元線路
190‧‧‧位元線路
200‧‧‧電壓變化偵測電路
205‧‧‧路徑
210‧‧‧路徑
220‧‧‧路徑
230‧‧‧數值決定電路
240‧‧‧路徑
300‧‧‧輸入電晶體
310‧‧‧輸入電晶體
320‧‧‧鎖閂電晶體
330‧‧‧鎖閂電晶體
340‧‧‧鎖閂電晶體
350‧‧‧鎖閂電晶體
360‧‧‧反置器
370‧‧‧反置器
380‧‧‧反置器
400‧‧‧支撐基材
410‧‧‧埋層氧化層
420‧‧‧淺型溝槽絕緣區域
430‧‧‧淺型溝槽絕緣區域
440‧‧‧汲極區域
450‧‧‧源極區域
460‧‧‧本體
470‧‧‧閘極氧化物層
480‧‧‧閘極
500‧‧‧電晶體
510‧‧‧電晶體
520‧‧‧本體區域
530‧‧‧本體區域
現將藉由範例而參照於如隨附圖式所示之其具體實施例以進一步說明本發明，其中：第1圖係一記憶體元件之區塊圖，其中可運用一根據本發明之一具體實施例的感測放大器電路； 第2圖係一說明一記憶體胞格之範例建構的圖式，此者可運用於第1圖的記憶體陣列內；第3圖係一區塊圖，其中說明由根據本發明之一具體實施例的感測放大器所接收及輸出之信號；第4圖說明一可用以構成一感測放大器之電壓變化偵測電路的已知元件配置；第5圖係一利用SOI技術所建構之電晶體的簡化截面視圖；第6圖係一圖式，其中說明，根據本發明之一具體實施例，經供置於第3圖感測放大器之電壓變化偵測電路內的元件；以及第7圖係一圖式，其中說明，根據本發明之一替代性具體實施例，經供置於第3圖感測放大器之電壓變化偵測電路內的元件。
180‧‧‧位元線路
190‧‧‧位元線路
200‧‧‧電壓變化偵測電路
205‧‧‧路徑
210‧‧‧路徑
220‧‧‧路徑
230‧‧‧數值決定電路
240‧‧‧路徑

Claims (16)

  1. 一種感測電路(sensing circuitry)，至少包含：一電壓變化偵測電路(voltage change detection circuitry)，用以偵測在至少一輸入線路上電壓的一變化，並且用以產生至少一輸出信號，該輸出信號表示在感測操作階段過程中的該變化；該電壓變化偵測電路包含至少一鎖閂電晶體(latch transistor)，該鎖閂電晶體具有與一基材絕緣(substrate)的一本體(body)區域；以及一本體偏壓電路(body biasing circuitry)，在該感測操作階段之前先施加一電壓於該本體區域，該電壓係來自該等至少一輸入線路之其一者上的電壓，並且在該感測操作階段過程中令該本體區域的電壓浮動(float)。
  2. 如申請專利範圍第1項所述之感測電路，其中：該至少一鎖閂電晶體包含一對鎖閂電晶體，並且該等至少一輸入線路包含一對輸入線路，該對鎖閂電晶體係用以偵測一於該對輸入線路上因該電壓變化所引起之電壓間的差異；該本體偏壓電路係經配置以施加一第一電壓於該對鎖閂電晶體中之一第一鎖閂電晶體的本體區域，該第一電壓係來自該該對輸入線路之一第一輸入線路上的電壓，並施加一第二電壓於該對鎖閂電晶體內之一第二鎖閂電晶體的 本體區域，該第二電壓係來自該該對輸入線路之一第二輸入線路上的電壓，而在該感測操作過程中，該本體偏壓電路係可令該等第一及第二鎖閂電晶體兩者之本體區域的電壓浮動。
  3. 如申請專利範圍第2項所述之感測電路，其中該對鎖閂電晶體係為交叉耦合(cross-coupled)。
  4. 如申請專利範圍第1項所述之感測電路，另包含：一輸入電晶體，關聯於該等至少一輸入線路之各者，並經配置以將該相關輸入線路耦接於至少一鎖閂電晶體，該輸入電晶體在其閘極處接收一感測致能信號(sense enable signal)，該感測致能信號在該感測階段過程中關閉該輸入電晶體。
  5. 如申請專利範圍第1項所述之感測電路，其中該本體偏壓電路包含一預充電偏壓電晶體，該預充電偏壓電晶體關聯於該等至少一輸入線路之各者，並經配置以將該相關輸入線路耦接於該等至少一鎖閂電晶體之至少一者的本體區域，該預充電偏壓電晶體在其閘極處接收一致能信號(enable signal)，該致能信號在該感測階段過程中關閉該預充電偏壓電晶體，藉以令該本體區域的電壓浮動。
  6. 如申請專利範圍第5項所述之感測電路，其中該致能信號係一感測致能信號，該感測致能信號亦提供至該感測電路的一或更多輸入電晶體，而用以將各輸入線路耦接於該至少一鎖閂電晶體。
  7. 如申請專利範圍第5項所述之感測電路，其中各個預充電偏壓電晶體其汲極或其源極之一者係連接至相關輸入線路，並且其汲極或其源極之另一者係連接至與該預充電偏壓電晶體相關聯之各鎖閂電晶體的本體區域。
  8. 如申請專利範圍第6項所述之感測電路，其中各個預充電偏壓電晶體其汲極或其源極之一者係連接至該等一或更多輸入電晶體之一者，並且其汲極或其源極之另一者係連接至與該預充電偏壓電晶體相關聯之各鎖閂電晶體的本體區域。
  9. 如申請專利範圍第2項所述之感測電路，其中該本體偏壓電路包含一對預充電偏壓電晶體，各個預充電偏壓電晶體係關聯於該該對輸入線路之一輸入線路，並經配置以將該相關輸入線路耦接於該對鎖閂電晶體之一相關鎖閂電晶體，各個預充電偏壓電晶體在其閘極處接收一致能信號，該致能信號在感測階段過程中關閉該預充電偏壓電晶體，藉以令該相關鎖閂電晶體之本體區域的電壓浮動。
  10. 如申請專利範圍第1項所述之感測電路，另包含：至少一輸入電晶體，用以將一相關輸入線路耦接於該至少一鎖閂電晶體，各輸入電晶體具有一絕緣於該基材的本體區域；以及該本體偏壓電路在感測操作階段之前係進一步配置成可施加一電壓於各個輸入電晶體的本體區域，該電壓係來自該等至少一輸入線路之一者上的電壓，並且在該感測操作階段過程中令各個輸入電晶體之本體區域的電壓浮動。
  11. 如申請專利範圍第1項所述之感測電路，其中各個鎖閂電晶體包含一本體接點(body-contact)MOSFET元件。
  12. 如申請專利範圍第1項所述之感測電路，其中各個鎖閂電晶體係被製造成一絕緣層上覆矽(Silicon-On-Insulator,SOI)元件。
  13. 如申請專利範圍第1項所述之感測電路，其中各個輸入線路係一位元線路，該位元線路係耦接於一記憶體元件，並且該感測電路構成一感測放大器，以供偵測一儲存在該記憶體元件之一記憶體胞格(memory cell)內的數值。
  14. 一種用以偵測一儲存在一記憶體胞格內之數值的感測 放大器，至少包含：一電壓變化偵測電路，用以偵測在連接至該記憶體胞格之至少一位元線路上的電壓變化，並用以產生至少一輸出信號，該輸出信號表示在一感測階段操作過程中的該變化；一數值決定電路，用以自該至少一輸出信號決定該數值；該電壓變化偵測電路包含至少一鎖閂電晶體，該至少一鎖閂電晶體具有與一基材絕緣的一本體區域；以及一本體偏壓電路，在感測操作階段之前先施加一電壓於該本體區域，該電壓係來自該等至少一位元線路之一者上的電壓，並且在該感測操作階段過程中可令該本體區域的電壓浮動。
  15. 一種感測電路，至少包含：一電壓變化偵測構件，用以偵測一在至少一輸入線路上之電壓變化，並用以產生至少一輸出信號，該輸出信號表示在一感測操作階段過程中的該變化；該電壓變化偵測構件包含至少一鎖閂構件，該鎖閂構件具有與一基材絕緣的一本體區域；以及一本體偏壓構件，用以在該感測操作階段之前先施加一電壓位準於該本體區域，該電壓位準係來自該等至少一輸入線路之一者上的電壓位準，該本體偏壓構件係進一步 用以令該本體區域之電壓在該感測操作階段過程中浮動。
  16. 一種操作一感測電路之方法，該感測電路用以偵測在至少一連接至該感測電路之輸入線路上之一電壓變化並以產生至少一輸出信號，該輸出信號表示在一感測操作階段過程中該變化，該感測電路包含至少一鎖閂電晶體，該鎖閂電晶體具有一與一基材絕緣的本體區域，該方法包含如下步驟：在該感測操作階段之前，先施加一電壓於該本體區域，該電壓係來自該等至少一輸入線路之一者上的電壓；以及在該感測操作階段過程中，令該本體區域的電壓浮動。
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Publication number Priority date Publication date Assignee Title
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2957193B1 (fr) * 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) * 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2375442A1 (en) 2010-04-06 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
FR2974656B1 (fr) * 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor a grille de passage dedie
CN104793036B (zh) * 2011-12-31 2018-05-08 意法半导体研发(深圳)有限公司 双向电压微分器电路
US8912825B2 (en) * 2013-02-18 2014-12-16 Macronix International Co., Ltd. Sense amplifier system and sensing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW424326B (en) * 1997-11-27 2001-03-01 Siemens Ag SRAM-cells arrangement and its production method
US6433589B1 (en) * 2001-04-12 2002-08-13 International Business Machines Corporation Sense amplifier and method for sensing signals in a silicon-on-insulator integrated circuit
TW200529549A (en) * 2004-01-05 2005-09-01 Ibm Amplifiers using gated diodes
US20050264324A1 (en) * 2004-05-25 2005-12-01 Takaaki Nakazato SOI sense amplifier with cross-coupled body terminal
TW200641906A (en) * 2005-05-06 2006-12-01 Freescale Semiconductor Inc Method and apparatus for low voltage write in a static random access memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046045B2 (en) * 2004-05-25 2006-05-16 Kabushiki Kaisha Toshiba SOI sense amplifier with cross-coupled bit line structure
US7400525B1 (en) * 2007-01-11 2008-07-15 International Business Machines Corporation Memory cell with independent-gate controlled access devices and memory using the cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW424326B (en) * 1997-11-27 2001-03-01 Siemens Ag SRAM-cells arrangement and its production method
US6433589B1 (en) * 2001-04-12 2002-08-13 International Business Machines Corporation Sense amplifier and method for sensing signals in a silicon-on-insulator integrated circuit
TW200529549A (en) * 2004-01-05 2005-09-01 Ibm Amplifiers using gated diodes
US20050264324A1 (en) * 2004-05-25 2005-12-01 Takaaki Nakazato SOI sense amplifier with cross-coupled body terminal
TW200641906A (en) * 2005-05-06 2006-12-01 Freescale Semiconductor Inc Method and apparatus for low voltage write in a static random access memory

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