TWI622993B - 記憶體裝置與操作該記憶體裝置之方法 - Google Patents

記憶體裝置與操作該記憶體裝置之方法 Download PDF

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Abstract

本發明提供記憶體裝置與操作該記憶體裝置之方法，該記憶體裝置具有連接至核心電壓位準之記憶體單元陣列，及用以執行寫入操作以便將資料寫入該陣列內複數個定址記憶體單元中之存取電路系統，該存取電路系統接收核心電壓位準及小於核心電壓位準之週邊電壓位準兩者。在陣列內，每一列連接至關連字線，每一行連接至至少一個關連位元線，及行經排列為複數個行組，每一行組包含複數個行。在執行寫入操作之前將至少一個位元線預充電至週邊電壓位準，該位元線與包含定址記憶體單元之至少每一行關連。然後，字線驅動器電路系統經配置以判定在與包含定址記憶體單元之陣列的列關連之字線上之字線信號處於核心電壓位準，且此外，寫入多工驅動器電路系統判定至寫入多工電路系統之多工控制信號處於核心電壓位準，然後，寫入多工電路系統依據多工控制信號將每一定址記憶體單元之至少一個位 元線耦接至寫入驅動器電路系統，多工控制信號辨識每一行組中哪一行包含定址記憶體單元。隨後，此舉容許寫入驅動器電路系統在寫入操作期間控制每一定址記憶體單元之至少一個位元線上之電壓，以便將所需寫入資料儲存至定址記憶體單元內。已發現，當核心電壓域與週邊電壓域之間的差異相對較大時(例如具有400mV之形式)，該方法保持充足的寫入邊際，同時，當與已知先前技術技藝相比時，亦降低功率消耗。

Description

記憶體裝置與操作該記憶體裝置之方法
本發明係關於記憶體裝置與操作該記憶體裝置之方法，及特定而言，係關於在用以存取記憶體單元陣列之存取電路系統從週邊電壓域操作之情況下操作該記憶體裝置之機構，該週邊電壓域之電源電壓小於由記憶體單元陣列使用之核心電壓域中之電源電壓。
在現代資料處理系統中，資料處理系統之某些部件在與一或更多個其他部件不同之電壓域中操作正變得愈加常見。例如，積體電路內之趨勢是嵌式記憶體(諸如，靜態隨機存取記憶體(static random access memory；SRAM))之日漸常用。隨著製程幾何形狀之尺寸縮減，記憶體內之單個記憶體單元正在變得更不穩定。為降低積體電路之功率消耗，需要降低積體電路內之組件之操作電壓。然而，儘管積體電路內之眾多組件(包括與記憶體裝置關連之存取邏輯電路系統)可完成此舉，但常需要更高電壓以驅動記憶體裝置內之記憶體單元陣列以便提高彼等單元之穩定性。由此，嵌式靜態隨 機存取記憶體(static random access memory；SRAM)位元格可使用較高的電壓供應(提供核心電壓位準)以確保狀態保持，而系統之剩餘部分(包括用以存取記憶體裝置內之彼等位元格的存取邏輯電路系統)可使用較低的電壓供應(提供週邊電壓位準)以降低功率消耗。為維持效能及降低開關功率，需要位準遷移機制以在該等不同電壓域之間傳遞信號。
第1圖是一方塊圖，該圖示意地圖示已知記憶體裝置10，其中該記憶體裝置之存取邏輯電路系統20經提供位於利用第一電壓供應操作之第一電壓域中，該第一電壓供應提供週邊電壓位準VDDP及接地電壓位準(未圖示)，而位元格陣列30經提供位於利用第二電壓供應操作之第二電壓域中，該第二電壓供應提供核心電壓位準VDDC及接地電壓位準。核心電壓位準VDDC高於週邊電壓位準VDDP。此舉使得存取邏輯電路系統20能夠以降低之功率消耗操作，而位元格陣列30以足以確保狀態保持之電壓位準操作。
存取邏輯電路系統20將經由路徑55接收數個控制信號，該等控制信號辨識寫入異動、讀取異動、彼等異動之位址，等等。該電路系統亦將經由路徑60接收用於將在位元格陣列30內執行之寫入異動之寫入資料，及將經由路徑75輸出根據位元格陣列30內執行之讀取異動而得到之讀取資料。如熟習該項技術者將理解，存取邏輯電路系統20將包括數個組件，如位址閂、多個階段之字線解碼電路系統(用以解碼位址以便產生適當的字線賦能信號以啟動位元格陣列30內之定址列)、在寫入操作期間用以控制位元格陣列內之位 元線上之電壓的寫入資料路徑邏輯電路，及用於回應於讀取操作而處理自位元格陣列中讀取出之資料的多個讀取資料路徑邏輯電路。因此，對於寫入操作而言，將產生數個信號以便發出至位元格陣列30(在第1圖中，該等信號由箭頭65示意性地圖示)。在一個已知的先前技術方法中，該等信號將經受位準向上遷移功能40以便將彼等信號之電壓自較低電壓域轉換至較高電壓域。同樣，經由路徑70自位元格30讀出之任何資料將經受位準向下遷移功能50，以便在彼等信號在隨後由存取邏輯電路系統20處理之前，將電壓位準自較高(核心)電壓域轉換至較低(週邊)電壓域。
與位準向下遷移機制50相比，位準向上遷移機制40在實施時存在更多問題(事實上在諸多情況下，可能並不需要特定位準向下遷移電路系統)，因為當執行位準向上遷移時存在建立可導致顯著功率消耗之多個直流路徑的可能性，及此情況可能潛在地產生短路電流路徑。
當核心電壓域與週邊電壓域之間的電壓差相對較小時(例如最高250mV)，並非始終必須使自存取邏輯電路系統路由至位元格之全部控制信號發生位準遷移，及相對於位元格執行之讀取及寫入操作將仍正確操作。然而，在現代系統中，核心電壓域與週邊電壓域之間之電壓差正在變大，及例如可處於400mV之範圍內。對於該電壓域間之較大差異，已發現需要進行控制信號之位準遷移，以便在執行讀取及寫入操作時確保陣列內之位元格之正確操作。特定而言，已發現寫入邊際可能不足，除非已執行該種位準遷移。因此，當 核心電壓域與週邊電壓域之間的差異具有400mV之數量級時，已知對自存取邏輯電路系統提供至位元格之全部控制信號執行位準遷移。儘管此舉確保正確操作，但此舉對記憶體裝置之整體功率消耗具有顯著影響。
因此，將需要提供在核心電壓域與週邊電壓域之間之電壓差相對較大(例如具有400mV之數量級)之時正確操作的記憶體裝置，但與已知先前技術方法相比，該記憶體裝置具有降低的功率消耗。
自第一態樣可見，本發明提供一記憶體裝置，該記憶體裝置包括：記憶體單元陣列，該陣列連接至核心電壓位準及經排列為複數個列及行，每一列連接至關連字線，及每一行連接至至少一個關連位元線，行經排列為複數個行組，每一行組包含複數個行；存取電路系統，該存取電路系統經配置以執行寫入操作以便將資料寫入複數個定址記憶體單元中，該複數個定址記憶體單元包括複數個行組中之每一者內之定址記憶體單元，該存取電路系統經配置以接收核心電壓位準及小於該核心電壓位準之週邊電壓位準兩者；存取電路系統包括：字線驅動器電路系統，該電路系統經配置以判定在與包含複數個定址記憶體單元之陣列的一列關連之字線上字線信號處於核心電壓位準；預充電電路系統，該電路系統經配置以在執行該寫入操作之前將至少一個位元線預充電至該週邊電壓位準，該至少一個位元線與包含定址記憶體單元之至少每一行關連；寫入驅動器電路系統，該電路系統經配 置以在寫入操作期間控制每一定址記憶體單元之至少一個位元線上之電壓，以便將寫入資料儲存至複數個定址記憶體單元內；寫入多工電路系統，該電路系統經配置以在寫入操作期間依據多工控制信號將每一定址記憶體單元之至少一個位元線耦接至寫入驅動器電路系統，該多工控制信號辨識該複數個行組中之每一組中哪一行包含定址記憶體單元；及寫入多工驅動器電路系統，該電路系統經配置以判定至寫入多工電路系統之該多工控制信號處於該核心電壓位準。
依據本發明，存取電路系統經配置以接收核心電壓位準及週邊電壓位準兩者。存取電路系統內之字線驅動器電路系統經排列以判定字線信號處於核心電壓位準，以便啟動包含定址記憶體單元之列以進行寫入操作，及此外，寫入多工驅動器電路系統判定至寫入多工電路系統之所需一或更多個多工控制信號處於核心電壓位準，以便使寫入多工電路系統內之相關組件將陣列中所需之行耦接至寫入驅動器電路系統。然而，在執行寫入操作之前，預充電電路系統將位元線預充電至週邊電壓位準。
根據此方法，及特定而言藉由判定字線信號及多工控制信號處於核心電壓位準，已發現可達到充足之寫入邊際以確保寫入操作得以正確執行，甚至當核心電壓域與週邊電壓域之間之差異相對較大(例如400mV)時亦如此。然而，由於其他控制信號保持在週邊電壓位準，因此記憶體裝置之整體功率消耗可顯著降低。例如，由於預充電電路系統僅將位元線預充電至週邊電壓位準，而非核心電壓位準，因此與 某些位元線在寫入操作期間之放電及隨後在下一存取操作之前將彼等已放電之位元線重新預充電至週邊電壓位準關連之功率消耗顯著地降低。
在一個特定實施例中，字線驅動器電路系統及寫入多工驅動器電路系統是存取電路系統內經配置以用核心電壓位準操作的僅有組件，及全部剩餘組件用週邊電壓位準操作。此配置使可實現之功率消耗效益最佳化，同時確保維持充足的寫入邊際。
存在可藉由寫入多工驅動器電路系統判定多工控制信號處於核心電壓位準的多種方法。在一個實施例中，寫入多工驅動器電路系統包括位準遷移電路系統，該位準遷移電路系統用以將至少一個信號自週邊電壓位準轉換至核心電壓位準，以便使所判定之多工控制信號處於核心電壓位準。由此，在本實施例中，寫入多工驅動器電路系統內除用以執行寫入多工驅動器功能所必需之組件以外，還配備有專用位準遷移電路系統。
藉由位準遷移電路系統轉換其電壓位準的至少一個信號可依據實施例而變化。然而，在一個實施例中，位準遷移電路系統對至寫入多工驅動器電路系統之至少一個輸入信號進行操作以便產生對應之至少一個經位準遷移的輸入信號，寫入多工驅動器電路系統經配置以隨後依據該至少一個經位準遷移的輸入信號來產生經判定的多工控制信號。在一個特定實施例中，至寫入多工驅動器電路系統之全部輸入信號將經受此位準遷移操作，及因此，在寫入多工驅動器電路 系統內執行寫入多工驅動器操作之功能組件完全根據核心電壓域內之輸入信號進行操作。
儘管在一個實施例中使用上述專用位準遷移電路，但該種位準遷移電路佔據相對較大之面積，及消耗額外功率以執行其位準遷移操作。在一替代性的實施例中，可藉由替代地對形成寫入多工驅動器電路系統內之組件之至少一者的電晶體應用P/N偏斜來避免對該種單獨位準遷移電路之需求。特定而言，在一個實施例中，寫入多工驅動器電路系統包括至少一個由NMOS(N Mental Oxide Semiconductor；N型金氧半導體)電晶體及及PMOS(P Channel Metal Oxide Semiconductor；P溝道金氧半導體)電晶體兩者形成之電路組件，及NMOS電晶體及PMOS電晶體中之一者之驅動力量經偏斜，以便使得寫入多工驅動器電路系統能夠將至少一個信號自週邊電壓位準位準遷移至核心電壓位準，以便使經判定的多工控制信號處於核心電壓位準。儘管可自該種P/N偏斜製程獲得之可用遷移範圍大小不及在使用專用位準遷移電路系統時可用之範圍，但已發現此製程仍可提供充足的位準遷移範圍以調節週邊電壓域與核心電壓域之間的400mV差異，及因此可經使用以便於減小與專用位準遷移電路關連之面積及功率消耗。
在一個特定實施例中，寫入多工驅動器電路系統包括反及(NOT AND；NAND)電路組件，及P/N偏斜併入該NAND電路組件以增大NMOS電晶體相對於PMOS電晶體之驅動力量。
用於構成寫入多工驅動器電路系統之上述選件在構成字線驅動器電路系統時亦適用，該字線驅動器電路系統用以判定字線信號處於核心電壓位準。特定而言，該種字線驅動器電路系統可合併專用位準遷移電路，或可在字線驅動器電路系統之一或更多個組件之電晶體內提供P/N偏斜，以便實現電壓位準自週邊電壓域至核心電壓域之所需遷移。
寫入多工電路系統可以多種方式構成。然而，在一個實施例中，對每一行組而言，寫入多工電路系統包括開關電路系統，該開關電路系統經配置以將與行組中之一行關連之至少一個位元線耦接至寫入驅動器電路系統。由此，每一行組中之一行耦接至寫入驅動器電路系統，所選之行即為包含定址記憶體單元之行。
開關電路系統可採取多種形式，但在一個實施例中，該開關電路系統包括用於行組內之每一行之開關元件，及由寫入多工驅動器電路系統產生之多工控制信號包括用於每一開關元件之單獨的多工控制信號，其中單獨的多工控制信號之一者經判定處於核心電壓位準以開啟關連之開關元件。
單個開關元件可採用多種形式。在一個實施例中，該等開關元件由NMOS電晶體電路形成，該電路之閘由適當之多工控制信號驅動。在一替代性的實施例中，可使用包括以背對背方式放置之NMOS電晶體與PMOS電晶體之傳輸閘結構，其中提供至NMOS電晶體之閘之輸入信號在提供至PMOS電晶體之閘之前先經反相。
在一個實施例中，預充電電路系統及寫入驅動器電路系統之操作由可在接地電壓位準與該週邊電壓位準之間切換之關連控制信號控制。由此，當與使用在接地電壓位準與核心電壓位準之間變化之控制信號來驅動彼等電路相比時，與該等電路關連之功率消耗顯著減少。
儘管每一行可包括單個位元線，但在一個實施例中，每一行連接至一位元線對。在彼實施例中，藉由將該位元線對中之一個位元線維持在週邊電壓位準，及對該位元線對中之另一位元線上之電壓進行放電，寫入驅動器電路系統可經配置以在寫入操作期間控制每一定址記憶體單元之位元線對上之電壓。由於位元線經預充電至週邊電壓位準，因此當與使位元線經預充電至核心電壓位準之方法相比時，在寫入操作期間涉及使位元線中一者放電之功率消耗顯著減小。此外，涉及隨後對已放電之位元線進行預充電之功率消耗亦減小。
除執行寫入操作之外，存取電路系統亦可執行讀取操作以便自複數個定址記憶體單元讀取資料。對於讀取操作而言，字線驅動器電路系統及預充電電路系統在寫入操作方面以相同方式操作。然而，為支援讀取操作，存取電路系統進一步包括：感測放大器電路系統，該電路系統經配置以藉由在讀取操作期間監視每一定址記憶體單元之至少一個位元線上之電壓來決定儲存在定址記憶體單元中之資料；讀取多工電路系統，該電路系統經配置以在讀取操作期間依據讀取多工控制信號將每一定址記憶體單元之至少一個位元線耦接 至感測放大器電路系統，該讀取多工控制信號辨識該複數個行組中之每一者中哪一行包含定址記憶體單元；及讀取多工驅動器電路系統，該電路系統經配置以判定至讀取多工電路系統之該讀取多工控制信號處於該週邊電壓位準。
與寫入多工驅動器電路系統相反，應注意，讀取多工驅動器電路系統判定讀取多工控制信號處於週邊電壓位準。此外，由於位元線經預充電至週邊電壓位準，因此如藉由感測放大器電路系統所感測到之資料可作為讀取資料返回至週邊電壓域，無需任何位準向下遷移。
在一個實施例中，預充電電路系統及感測放大器電路系統之操作由可在接地電壓位準與該週邊電壓位準之間切換之關連控制信號控制，因此當與控制信號處於核心電壓域之情況相比時可降低彼等組件之功率消耗。
自第二態樣可見，本發明提供操作記憶體裝置以執行寫入操作之方法，記憶體裝置包括記憶體單元陣列，該陣列連接至核心電壓位準及經排列為複數個列及行，每一列連接至關連字線，及每一行連接至至少一個關連位元線，行經排列為複數個行組，每一行組包含複數個行，該方法包括：使用存取電路系統以執行寫入操作，從而將資料寫入到複數個定址記憶體單元中，該複數個定址記憶體單元包括在複數個行組之每一者中的定址記憶體單元，存取電路系統接收該核心電壓位準及小於該核心電壓位準之週邊電壓位準兩者；在執行該寫入操作之前將至少一個位元線預充電至該週邊電壓位準，該至少一個位元線與包含定址記憶體單元之至少每 一行關連；在寫入操作期間使存取電路系統：判定在與包含複數個定址記憶體單元的陣列之一列關連之字線上字線信號處於核心電壓位準；使用寫入驅動器電路系統控制每一定址記憶體單元之至少一個位元線上之電壓，以便將寫入資料儲存至複數個定址記憶體單元內；依據多工控制信號將每一定址記憶體單元之至少一個位元線耦接至寫入驅動器電路系統，該多工控制信號辨識該複數個行組中之每一者中哪一行包含定址記憶體單元；及判定至寫入多工電路系統之該多工控制信號處於該核心電壓位準。
自第三態樣可見，本發明提供一記憶體裝置，該記憶體裝置包括：記憶體單元手段陣列，該記憶體單元手段陣列連接至核心電壓位準及經排列為複數個列及行，每一列連接至關連字線手段，及每一行連接至至少一個關連位元線手段，行經排列為複數個行組，每一行組包含複數個行；存取手段，該存取手段用於執行寫入操作以便將資料寫入複數個定址記憶體單元手段中，該複數個定址記憶體單元手段包括複數個行組中之每一者內之定址記憶體單元手段，該存取手段用於接收核心電壓位準及小於該核心電壓位準之週邊電壓位準兩者；該存取手段包括：字線驅動器手段，該手段用於判定在與包含複數個定址記憶體單元手段之陣列之一列關連之字線手段上字線信號處於核心電壓位準；預充電手段，該預充電手段用於在執行該寫入操作之前將至少一個位元線手段預充電至該週邊電壓位準，該至少一個位元線手段與包含定址記憶體單元手段之至少每一行關連；寫入驅動器手段， 該手段用於在寫入操作期間控制每一定址記憶體單元手段之至少一個位元線手段上之電壓，以便將寫入資料儲存至複數個定址記憶體單元手段內；寫入多工手段，該手段用於在寫入操作期間依據多工控制信號將每一定址記憶體單元手段之至少一個位元線手段耦接至寫入驅動器手段，該多工控制信號辨識該複數個行組之每一者中哪一行包含定址記憶體單元手段；及寫入多工驅動器手段，該手段用於判定至寫入多工手段之該多工控制信號處於該核心電壓位準。
自第四態樣可見，本發明提供儲存記憶體編譯器電腦程式之電腦程式儲存媒體(例如非暫時性儲存媒體)，該記憶體編譯器電腦程式用於控制電腦自與記憶體編譯器電腦程式關連之記憶體架構產生記憶體裝置實例，該記憶體架構規定電路組件之定義，及用於組合彼等電路組件之資料定義規則，以便所產生之該實例依據本發明之第一態樣規定記憶體裝置。
10‧‧‧記憶體裝置
20‧‧‧存取邏輯電路系統
30‧‧‧位元格陣列
40‧‧‧位準向上遷移功能
50‧‧‧位準向下遷移功能
55‧‧‧路徑
60‧‧‧路徑
65‧‧‧箭頭
70‧‧‧路徑
75‧‧‧路徑
100‧‧‧記憶體裝置
105‧‧‧記憶體陣列
110‧‧‧控制電路系統
115‧‧‧預充電電路系統
120‧‧‧讀取行選擇電路系統
125‧‧‧寫入行選擇電路系統
130‧‧‧感測放大器電路系統
135‧‧‧寫入驅動器電路系統
140‧‧‧字線驅動器電路系統
145‧‧‧字線
150‧‧‧路徑
200‧‧‧記憶體單元行組
205‧‧‧記憶體單元
210‧‧‧位元線對
215‧‧‧位元線對
220‧‧‧多工電路
222‧‧‧電晶體
224‧‧‧電晶體
226‧‧‧電晶體
228‧‧‧電晶體
230‧‧‧開關元件
232‧‧‧開關元件
234‧‧‧電晶體
236‧‧‧電晶體
240‧‧‧寫入驅動器電路系統
245‧‧‧記憶體單元行組
250‧‧‧多工電路
255‧‧‧寫入驅動器電路系統
260‧‧‧NMOS傳遞閘/傳遞閘
262‧‧‧NMOS傳遞閘/傳遞閘
264‧‧‧PMOS電晶體
266‧‧‧PMOS電晶體
268‧‧‧NMOS電晶體
270‧‧‧NMOS電晶體
272‧‧‧位元線
274‧‧‧PMOS電晶體
276‧‧‧位元線
278‧‧‧PMOS電晶體
280‧‧‧開關元件
282‧‧‧開關元件
290‧‧‧寫入驅動器電路系統
292‧‧‧路徑
300‧‧‧點
302‧‧‧點
304‧‧‧元件符號
306‧‧‧元件符號
308‧‧‧元件符號
310‧‧‧元件符號
312‧‧‧元件符號
314‧‧‧元件符號
316‧‧‧元件符號
318‧‧‧轉變
320‧‧‧轉變
322‧‧‧元件符號
330‧‧‧內部位址發生器區塊
335‧‧‧內部時鐘發生器區塊
337‧‧‧位址解碼器電路系統
340‧‧‧驅動器電路系統
342‧‧‧驅動器
344‧‧‧驅動器
346‧‧‧驅動器
348‧‧‧驅動器
355‧‧‧專用位準遷移電路系統
360‧‧‧驅動器邏輯
365‧‧‧反及閘
370‧‧‧反相器
400‧‧‧記憶體編譯器
410‧‧‧記憶體架構
500‧‧‧通用電腦
502‧‧‧中央處理單元
504‧‧‧隨機存取記憶體
506‧‧‧唯讀記憶體
508‧‧‧網路介面卡
510‧‧‧硬碟驅動器
512‧‧‧顯示器驅動器
514‧‧‧監視器
516‧‧‧使用者輸入/輸出電路
518‧‧‧鍵盤
520‧‧‧滑鼠
522‧‧‧公共匯流排
本發明將參考本發明的實施例僅以舉例之方式進行進一步描述，該等實施例如附圖中所圖示，該等附圖中：第1圖是一圖，該圖示意地圖示已知記憶體裝置，在該記憶體裝置中，位元格陣列用核心電壓域操作，及存取邏輯電路系統用週邊電壓域操作；第2圖示意地圖示依據一個實施例之記憶體裝置；第3圖示意地圖示依據一個實施例之第2圖之寫入行選擇電路系統之操作； 第4圖圖示依據一個實施例在執行寫入操作之時所用之記憶體裝置內之特定組件；第5圖示意地圖示依據一個實施例在第4圖之電路系統內之多個點處電壓位準如何變化；第6圖示意地圖示依據一個實施例之位址解碼電路系統及關連之驅動器電路系統；第7A圖圖示依據一個實施例可用於第6圖之電路系統內的一種形式之驅動器；第7B圖圖示依據一替代性的實施例可用於第6圖之電路系統內的一種形式之驅動器；第8圖是一圖，該圖示意地圖示依據所述實施例之記憶體編譯器之操作，該操作產生記憶體實例，該實例包括針對字線及寫入行選擇信號之位準遷移功能；及第9圖是符合上述實施例之一電腦系統之圖，該電腦系統上之記憶體編譯器操作可經執行以產生記憶體實例。
第2圖是一圖，該圖示意地圖示依據一個實施例之記憶體裝置之邏輯排列。特定而言，記憶體裝置100包括記憶體陣列105，該記憶體陣列包括以複數個列及行排列之記憶體單元陣列。複數個字線145經由陣列而經提供，以便容許單個記憶體單元列在寫入及讀取操作期間由字線驅動器電路系統140定址。此外，複數個位元線結合記憶體單元行而經提供(在本實施例中，每一行具有一關連位元線對)，以使得能夠在寫入操作期間將資料寫入該行之定址記憶體單元 中，及使得能夠在讀取操作期間自彼行之定址記憶體單元讀取資料。
預充電電路系統115用以在控制電路系統110之控制下對位元線上之電壓位準進行預充電。在預充電操作之後，可執行寫入操作或讀取操作。
記憶體陣列內之記憶體單元之多個行經排列以形成複數個行組，其中每一行組包含複數個行。當在存取操作期間啟動特定字線以便啟動記憶體單元列時，倘若在進行讀取操作之情況下，則控制電路系統110亦發出行選擇信號至讀取行選擇電路系統120，或者，倘若在進行寫入操作之情況下，則控制電路系統110亦發出行選擇信號至寫入行選擇電路系統。行選擇信號使適當的行選擇電路系統選擇行組中之每一者內之一行，選定行即為包含定址記憶體單元之行。對於讀取操作而言，讀取行選擇電路系統120使每一選定行之位元線連接至感測放大器電路系統130，而對於寫入操作而言，寫入行選擇電路系統125使每一選定行之位元線連接至寫入驅動器電路系統135。
對於寫入操作而言，控制電路系統110將發出適當的控制信號至字線驅動器電路系統140，以便使特定記憶體單元列經由關連字線而啟動，及亦將發出寫入行選擇信號(實際上此信號是單獨的寫入行選定信號之集合)至寫入行選擇電路系統125以使自每一行組中之一行被選定，因此，耦接至每一定址記憶體單元之位元線隨後將耦接至寫入驅動器電路系統135。控制電路系統110亦將發出寫入時鐘信號至寫入 驅動器電路系統135以使寫入驅動器電路系統135控制有關位元線對上之電壓，以便使所需資料值經寫入定址記憶體單元中。特定而言，儘管預充電電路系統將已將每一位元線對預充電至邏輯1位準，但在寫入操作期間，寫入驅動器電路系統將選擇性地使連接至定址記憶體單元之每一位元線對之位元線之一者放電，以便將所需資料值寫入該定址記憶體單元中。
對於讀取操作而言，控制電路系統110將發出控制信號至字線驅動器電路系統140，以便使特定記憶體單元列經由適當字線而啟動，及控制電路系統110將發出讀取行選擇信號(實際上此信號是信號集合)至讀取行選擇電路系統125以使每一行組中之一行之位元線耦接至感測放大器電路系統130。控制電路系統110亦將發出一或更多個控制信號至感測放大器電路系統130，以便控制感測放大器電路系統以評估有關位元線上之電壓，然後，其中所感測到之資料作為讀取資料經輸出。特定而言，儘管位元線將已經預充電至邏輯1位準，但在讀取操作期間，每一定址記憶體單元之位元線對中之位元線之一者將向邏輯0位準放電，及在該放電製程期間，在某一時刻，感測放大器電路系統130將經啟動以感測位元線之間的電壓差，及由此偵測儲存在定址記憶體單元中之資料值。
如第2圖中所示，對於每一待執行之寫入操作或讀取操作而言，控制電路系統將接收讀取/寫入選擇信號及位址，該信號及位址用以決定應寫入或讀取陣列內之哪些記憶 體單元。控制電路系統110亦接收時鐘信號及時鐘賦能信號以控制電路系統之操作。
依據一個實施例，記憶體陣列在核心電壓域中操作，及由此接收核心電壓位準VDDC。然而，由第2圖中圖示之其他組件形成之存取電路系統之大部分在週邊電壓域中以週邊電壓位準操作，週邊電壓位準小於核心電壓位準。在一個特定實施例中，週邊電壓位準比核心電壓位準低大約400mV。如第2圖中所示，由控制電路系統110產生及發出至字線驅動器電路系統140、預充電電路系統115、讀取行選擇電路系統120、感測放大器電路系統130，及寫入驅動器電路系統135之多個控制信號全部是在週邊電壓域產生的。預充電電路系統根據週邊電壓電源操作，及由此在讀取或寫入操作之前將位元線預充電至週邊電壓位準VDDP。
然而，控制電路系統110亦接收核心電壓位準VDDC，其中彼電壓位準由控制電路系統110內之寫入多工驅動器電路系統使用，以便經由路徑150之寫入行選擇信號在核心電壓域中發出。在一個實施例中，當特定寫入行選擇信號經判定時，該信號將被判定處於核心電壓位準VDDC。同樣，字線驅動器電路系統亦接收核心電壓電源VDDC，以便用以判定字線145上之字線信號之字線驅動器電路系統內之驅動器電路在核心電壓域中產生字線信號。特定而言，對於讀取或寫入操作而言，將藉由將彼字線上之電壓設定至核心電壓位準VDDC而對字線之一者進行判定。
已發現，藉由判定所需寫入行選擇信號150處於核 心電壓位準及所需字線145處於核心電壓位準，但使全部其他控制信號位於週邊電壓域中，此舉確保在執行寫入操作期間充足的寫入邊際，同時避免因在核心電壓域中發出其他信號中之任何者而將導致的不必要的功率消耗。在每一寫入或讀取操作之前，顯著的功率消耗來源產生於位元線之預充電。因為預充電電路系統115在週邊電壓域中操作，及將位元線預充電至週邊電壓位準，因此與在彼等位元線必須經預充電至核心電壓位準VDDC之情況下所需之功率相比，此舉顯著消耗較少功率。此外，隨後當彼等位元線在寫入及讀取操作期間選擇性地放電時，消耗更少功率消耗。
第3圖示意地圖示依據一個實施例之寫入行選擇電路系統125之操作。特定而言，寫入行選擇電路系統125包括單獨的多工電路220、250以用於待寫入記憶體陣列之資料值之每一位元。在圖示之實例中，假定記憶體陣列以四路多工方式配置，以便記憶體單元行組200、245中每一者包含四個記憶體單元行。在任何特定行內，多個記憶體單元205耦接在關連之位元線對210、215之間。寫入驅動器電路系統135則由單獨的寫入驅動器電路組成，該等寫入驅動器電路用於待寫入記憶體單元之每一位元值，及由此在第3圖中圖示，寫入驅動器電路系統240用於位元0，及寫入驅動器電路系統255用於位元1。將瞭解，第3圖中圖示之一般佈局隨後將經複製以用於待寫入之資料值之每一額外位元。
每一多工電路220、250包括複數個開關元件，及特定而言，包括用於每一行之單獨的開關元件。然後，產生單 獨的寫入行選擇信號以用於每一行，及由此，在此實例中，產生四個寫入行選擇信號。對於任何特定寫入操作而言，寫入行選擇信號中僅一者將經判定(在此實例中處於邏輯1位準)，而其餘全部寫入行選擇信號將保持否定。
在此實施例中，每一開關元件由一對NMOS電晶體組成，該等NMOS電晶體在其閘處接收寫入行選擇信號，及由此在寫入行選擇信號經判定時用以將對應之位元線對連接至寫入驅動器電路系統。因此，如第3圖中對於四路多工器220所示，由電晶體222、224組成之開關元件結合行0而經提供，由電晶體226、228組成之開關元件結合行1而經提供，開關元件230、232結合行2而經提供，及由電晶體234、236組成之開關元件結合行3而經提供。然後，開關元件之前述結構在其他多工器250之每一者中經複製。
儘管在第3圖中，每一開關元件經圖示為一對NMOS電晶體，但將瞭解，開關元件可以多種方式構成。例如，在一替代性實施例中，每一開關元件可由一對傳輸閘形成，每一傳輸閘包括與PMOS電晶體以背對背方式放置之NMOS電晶體，NMOS電晶體接收寫入行選擇信號及PMOS電晶體接收該寫入行選擇信號之反相版本。
第4圖示意地圖示如何針對單個定址記憶體單元執行寫入操作。在此實例中，記憶體單元是由兩個NMOS傳遞閘260、262及一儲存元件組成之6T SRAM記憶體單元，該兩個閘由字線信號啟動，及該儲存元件由PMOS電晶體264、266及NMOS電晶體268、270組成。儲存元件內存在兩個內 部節點，該兩個內部節點標誌為節點0及節點1，及將瞭解，儲存在儲存元件內之資料位元依據節點0或節點1中哪一者處於邏輯1值而定(任一節點處於邏輯1值時，另一節點將處於邏輯0值)。儲存元件藉由使用核心電壓位準VDDC供電，以便確保記憶體單元內之狀態保持。
在寫入操作經執行之前，由兩個PMOS電晶體274、278形成之預充電電路系統將由經判定處於邏輯0位準之預充電信號啟動，以將位元線BL及BLB預充電至週邊電壓位準VDDP。
在寫入操作期間，預充電信號將經否定，及字線信號將經判定處於核心電壓位準VDDC，以便堅定地開啟傳遞閘260、262。此外，有關的寫入行選擇信號將經判定處於核心電壓位準VDDC，以便堅定地開啟寫入行選擇電路系統125內之開關元件280、282，及由此將位元線272、276耦接至寫入驅動器電路系統290。寫入驅動器電路系統在週邊電壓域中操作，及在寫入操作期間，該電路系統將依據經由路徑292(依據待寫入值，該路徑將處於0電壓或週邊電壓)接收到的寫入資料而使位元線272、276中之一者上之電壓放電。
第5圖示意地圖示依據一個實施例之電壓在第4圖之電路系統內之多個點處如何變化。在寫入操作開始時，字線信號經判定，從而在點300處使字線上之電壓自邏輯0位準轉變至核心電壓位準VDDC。在點302處，寫入行信號發生類似的轉變，電壓再次轉變至核心電壓位準VDDC。其後，寫入驅動器電路系統將選擇性地使位元線272、276中之一者 上之電壓放電。在此流程開始之時，兩個位元線將處於週邊電壓位準VDDP。下拉至邏輯0位準之位元線將使其電壓放電，如元件符號306所示。由於耦合效應，如元件符號304所示之另一位元線中將常出現原始傾斜，但該位元線隨後將返回VDDP位準。寫入資料線292上之電壓將依據待寫入資料而處於VDDP或如元件符號308所示之電壓0位準。
在此實例中，假定寫入資料將翻轉儲存元件之狀況。在寫入操作之開始時，假定節點0處於核心電壓位準VDDC，如元件符號310所示，及節點1處於0電壓位準，如元件符號312所示。當位元線數之一者上之電壓向邏輯0位準放電時，此舉使內部節點之狀態發生翻轉，一般如第5圖中圖示之電壓變更所示，以便在寫入操作之結束時，節點1上之電壓將處於VDDC電壓位準，如元件符號314所示，及節點0上之電壓將已變更為0電壓位準，如元件符號316所示。此時，寫入操作藉由否定字線信號而終止，如轉變318所示，及同樣藉由否定寫入行選擇信號而終止，如轉變320所示。此時，預充電電晶體274、276可重新啟動以開始將已放電之位元線重新預充電至VDDP電壓位準，如元件符號322所示。
第6圖圖示依據一個實施例之位址解碼器電路系統337及可使用之關連驅動器電路系統340。位址解碼器電路系統337可以多種方式構成，脈衝持序時間在本實施例中，該電路系統包括：內部位址發生器區塊330，該區塊接收經輸入控制電路系統110之位址之預定數目的位元；及內部時鐘發 生器區塊335，該區塊接收一或更多個位址位元及具有特定脈寬之內部時鐘信號，該內部時鐘信號源於由控制電路系統110收到之時鐘信號。內部位址發生器330對接收到的位址位元執行預定邏輯操作，以便產生複數個內部位址信號，每一單獨的內部位址信號經提供至驅動器電路系統340內之單獨驅動器342、344、346、348。此外，內部時鐘發生器335基於接收之信號執行邏輯操作，以便產生經路由至驅動器342、344、246、348中之每一者之更多內部時鐘信號。
然後，每一驅動器對兩個接收之輸入信號執行邏輯操作，以便產生處於邏輯0或邏輯1位準之輸出信號。如第6圖所示，驅動器電路系統340根據核心電壓位準操作，及由此，產生之輸出信號將位於核心電壓域中。在一個特定實施例中，在任何特定讀取或寫入操作期間，驅動器342、344、346、348之一者將判定其輸出信號處於VDDC電壓位準，及全部其他驅動器將輸出處於0電壓位準之信號。儘管驅動器電路系統在核心電壓域VDDC中操作，但位址解碼器電路系統337之整體在週邊電壓域中操作，及由此，由驅動器電路系統340收到之多個輸入信號將位於週邊電壓域中，及將需要遷移至核心電壓域中。
第6圖中圖示之一般排列可用以實施寫入多工驅動器電路系統，該電路系統經配置以判定經由路徑150至第2圖之寫入行選擇電路系統125之寫入行選擇信號。對於前文論述之四路多工選件而言，參考第3圖，驅動器電路系統340將包括四個單獨的驅動器，如第6圖中所示，及輸出信號中 之每一者將表示寫入行選擇信號中之一者。在此實例中，第6圖中圖示之電路系統全部位於第2圖之控制電路系統110內。
第6圖中圖示之電路系統之一般排列亦可用以實施用以判定經由路徑145之字線信號之字線驅動器電路。在本實施例中，位址解碼器電路系統337可位於控制電路系統110內，或該位址解碼器電路系統之至少一部分可位於字線驅動器電路系統140內。則驅動器電路系統340將位於第2圖之字線驅動器電路系統140內。
如前文所述，驅動器電路系統340需要結合一些位準遷移功能以便自週邊電壓域遷移輸入信號，以便可在核心電壓域中產生輸出信號。在一實施例中，如若每一驅動器342之兩個輸入皆處於邏輯1位準(在週邊電壓域VDDP中)，則該驅動器將判定其輸出處於邏輯1位準(在VDDC電壓域中)。
第7A圖圖示一個形式之驅動器，該驅動器可用於第6圖中圖示之四個驅動器區塊342、344、346、348中之每一者內。第7A圖中之兩個輸入(標註為輸入A及輸入B)經提供至專用位準遷移電路系統355，該電路系統將彼等輸入信號轉換為核心電壓域中之信號。驅動器邏輯360可由此執行所需之邏輯操作，以便在核心電壓域中產生輸出信號(在第7A圖中由字母C標註)(依據輸入A及輸入B而處於0電壓或VDDC電壓位準)。在一實施例中，如第7A圖中示意性所示，驅動器邏輯電路系統360對輸入A及輸入B執行反及運算，隨後執行反相器操作(由此，驅動器邏輯電路360作 為與閘操作，以便在兩個輸入皆處於邏輯1位準之時，僅判定輸出C處於邏輯1位準)。
儘管諸如第7A圖中所示之排列可在不發生洩漏電流之情況下支援較大位準遷移功能，但位準遷移電路系統355確實佔據相對較大之面積，及在執行位準遷移操作時將消耗功率。在一替代性實施例中，可藉由對形成驅動器邏輯360之組件應用P/N偏斜流程來避免對該專用位準遷移電路系統之需求。此情況在第7B圖中進行示意地圖示，其中圖示形成反及閘365及反相器370之電晶體。在此實施例中，在週邊電壓域中接收到輸入A及輸入B。由此，對於接收處於邏輯1位準之輸入A及輸入B之一驅動器而言，彼等輸入將僅相對地微弱地開啟NMOS電晶體對，該電晶體對將輸出節點耦接至反及閘365內之接地。此外，反及閘365之PMOS電晶體不會完全開啟，因此將造成一些洩漏電流。然而，此洩漏電流將僅存在於實際上判定驅動信號(不論該驅動信號時寫入行選擇驅動信號還是字線驅動信號)之一驅動器電路中。
在核心電壓域中提供反及閘，及由此，在發生寫入操作之前，內部節點X將依據正在開啟之PMOS電晶體而處於VDDC位準。為確保在判定驅動器之一者內之輸出信號C時之正確操作，務必使具有驅動器反及閘之NMOS電晶體充分強烈地開啟以在寫入操作期間使內部節點X向邏輯0位準放電，以便反相器370之輸出自邏輯0位準翻轉至處於電壓位準VDDC之輸出位準。此舉可藉由對反及閘365內之電晶體組件應用P/N偏斜流程而得以實現，及特定而言，藉由使 兩個NMOS電晶體與PMOS電晶體相比相對較強而得以實現，例如藉由提高彼等NMOS電晶體內之閘之寬度。已發現，該P/N偏斜流程可足以支援大約400mV之電壓位準向上遷移，及由此可避免對單獨的位準遷移電路之需求。
下文中之表1圖示高性能記憶體單元陣列(HP1080)及高電流記憶體陣列(HC907)所實現之一些模擬結果，及與僅有字線驅動信號處於核心電壓域中之情況及將寫入行選擇信號保持在週邊電壓域中之情況相比，比較在寫入行選擇信號及字線驅動信號處於核心電壓域中之情況下所實現之寫入邊際(write margin；WRM)。如該表所示，字線驅動信號及寫入行選擇信號皆經判定處於核心電壓域中之上述方案顯著提高更多寫入邊際。此情況即使在核心電壓域與週邊電壓域之間的電壓差高至500mv時亦如此。該資料亦顯示與僅有字線驅動信號經判定位於核心電壓域中之方法相比，對所述技巧之使用顯示改良及充足之產量。當使用上述技巧時，由於更強的寫入多工功能，寫入邊際及寫入效能(寫入脈寬)得到改良。例如，當VDDC為0.935伏特及VDDP為0.535伏特時，HP1080位元格之寫入脈寬自217ps改良至142ps。
下文之表2亦顯示當電壓差在VDDC與VDDP之間改良時，歸因於因VDDP較低而更少之位元線干擾，與讀取操作關連之存取干擾邊際(access disturb margin；ADM)亦得到改良。如表2中所示，最終，ADM值有一顯著下降，但僅在電壓差達到約500mV時才如此。在將用於眾多現代系統中之約為400mV之預期有效電壓差下，當字線驅動信號及寫入 行選擇信號皆經判定位於核心電壓域中時，可利用改良之寫入效能實現優良的ADM及WRM。表1及表2陳列如下：
位於VDDC上
下文之表3及表4顯示另一類型之位元格獲得之同等資料：
自表3可見，在14LPe位元格中，當電壓差是400mV(VDDC=1V、VDDP=0.6V)時，與若WCOLSEL信號耦接至VDDP則失效情況相比，位元格之寫入邊際在WCOLSEL信號亦耦接至VDDC時為5.8 σ。
第8圖示意地圖示藉由參考記憶體架構410，如何可針對字線信號及寫入行選擇信號由記憶體編譯器400中產生包括上述位準遷移功能之記憶體實例。記憶體架構410規定電路組件之定義及用於組合彼等電路組件之資料定義規則，以便產生記憶體實例。對記憶體實例之特定需求作為輸入參數經由圖形使用者介面(graphical user interface；GUI)被輸入記憶體編譯器400。如彼等熟習該項技術者將瞭解，該種輸入參數可規定所需記憶體實例之多個態樣，例如定義記憶體陣列之尺寸、記憶體陣列之多工排列、諸如功率閘控特徵之多個可選特徵之選擇、待支援之內建自測(built-inself-test；BIST)模式，等等。
隨後，記憶體編譯器400基於輸入參數及記憶體架構410產生所需記憶體實例。依據一個實施例，記憶體編譯器包括針對字線信號及寫入行選擇信號之上述位準遷移功能以確保記憶體實例將具有充足的寫入邊際，但該記憶體編譯 器將其他控制信號保持在週邊電壓域中以降低功率消耗。
第9圖示意地圖示通用電腦500，該類型之電腦可用以實施上述描述記憶體編譯操作以便產生記憶體實例。通用電腦500包括中央處理單元502、隨機存取記憶體504、唯讀記憶體506、網路介面卡508、硬碟驅動器510、顯示器驅動器512，及監視器514，及具有鍵盤518及滑鼠520之使用者輸入/輸出電路516，上述全部經由公共匯流排522連接。在操作中，中央處理單元502將執行電腦程式指令，該等電腦程式指令可儲存在隨機存取記憶體504、唯讀記憶體506及硬碟驅動器510中之一或更多者中，或經由網路介面卡508經動態下載。處理執行之結果可經由顯示器驅動器512及監視器514向使用者顯示。用於控制通用電腦500之操作之使用者輸入可自鍵盤518或滑鼠520經由使用者輸入輸出電路516而被接收(由此，例如可經由此機制輸入用以決定所需記憶體實例之某些特性之輸入參數)。將瞭解，電腦程式可以多種不同電腦語言寫入。電腦程式可在記錄媒體上進行儲存及分配，或經動態下載至通用電腦500。當在適當的電腦程式控制下操作時，通用電腦500可執行上述記憶體編譯器操作，及可被視為形成用於執行上述記憶體編譯器操作之設備。通用電腦500之架構可顯著變化，及第9圖僅為一個實例。
自上述實施例將瞭解，該等實施例賦能寫入邊際及寫入效能維持在核心電壓域與週邊電壓域之間的差異相對較大(例如具有400mV數量級)之記憶體裝置中，同時，當與來自存取電路系統之全部控制信號皆經位準遷移至核心電壓 域之記憶體裝置相比時，該等實施例顯著降低記憶體裝置中之功率消耗。上述技巧可因此使記憶體裝置佔據更小面積，具有更高效能，及比更大數目之控制信號經位準遷移之同等記憶體裝置消耗更少動態功率，同時確保實現充足的寫入邊際，及由此可可靠地執行寫入操作。
儘管本文已描述特定實施例，但將瞭解，本發明並非限定於彼等實施例，及可在本發明之範疇內進行諸多潤飾及添加。例如，可在不背離本發明之範疇的前提下，由獨立項之特徵組成以下附屬權利要求之特徵的多種組合。

Claims (19)

  1. 一種記憶體裝置，包括：一記憶體單元陣列，該陣列連接至一核心電壓位準及經排列為複數個列及行，每一列連接至一關連字線，及每一行連接至至少一個關連位元線，該等行經排列為複數個行組，每一行組包含複數個行；存取電路系統，該存取電路系統經配置以執行一寫入操作以便將資料寫入複數個定址記憶體單元中，該複數個定址記憶體單元包括該複數個行組中之每一者內之一定址記憶體單元，該存取電路系統經配置以接收該核心電壓位準及小於該核心電壓位準之一週邊電壓位準兩者；該存取電路系統包括：字線驅動器電路系統，該電路系統經配置以判定在與包含該複數個定址記憶體單元的該陣列之一列關連之該字線上一字線信號處於該核心電壓位準；預充電電路系統，該電路系統經配置以在執行該寫入操作之前將該至少一個位元線預充電至該週邊電壓位準，該至少一個位元線與包含一定址記憶體單元之至少每一行關連；寫入驅動器電路系統，該電路系統經配置以在該寫入操作期間控制該等定址記憶體單元中每一者之該至少一個位元線上之該電壓，以便將寫入資料儲存至該複數個定址記憶體單元內； 寫入多工電路系統，該電路系統經配置以在該寫入操作期間依據一多工控制信號將每一定址記憶體單元之該至少一個位元線耦接至該寫入驅動器電路系統，該多工控制信號辨識該複數個行組中之每一組中哪一行包含該等定址記憶體單元；及寫入多工驅動器電路系統，該電路系統經配置以判定至該寫入多工電路系統之該多工控制信號處於該核心電壓位準。
  2. 如請求項1所述之記憶體裝置，其中該字線驅動器電路系統及該寫入多工驅動器電路系統是該存取電路系統內經配置以用該核心電壓位準操作的僅有的組件。
  3. 如請求項1所述之記憶體裝置，其中該寫入多工驅動器電路系統包括位準遷移電路系統，該位準遷移電路系統用以將至少一個信號自該週邊電壓位準轉換至該核心電壓位準，以便使該經判定之多工控制信號處於該核心電壓位準。
  4. 如請求項3所述之記憶體裝置，其中該位準遷移電路系統對至該寫入多工驅動器電路系統之至少一個輸入信號進行操作，以便產生至少一個對應位準遷移輸入信號，及該寫入多工驅動器電路系統經配置以隨後依據該至少一個位準遷移輸入信號來產生該經判定之多工控制信號。
  5. 如請求項1所述之記憶體裝置，其中該寫入多工驅動器電路系統包括由NMOS電晶體及PMOS電晶體兩者形成之至少一個電路組件，及該等NMOS電晶體及該等PMOS電晶體中之一者之一驅動力量經偏斜，以便使得該寫入多工驅動器電路系統能夠將至少一個信號自該週邊電壓位準遷移至該核心電壓位準，以便使該經判定之多工控制信號處於該核心電壓位準。
  6. 如請求項5所述之記憶體裝置，其中該寫入多工驅動器電路系統包括一NAND電路組件，及一P/N偏斜併入該NAND電路組件內以增強該等NMOS電晶體相對於該等PMOS電晶體之該驅動力量。
  7. 如請求項1所述之記憶體裝置，其中對於每一行組而言，該寫入多工電路系統包括開關電路系統，該開關電路系統經配置以將與該行組中之一行相關連之該至少一個位元線耦接至該寫入驅動器電路系統。
  8. 如請求項7所述之記憶體裝置，其中該開關電路系統包括用於該行組內之每一行之一開關元件，及由該寫入多工驅動器電路系統產生之該多工控制信號包括用於每一開關元件之一單獨多工控制信號，其中該等單獨的多工控制信號中之一者經判定處於該核心電壓位準以開啟該關連之開關元件。
  9. 如請求項1所述之記憶體裝置，其中該字線驅動器電路系統包括位準遷移電路系統，該位準遷移電路系統用以將至少一個信號自該週邊電壓位準轉換至該核心電壓位準，以便使該經判定之字線信號處於該核心電壓位準。
  10. 如請求項9所述之記憶體裝置，其中該位準遷移電路系統對至該字線驅動器電路系統之至少一個輸入信號進行操作，以便產生至少一個對應位準遷移輸入信號，及該字線驅動器電路系統經配置以隨後依據該至少一個位準遷移輸入信號來產生該經判定之字線信號。
  11. 如請求項1所述之記憶體裝置，其中該字線驅動器電路系統包括由NMOS電晶體及PMOS電晶體兩者形成之至少一個電路組件，及該等NMOS電晶體及該等PMOS電晶體中之一者之一驅動力量經偏斜，以便使得該字線驅動器電路系統能夠將至少一個信號自該週邊電壓位準遷移至該核心電壓位準，以便使該經判定之字線信號處於該核心電壓位準。
  12. 如請求項11所述之記憶體裝置，其中該字線驅動器電路系統包括一NAND電路組件，及一P/N偏斜併入該NAND電路組件內以增強該等NMOS電晶體相對於該等PMOS電晶體之該驅動力量。
  13. 如請求項1所述之記憶體裝置，其中該預充電電路系統及該寫入驅動器電路系統之操作由可在一接地電壓位準與該週邊電壓位準之間切換之關連控制信號控制。
  14. 如請求項1所述之記憶體裝置，其中每一行連接至一位元線對；及該寫入驅動器電路系統經配置以在該寫入操作期間藉由維持該位元線對中之該等位元線之一者處於該週邊電壓位準及對該位元線對中之該等位元線之另一者上之該電壓放電，來控制該等定址記憶體單元中之每一者之該位元線對上之該電壓。
  15. 如請求項1所述之記憶體裝置，其中該存取電路系統經進一步配置以執行一讀取操作，以便自複數個定址記憶體單元讀取資料，對於該讀取操作而言，該字線驅動器電路系統及該預充電電路系統以在該寫入操作方面相同之方式操作，該存取電路系統進一步包括：感測放大器電路系統，該電路系統經配置以在該讀取操作期間藉由監視該等定址記憶體單元中之每一者之該至少一個位元線上之該電壓來決定儲存在該等定址記憶體單元中之該資料；讀取多工電路系統，該電路系統經配置以在該讀取操作期間依據一讀取多工控制信號將每一定址記憶體單元之該至少一個位元線耦接至該感測放大器電路系統，該讀取多工控 制信號辨識該複數個行組中之每一者中哪一行包含該等定址記憶體單元；及讀取多工驅動器電路系統，該電路系統經配置以判定至該讀取多工電路系統之該讀取多工控制信號處於該週邊電壓位準。
  16. 如請求項15所述之記憶體裝置，其中該預充電電路系統及該感測放大器電路系統之操作由可在一接地電壓位準與該週邊電壓位準之間切換之關連控制信號控制。
  17. 一種操作一記憶體裝置以執行一寫入操作之方法，該記憶體裝置包括一記憶體單元陣列，該陣列連接至一核心電壓位準及經排列為複數個列及行，每一列連接至一關連字線，及每一行連接至至少一個關連位元線，該等行經排列為複數個行組，每一行組包含複數個行；該方法包括以下步驟：使用存取電路系統以執行該寫入操作，以便將資料寫入複數個定址記憶體單元中，該複數個定址記憶體單元包括該複數個行組中之每一者內之一定址記憶體單元，該存取電路系統接收該核心電壓位準及小於該核心電壓位準之一週邊電壓位準兩者；在執行該寫入操作之前，將該至少一個位元線預充電至該週邊電壓位準，該至少一個位元線與包含一定址記憶體單元之至少每一行關連；在該寫入操作期間使該存取電路系統： 判定在與包含該複數個定址記憶體單元的該陣列之一列關連之該字線上，一字線信號處於該核心電壓位準；使用寫入驅動器電路系統以控制該等定址記憶體單元中之每一者之該至少一個位元線上之該電壓，以便將寫入資料儲存至該複數個定址記憶體單元內；依據一多工控制信號將每一定址記憶體單元之該至少一個位元線耦接至該寫入驅動器電路系統，該多工控制信號辨識該複數個行組中之每一者中哪一行包含該等定址記憶體單元；及判定至該寫入多工電路系統之該多工控制信號處於該核心電壓位準。
  18. 一種記憶體裝置，包括：一記憶體單元手段陣列，該記憶體單元手段陣列連接至一核心電壓位準及經排列為複數個列及行，每一列連接至一關連字線手段，及每一行連接至至少一個關連位元線手段，該等行經排列為複數個行組，每一行組包含複數個行；存取手段，該存取手段用於執行一寫入操作以便將資料寫入複數個定址記憶體單元手段中，該複數個定址記憶體單元手段包括該複數個行組中之每一者內之一定址記憶體單元手段，該存取手段用於接收該核心電壓位準及小於該核心電壓位準之一週邊電壓位準兩者；該存取手段包括： 字線驅動器手段，該字線驅動器手段用於判定在與包含該複數個定址記憶體單元手段的該陣列之一列關連之該字線手段上，一字線信號處於該核心電壓位準；預充電手段，該預充電手段用於在執行該寫入操作之前將至少一個位元線手段預充電至該週邊電壓位準，該至少一個位元線手段與包含一定址記憶體單元手段之至少每一行關連；寫入驅動器手段，該寫入驅動器手段用於在該寫入操作期間控制每一定址記憶體單元手段之該至少一個位元線手段上之該電壓，以便將寫入資料儲存至該複數個定址記憶體單元手段內；寫入多工手段，該寫入多工手段用於在該寫入操作期間依據一多工控制信號將每一定址記憶體單元手段之該至少一個位元線手段耦接至該寫入驅動器手段，該多工控制信號辨識該複數個行組之每一者中哪一行包含該定址記憶體單元手段；及寫入多工驅動器手段，該寫入多工驅動器手段用於判定至該寫入多工手段之該多工控制信號處於該核心電壓位準。
  19. 一種電腦程式儲存媒體，該電腦程式儲存媒體用於儲存一記憶體編譯器電腦程式，該記憶體編譯器電腦程式用於控制一電腦自與該記憶體編譯器電腦程式關連之一記憶體架構產生一記憶體裝置之一實例，該記憶體架構規定電路組件之 一定義及用於組合彼等電路組件之資料定義規則，以便所產生之該實例規定如請求項1中所主張之一記憶體裝置。
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