TW201515007A - 記憶體裝置以及在此記憶體裝置中執行存取操作的方法 - Google Patents

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Abstract

本發明提供一種記憶體裝置及在此記憶體裝置中執行存取操作的方法。記憶體裝置包含：按複數個行與列排列的記憶體單元之陣列；複數個字線，每一字線經耦接至記憶體單元之關聯行；及複數個位元線，每一位元線經耦接至記憶體單元之關聯列。在具有陣列電壓供應的陣列電壓域中操作陣列。存取電路系統經耦接至複數個字線及複數個位元線以便關於陣列中的選定記憶體單元執行存取操作，存取電路系統中的至少一部分在具有周邊電壓供應的周邊電壓域中操作。控制電路系統則控制存取電路系統之操作，控制電路系統包括自計時路徑(STP)延遲電路系統，該STP延遲電路系統產生指示與存取記憶體單元關聯的存取時序延遲之延遲指示。控制電路系統在控制存取電路系統執行該等存取操作時使用延遲指示。電壓供應控制電路系統與STP延遲電路系統中的至 少一個部分關聯及取決於關於該陣列電壓供應與該周邊電壓供應之電壓位準所設置的控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對STP延遲電路系統中的該至少一個部分的電壓供應。此產生一種改良STP延遲機制，該改良STP延遲機制不僅在周邊電壓供應比陣列電壓供應更小時，並且在兩個電壓供應類似的情形中，及甚至在周邊電壓供應超過陣列電壓供應的情形中提供充足讀取及寫入餘裕。

Description

記憶體裝置以及在此記憶體裝置中執行存取操作的方法
本發明係關於一種包含記憶體單元之陣列的記憶體裝置，以及係關於一種在此記憶體裝置中執行存取操作的方法。
典型記憶體裝置具有按複數個行與列排列的記憶體單元之陣列，字線經耦接至行及位元線經耦接至列。存取電路系統隨後關於選定記憶體單元使用字線及位元線執行讀取及寫入存取操作。當執行此類存取操作時，使用控制電路系統控制存取電路系統之操作。
由於記憶體單元(本文亦稱為記憶體位元單元)表現與構造存取電路系統及控制電路系統所使用的邏輯閘極不同，已知使用自計時路徑(self-timed path；STP)延遲電路設法提供與存取記憶體單元關聯的存取時序延遲之指示，隨後關於由STP延遲電路系統產生的彼指示控制存取電路系統。
晶片上系統(System-on-Chips；SoCs)中所使用的現 代記憶體裝置常常被設計使用雙電壓域，其中在陣列電壓域(亦稱為核心電壓域)中操作記憶體陣列，但大部分關聯存取電路系統及控制電路系統則在周邊電壓域中操作。使用此雙電壓域使得記憶體陣列能夠在關閉周邊電路的同時藉由繼續供以動力保留資料，因此當不使用記憶體裝置時幫助減少功率消耗。通常將在周邊電壓域中操作STP延遲電路系統，以便當不使用記憶體裝置時最大化可達到的功率消耗益處。
傳統上，在周邊電壓域中所使用的周邊電壓供應經排列比核心電壓域中所使用的核心電壓供應更小。通常，藉由使用額外餘裕調整(extra margin adjustment；EMA)插針延遲STP延遲電路系統中的延遲路徑，記憶體設計已能夠應付周邊電壓供應比核心電壓供應更小或與核心電壓供應相等的情形。然而，由於現代記憶體設計中晶片上的功率管控IC(Power Management IC；PMIC)變化，不再可能保證核心電壓供應將比周邊電壓供應更高。
在此類情形中，已發現，周邊電壓域中操作的STP延遲電路系統可產生延遲指示，該延遲指示不足以考量(account for)記憶體單元之陣列中最壞情況的存取時序延遲，因此引起關於記憶體裝置所執行的讀取及寫入操作中的潛在錯誤。因此，將需要提供一種更加可靠的STP延遲機制，該機制可容納周邊電壓供應比核心電壓供應更高的情形。
從第一態樣來看，本發明提供一種記憶體裝置，該記憶體裝置包含：按複數個行與列排列的記憶體單元之陣 列，該陣列在具有陣列電壓供應的陣列電壓域中操作；複數個字線，每一字線經耦接至記憶體單元之關聯行；複數個位元線，每一位元線經耦接至記憶體單元之關聯列；存取電路系統，該存取電路系統經耦接至複數個字線及複數個位元線以便關於陣列中的選定記憶體單元執行存取操作，該存取電路系統中的至少一部分在具有周邊電壓供應的周邊電壓域中操作；控制電路系統，該控制電路系統經配置以控制存取電路系統之操作，該控制電路系統包括自計時路徑(STP)延遲電路系統，該STP延遲電路系統經配置以產生指示與存取記憶體單元關聯的存取時序延遲之延遲指示，該控制電路系統在控制存取電路系統執行該等存取操作時使用該延遲指示；及電壓供應控制電路系統，該電壓供應控制電路系統與STP延遲電路系統中的至少一個部分關聯及經配置以取決於關於該陣列電壓供應與該周邊電壓供應之電壓位準所設置的控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對STP延遲電路系統之該至少一個部分的電壓供應。
根據本發明，對STP延遲電路系統之至少一個部分 所提供的電壓供應基於控制訊號可配置，其中關於陣列電壓供應與周邊電壓供應之電壓位準設置彼控制訊號。此提供一種改良STP延遲電路機制，該改良STP延遲電路機制不僅在周邊電壓供應比陣列電壓供應更小時，並且在兩個電壓供應類似的情形中，及在周邊電壓供應超過陣列電壓供應的情形中提供充足讀取及寫入餘裕。
在周邊電壓供應與陣列電壓供應之間切換STP延遲 電路系統之至少一個部分的閾值可取決於實施例變化。然而，在一個實施例中，若周邊電壓供應比陣列電壓供應小一預定量，則配置電壓供應控制電路系統以對STP延遲電路系統之至少一個部分提供周邊電壓供應。可取決於實施例設置該預定量，及可將預期晶片上電壓位準的波動考慮在內安排預定量。
在一個實施例中，若周邊電壓供應比陣列電壓供應 大一預定量，則配置電壓供應控制電路系統以對STP延遲電路系統之該至少一個部分提供陣列電壓供應。再次，可取決於實施例設置預定量，及預定量可為與周邊電壓供應比陣列電壓供應更小的情形下所指定的彼預定量不同的量。
在一個特定實施例中，電壓供應控制電路系統與 STP延遲電路系統之複數個部分關聯，及配置該電壓供應控制電路系統以取決於周邊電壓供應比陣列電壓供應大的程度對STP延遲電路系統之該複數個部分中的一或更多者提供陣列電壓供應及對STP延遲電路系統之該複數個部分中的任何剩餘者提供周邊電壓供應。因此，在周邊電壓供應比陣列電壓供應更大的情形中，可將周邊電壓供應與陣列電壓供應之間的差異程度考慮在內，對STP延遲電路系統之部分使自身電壓供應自周邊電壓供應切換至陣列電壓供應的程度分級。 因此，與差異相對較大時的情況相比，當差異相對較小時，STP延遲電路系統之較少部分可使自身電壓供應切換至陣列電壓供應。
在電壓供應控制電路系統與STP延遲電路系統之複 數個部分關聯的一個實施例中，若周邊電壓供應在預定餘裕內與陣列電壓供應相同，則配置電壓供應控制電路系統以對STP延遲電路系統之該複數個部分中的子集合提供陣列電壓供應，及以對STP延遲電路系統之該複數個部分中的剩餘者提供周邊電壓供應。因此，在此實施例中，系統可在兩個電壓供應近似相等的一點處開始將STP延遲電路部分的電壓供應切換至陣列電壓供應。
可以多種方式產生對電壓供應控制電路系統提供的 控制訊號。舉例而言，在一個實施例中，控制訊號為使用者指定。在一個實施例中，指定控制訊號的使用者將為待合併記憶體裝置之晶片上系統(SoC)的設計者，其中設計者將陣列電壓供應與周邊電壓供應之預期電壓位準考慮在內指定控制訊號的值。
在一個實施例中，記憶體裝置具有複數個操作模 式，且陣列電壓供應與周邊電壓供應之電壓位準取決於記憶體裝置之當前操作模式。在此實施例中，提供給電壓供應控制電路系統的控制訊號值可經配置取決於當前操作模式。因此，可針對每一操作模式指定控制訊號之獨立值，且當記憶體裝置切換至新的操作模式時，可隨後將控制訊號之適宜值輸出至電壓供應控制電路系統。
在一個實施例中，記憶體裝置(或合併記憶體裝置 的系統)進一步包含電壓比較電路系統，該電壓比較電路系統經配置以接收陣列電壓供應與周邊電壓供應兩者及以取決於陣列電壓供應與周邊電壓供應之電壓位準之評估設置控制 訊號。因此，在此實施例中，在操作期間可動態執行對陣列電壓供應與周邊電壓供應之間電壓位準的差異評估，及適當設置控制訊號。
可以多種方式排列STP延遲電路系統。然而，在一個實施例中，STP延遲電路系統包含虛設字線，該虛設字線經耦接至列虛設負載，該列虛設負載表示該複數個字線中的字線之負載，且STP延遲電路系統之該至少一個部分包括用於控制虛設字線上的電壓位準之虛設字線驅動器電路系統。因此，在此類實施例中，提供給虛設字線驅動器電路系統的電壓供應可取決於陣列電壓供應與周邊電壓供應之相對電壓位準而變化。
在一個實施例中，STP延遲電路系統進一步包含虛設位元線，該虛設位元線經耦接至行虛設負載，該行虛設負載表示該複數個位元線中的位元線之負載；以及時序控制電路系統，該時序控制電路系統耦接於該虛設字線與該虛設位元線之間，時序控制電路系統經配置以控制藉由虛設字線驅動器所引入的虛設字線上的電壓位準轉換導致虛設位元線上的電壓轉換之速度。在此實施例中，時序控制電路系統可經排列形成藉由電壓供應控制電路系統控制電壓供應的STP延遲電路系統之該至少一個部分之一者。
從第二態樣來看，本發明提供一種在記憶體裝置中執行存取操作之方法，該記憶體裝置包含：按複數個行與列排列的記憶體單元之陣列，該陣列在具有陣列電壓供應的陣列電壓域中操作；複數個字線，每一字線經耦接至記憶體單 元之關聯行；複數個位元線，每一位元線經耦接至記憶體單元之關聯列；及存取電路系統，該存取電路系統經耦接至複數個字線及複數個位元線以便關於陣列中的選定記憶體單元執行存取操作，該存取電路系統中的至少一部分在具有周邊電壓供應的周邊電壓域中操作，該方法包含：使用自計時路徑(STP)延遲電路系統產生指示與存取記憶體單元關聯的存取時序延遲之延遲指示；當控制存取電路系統執行該等存取操作時引用延遲指示；及取決於關於該陣列電壓供應與該周邊電壓供應之電壓位準所設置的控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對STP延遲電路系統之至少一個部分的電壓供應。
從第三態樣來看，本發明提供一種儲存記憶體編譯 器電腦程式的電腦程式儲存媒體(例如，非暫時儲存媒體)，該電腦程式控制電腦自與記憶體編譯器電腦程式關聯的記憶體架構產生記憶體裝置之執行個體，該記憶體架構指定電路元件及資料之定義，該定義界定用於組合彼等電路元件之規則，以使得所產生之該執行個體指定根據本發明之第一態樣的記憶體裝置。
從第四態樣來看，本發明提供一種記憶體裝置，該 記憶體裝置包含：按複數個行與列排列的記憶體單元構件之陣列，該記憶體單元構件之陣列用於在具有陣列電壓供應的陣列電壓域中操作；複數個字線構件，每一字線構件用於耦接至記憶體單元構件之關聯行；複數個位元線構件，每一位元線構件用於耦接至記憶體單元構件之關聯列；存取構件， 該存取構件用於耦接至複數個字線構件及複數個位元線構件以便關於陣列中的選定記憶體單元構件執行存取操作，該存取構件中的至少一部分用於在具有周邊電壓供應的周邊電壓域中操作；控制構件，該控制構件用於控制存取構件之操作，該控制構件包括自計時路徑(STP)延遲構件，該STP延遲構件用於產生指示與存取記憶體單元構件關聯的存取時序延遲之延遲指示，該控制構件用於在控制存取構件執行該等存取操作時使用該延遲指示；及電壓供應控制構件，該電壓供應控制構件與STP延遲構件之至少一個部分關聯及用於取決於關於該陣列電壓供應與該周邊電壓供應之電壓位準所設置的控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對STP延遲構件之該至少一個部分的電壓供應。
100‧‧‧記憶體裝置
105‧‧‧記憶體陣列
107‧‧‧字線
109‧‧‧位元線
110‧‧‧控制電路系統
115‧‧‧預充電電路系統
120‧‧‧感測放大器電路系統
125‧‧‧寫入驅動器電路系統
130‧‧‧字線驅動器
140‧‧‧自計時路徑(STP)延遲電路系統
200‧‧‧位元單元核心陣列
205‧‧‧位元單元核心陣列
210‧‧‧字線驅動器電路系統
215‧‧‧讀取/寫入輸入/輸出電路系統
220‧‧‧讀取/寫入輸入/輸出電路系統
225‧‧‧控制電路系統
230‧‧‧內部時脈控制區塊
235‧‧‧虛設字線驅動器
240‧‧‧虛設字線
245‧‧‧列虛設負載
250‧‧‧時序控制電路系統
255‧‧‧虛設位元線
260‧‧‧行虛設負載
265‧‧‧電壓供應電路系統
300‧‧‧PMOS電晶體電路系統
305‧‧‧元件
310‧‧‧虛設位元線
315‧‧‧NMOS電晶體
320‧‧‧NMOS電晶體
325‧‧‧NMOS電晶體
330‧‧‧控制區塊
335‧‧‧額外電晶體
340‧‧‧額外電晶體
345‧‧‧額外電晶體
350‧‧‧元件
360‧‧‧類比比較電路系統
400‧‧‧步驟
410‧‧‧步驟
420‧‧‧步驟
500‧‧‧項目
510‧‧‧項目
520‧‧‧項目
600‧‧‧項目
610‧‧‧項目
620‧‧‧項目
700‧‧‧憶體編譯器
710‧‧‧記憶體架構
800‧‧‧通用電腦
802‧‧‧中央處理單元
804‧‧‧隨機存取記憶體
806‧‧‧唯讀記憶體
808‧‧‧網路介面卡
810‧‧‧硬碟機
812‧‧‧顯示驅動器
814‧‧‧監視器
816‧‧‧使用者輸入/輸出電路
818‧‧‧鍵盤
820‧‧‧滑鼠
822‧‧‧共用匯流排
參考隨附圖式中所圖示之實施例，將僅以舉例之方式進一步描述本發明，在該等圖式中：第1圖係示意性圖示根據一個實施例的記憶體裝置之邏輯排列之方塊圖；第2圖係圖示根據一個實施例的記憶體裝置之示意圖，且尤其提供根據一個實施例的自計時路徑延遲電路系統之更多細節；第3圖圖示根據一個實施例的第2圖之虛設字線驅動器之操作；第4圖更詳細地圖示根據一個實施例的第2圖之時序控制電路系統； 第5圖圖示根據一個實施例的第2圖之電壓供應電路系統之操作；第6圖圖示根據一替代實施例的第2圖之電壓供應電路系統之操作；第7圖係圖示根據一個實施例如何使用自計時路徑延遲電路系統之流程圖；第8圖及第9圖係示意性圖展示可使用所描述實施例之機制實現的改良之表格；第10圖係示意性圖示記憶體編譯器之操作以產生包括所描述實施例之自計時路徑延遲電路系統的記憶體執行個體之示意圖；以及第11圖係可執行記憶體編譯器操作以產生符合上文所描述之實施例之記憶體執行個體的電腦系統之示意圖。
第1圖係示意性圖示根據一個實施例的記憶體裝置之邏輯排列之方塊圖。儘管第1圖意欲邏輯地圖示記憶體裝置之排列，但應將瞭解，該圖不欲提供結構排列之指示。
記憶體裝置100包括記憶體陣列105，該記憶體陣列105包含以複數個行與列排列之記憶體單元之陣列。經由陣列提供複數個字線107以便允許記憶體單元之個別行在存取操作期間由字線驅動器130定址，該等存取操作可為寫入或讀取操作。另外，與記憶體單元的列關聯提供複數個位元線109。將每一列耦接至相關位元線，以使得資料能夠在寫入操作期間被寫入列之已啟動記憶體單元中，及用於能夠在讀 取操作期間自列之已啟動記憶體單元讀取資料。
預充電電路系統115係用於在控制電路系統110的 控制下預充電位元線上的電壓位準。在預充電操作後，可執行寫入操作或讀取操作。對於寫入操作，控制電路系統110將發佈控制訊號至字線驅動器130以便經由關聯字線引發記憶體單元之特定行被啟動，且控制電路系統110將進一步引發寫入驅動器電路系統125控制相關位元線上的電壓，以便引發所需資料值被寫入已啟動行之記憶體單元中。藉由來自控制電路系統的寫入賦能(write enable；WEN)訊號啟動寫入驅動器電路系統125，及隨後使用由控制電路系統所提供的寫入資料(write data；WD)控制相關位元線上的電壓。
對於讀取操作，控制電路系統110將再次發佈控制 訊號至字線驅動器130以便經由適宜字線引發記憶體單元之特定行被啟動，且隨後將使用感測放大器電路系統120以便評估相關位元線上的電壓，隨後將所感測的讀取資料返回至控制電路系統110。藉由來自控制電路系統的讀取賦能(read enable；REN)訊號啟動感測放大器電路系統120，藉此評估相關位元線上的電壓。
形成記憶體陣列105的記憶體位元單元具有與用於 形成記憶體裝置之其他組件100、110、115、120、125的邏輯閘極不同的行為。當執行讀取或寫入存取操作時，各個記憶體位元單元將提供字線及位元線上的負載，此將影響存取已啟動記憶體單元所用的時間。為設法考量此存取時序延遲，控制電路系統110使用自計時路徑(STP)延遲電路系統140 產生指示存取時序延遲的延遲指示，隨後由控制電路系統110使用彼延遲指示，以便決定何時確定用於讀取操作的讀取賦能(REN)訊號以便觸發感測放大器電路系統120評估位元線上的電壓，或以便決定多久確定寫入操作期間的寫入賦能(WEN)訊號以便確保寫入驅動器電路系統125將位元線上的適宜電壓維持得足夠久以確保資料寫入所定址記憶體單元中。
晶片上系統(SoC)中所使用的現代記憶體裝置常常 被設計使用雙電壓域，其中在具有陣列電壓供應(亦稱為核心電壓供應)的陣列電壓域(亦稱為核心電壓域)中操作記憶體陣列105。大部分關聯存取電路系統(由字線驅動器130、預充電電路系統115、感測放大器電路系統120及寫入驅動器電路系統125形成)及控制電路系統則在具有周邊電壓供應的周邊電壓域中操作。使用此雙電壓域使得記憶體陣列能夠在關閉周邊電路的同時藉由繼續供以動力保持資料，因此當不使用記憶體裝置時幫助減少功率消耗。
通常將在周邊電壓域中操作STP延遲電路系統 140，以便當不使用記憶體裝置時最大化可達到的功率消耗益處。然而，儘管當可保證周邊電壓供應比陣列電壓供應更小時此途徑效果良好，但該途徑可在周邊電壓供應與陣列電壓供應大致相同或甚至超過陣列電壓供應時引起誤操作，因為在彼等情況下，STP延遲電路系統可產生延遲指示，該延遲指示不足以考量記憶體單元之陣列中最壞情況的存取時序延遲。
如本文將更詳細地論述，在所描述之實施例中藉由 安排對STP延遲電路系統之一或更多個部分的電壓供應取決於周邊電壓供應及陣列電壓供應之相對電壓位準在周邊電壓供應與陣列電壓供應之間選擇性切換來解決此問題。
第2圖係示意性圖示根據一個實施例的記憶體裝置 之佈局之示意圖，且尤其更詳細地圖示經提供以形成自計時路徑延遲電路系統140的組件。在此實施例中，記憶體陣列105由兩個獨立位元單元陣列200、205形成，其中位於兩個陣列200、205之間的字線驅動器電路系統210提供用於記憶體單元之每一行的字線驅動器電路。在一個實施例中，可將每一行視為延伸穿過位元單元陣列200及位元單元陣列205。每一位元單元陣列200、205具有關聯讀取/寫入輸入/輸出電路系統215、220，該電路系統在記憶體單元中的每列提供讀取及寫入電路。讀取/寫入輸入/輸出電路215、220包括第1圖之感測放大器電路系統120、寫入驅動器電路系統125及預充電電路系統115(預充電電路系統常常併入感測放大器電路系統及寫入驅動器電路系統中)。
出於本文所描述之實施例之目的，將假定記憶體位 元單元為6T SRAM(static random access memory；靜態隨機存取記憶體)單元，但亦可與不同記憶體單元配置(例如，8T SRAM單元)關聯使用所描述之實施例之自計時路徑延遲機制。
提供控制電路系統225用於控制字線驅動器電路系統210及讀取/寫入輸入/輸出電路215、220之操作，以便關 於陣列200、205中的選定位元單元執行讀取及寫入存取操作。
控制電路系統225包括STP延遲電路系統140，如前文參看第1圖所論述。在一個實施例中，藉由控制電路系統225中的內部時脈控制區塊230控制STP延遲電路系統140。內部時脈控制電路系統230將控制訊號提供給由虛設字線驅動器電路235形成的STP延遲電路系統140之第一部分。虛設字線驅動器電路235控制虛設字線240上的電壓，該虛設字線240橫穿位元單元核心陣列205之寬度並返回，從而複製延伸穿過位元單元核心陣列200及位元單元核心陣列205兩者的字線之長度(在此實施例中，位元單元核心陣列200及205兩者具有相同大小)。耦接至虛設字線240的係列虛設負載245(例如，由連接至虛設字線的眾多電容元件形成)。排列列虛設負載245以便表示貫穿位元單元核心陣列200、205的實際字線之負載，且尤其表示由於貫穿核心陣列的列數目(且因此耦接至字線的記憶體單元數目)之負載。詳言之，當選定存取記憶體陣列200、205中的特定行時，藉由電路系統210中的適宜字線驅動器電路將耦接至彼選定行的字線上的電壓自第一電壓位準(表示邏輯0值)驅至第二電壓位準(表示邏輯1值)。耦接至彼字線的記憶體單元數目將影響電壓自第一電壓位準變為第二電壓位準且因此變為啟動選定行之記憶體單元以便讀取或寫入的位準之速度。可引發虛設字線驅動器235執行虛設字線上的電壓之類似轉換，列虛設負載245經配置以在實際位元單元核心陣列200、205中的字線上呈現預期最壞情況負載情境。
將虛設字線240連接至時序控制電路系統250，亦 將時序控制電路系統250連接至虛設位元線255。虛設位元線255經排列按照存在於位元單元核心陣列200、205之各者中的標準位元線沿位元單元核心陣列200、205之長度延伸。將虛設位元線255連接至行虛設負載260，該行虛設負載經配置以表示位元單元核心陣列200、205中的真實位元線上由於耦接至彼真實位元線的記憶體單元數目(取決於與彼位元線相交的行數目)所存在的負載。
在虛設字線240與虛設位元線255之間耦接時序控 制電路系統250及配置該時序控制電路系統以控制藉由虛設字線驅動器235所引入的虛設字線240上的電壓位準轉換導致虛設位元線255上的電壓轉換之速度。稍後將參看第4圖論述在一個實施例中時序控制電路系統250之細節，但總而言之，時序控制電路系統意欲引入延遲，該延遲對應於由位元單元陣列200、205中的已啟動記憶體單元之操作發生的延遲。在由虛設字線驅動器235確定引發的虛設字線240上的字線電壓後，虛設位元線255經預充電至預充電電壓位準，及隨後在時序控制電路系統250之控制下放電。當虛設位元線上的電壓已轉換至預定位準時，內部時脈控制電路系統230注意到此情況，及隨後用於控制讀取/寫入輸入/輸出電路之操作。詳言之，對於讀取存取，一旦虛設位元線已經放電至預定位準，此將引發控制電路系統225發佈讀取賦能訊號至感測放大器電路系統120以引發感測放大器電路系統評估連接至位元單元核心陣列200、205的位元線上的電壓。對於寫入 操作，通常將在寫入操作開始時確定寫入賦能訊號，及當虛設位元線上的電壓已經放電至預定位準時，控制電路系統225將隨後引發寫入賦能訊號被解除確定，因為在此點處將得出結論，對於已寫入位元單元核心陣列200、205中經定址位元單元中的資料已經歷足夠長的時間。
根據第2圖中所圖示之實施例，使用電壓供應電路 系統265選擇待提供給虛設字線驅動器235及時序控制電路系統250之一者或兩者的電壓供應。詳言之，電壓供應電路系統265接收核心電壓供應Vddce及周邊電壓供應Vddpe兩者，並取決於所接收控制訊號將隨後選擇彼等兩個電壓供應中之何者以提供給虛設字線驅動器235及時序控制電路系統250。如稍後將更詳細地論述，在一個實施例中，不一定對虛設字線驅動器235及時序控制電路系統250兩者提供相同的電壓供應，且實際上在某些情形中，提供給STP延遲電路系統之彼等兩個部分的電壓供應將為不同。
第3圖示意性圖示虛設字線驅動器235之操作。在 執行讀取或寫入操作前的預充電級期間，對虛設字線驅動器235之輸入將處於邏輯1值處，從而引發在虛設字線240上輸出邏輯0值。此又將引發虛設位元線上的電壓被時序控制電路系統250預充電至預充電電壓位準。在一實施例中，對虛設位元線預充電之電壓取決於提供給時序控制電路系統250的電壓供應，且因此若自Vddpe電壓供應操作時序控制電路系統250，則將虛設位元線255預充電至Vddpe電壓位準，及反之，若自Vddce電壓供應操作時序控制電路系統250，則 將虛設位元線255預充電至Vddce電壓位準。
內部時脈控制電路系統230隨後藉由發佈邏輯0值至虛設字線驅動器235來啟動STP延遲電路系統，此情況引發虛設字線240上的電壓自邏輯0位準轉換至邏輯1位準。與邏輯1位準關聯的實際電壓將取決於用於操作虛設字線驅動器235的電壓供應，且因此若對虛設字線驅動器235提供Vddce電壓供應，則實際電壓將為Vddce電壓位準，或若使用Vddpe電壓供應操作虛設字線驅動器235，則實際電壓將為Vddpe電壓位準。如前文所論述，列虛設負載245之存在將導致隨一段時間推移發生電壓位準自邏輯0位準至邏輯1位準之轉換，且因此藉由時序控制電路系統250自虛設字線所接收的輸入將在彼時間段期間自邏輯0位準轉換至邏輯1位準。
第4圖更詳細地圖示根據一個實施例的第2圖之時序控制電路系統250中所提供的組件。PMOS(P-channel Metal Oxide Semiconductor；P通道金屬氧化物半導體)電晶體電路系統300使自身閘極連接至虛設字線。在預充電階段期間，虛設字線上的電壓將處於邏輯0位準處，因此接通PMOS電晶體電路系統，且引發虛設位元線310上升至如電壓供應電路系統265所供應的電壓供應位準。元件305表示存在於對PMOS電晶體電路系統300之輸入上的一些寄生電容。
一旦已啟動STP延遲電路系統140，則虛設字線上的電壓將隨時間推移自邏輯0位準上升至邏輯1位準，且自第4圖將看出，此將引發PMOS電晶體電路系統300被關斷， 及NMOS(N-channel metal oxide semiconductor；N通道金屬氧化物半導體)電晶體315、320、325之並聯排列被接通。 可添加形成控制區塊330的一系列額外電晶體335、340、345，以關於使用多少NMOS電晶體降低虛設位元線上的電壓允許一些可配置性，且因此在一旦接通電晶體315、320、325時控制虛設位元線將被放電的速度。可預定對電晶體335、340、345之輸入中的一或更多者，(例如)以確保以任何配置提供至接地的至少一個路徑，但對其他電晶體335、340、345中的一或更多者之輸入可為可配置以控制降低操作之強度。
舉例而言，一些設計提供額外餘裕調整(EMA)插針，允許輸入可程式化值，該等可程式化值隨後用於控制接通控制區塊330中的電晶體之數目，且因此控制在虛設位元線310上所執行的放電操作之強度。設想周邊電壓供應比核心電壓供應更小的情形，則取決於兩個電壓供應之間的差距，可使用EMA插針調諧由STP延遲電路系統所提供的延遲以調諧降低操作之強度，且因此調諧由STP延遲電路系統所引入的總延遲，從而維持讀取及寫入操作的適宜餘裕。
元件350指示存在於虛設位元線310上的寄生電容。
第5圖示意性圖示在一個實施例中可如何使用電壓供應電路系統265決定將哪個電壓供應提供給虛設字線驅動器235及時序控制電路系統250之各者。在此實施例中，使用使用者指定或依賴於操作模式的控制訊號決定對STP延遲電路系統之該等兩個部分之各者的電壓供應。特定言之，使 用控制訊號之第一值指示應將Vddpe電壓供應提供給虛設字線驅動器235及時序控制電路系統250兩者。隨後使用控制訊號之第二值指示應將Vddpe電壓供應提供給時序控制電路系統250，但應將Vddce電壓供應提供給虛設字線驅動器電路系統235。最後，用於指示Vddce電壓供應之控制訊號之第三值應提供給虛設字線驅動器235及時序控制電路系統250兩者。
儘管控制訊號為使用者指定或依賴於操作模式，但 通常將關於核心電壓供應及周邊電壓供應之電壓位準設置控制訊號的值。在周邊電壓供應Vddpe處於比核心電壓供應Vddce低某預定量的電壓位準情況下，則將針對控制訊號指定第一值及將完全在周邊電壓域中操作STP延遲電路系統。然而，若Vddpe電壓供應之電壓位準在某指定範圍內與Vddce電壓供應之電壓位準近似相等，則通常將選擇第二控制值引發DWL驅動器235現接收Vddce電壓供應。將在周邊電壓域中繼續操作STP延遲電路系統140之剩餘者。已發現，此途徑在此類情形中實現更好的行與列追蹤，且因此使得STP延遲電路系統能夠確保引入充足時間的延遲來確保在讀取操作期間藉由感測放大器電路系統120所讀取的資料正確表示經定址記憶體單元中所儲存的資料，及類似地確保在寫入操作期間將正確資料寫入經定址記憶體單元中，且尤其是記憶體單元有時間在終止寫入操作前於內部儲存正確值。
在一個實施例中，若Vddpe電壓供應超過Vddce電壓供應某預定量，則電壓供應電路系統265接收上文所論述 之第三控制訊號值，從而引發DWL驅動器235及時序控制電路系統250兩者被Vddce電壓供應驅動。因此，在此實施例中，在核心電壓域中有效地操作虛設字線驅動器235及時序控制電路系統250兩者。在周邊電壓供應超過核心電壓供應的情形中，已發現，此排列提供改良的行與列追蹤，及確保正確讀取及寫入操作。
在控制訊號係使用者指定的實施例中，當將記憶體 裝置整合至SoC中時，通常將基於用於彼SoC設計中的Vddpe及Vddce電壓位準由SoC設計者指定控制訊號值。在SoC經設計以支援具有不同Vddpe及Vddce電壓位準的若干操作模式情況下，則可針對操作模式之各者指定不同控制值，使得提供給各個STP延遲電路部分的電壓位準可在使用期間取決於SoC之操作模式動態變化。
第6圖圖示替代實施例，其中在設備中提供類比比 較電路系統360以取決於Vddpe及Vddce電壓供應之相對電壓位準之比較產生提供給電壓供應電路系統265的控制訊號。在第6圖所圖示之實施例中，假定基於Vddpe及Vddce電壓供應之電壓位準之比較結果，類比比較電路系統360在參看第5圖所論述的三個不同值中的一者處產生控制訊號。
第7圖係圖示根據一個實施例如何使用STP延遲電 路系統之流程圖。在步驟400處，決定用於STP延遲電路系統之每一部分且在Vddce與Vddpe電壓供應之間可切換的電壓位準。在第2圖所圖示之實施例中，針對虛設字線驅動器235及時序控制電路系統250兩者執行此決定。此後，在步驟 410處，使用STP延遲電路系統產生指示與存取記憶體單元關聯的存取時序延遲之延遲指示。延遲指示所指示的延遲量將取決於電壓供應中的何者用於STP延遲電路部分中之各者而不同。
在步驟420處，當產生用於讀取/寫入輸入/輸出電路 215、220的控制訊號時，由控制電路系統225使用延遲指示，因此在讀取操作期間控制感測放大器時序及在執行寫入操作期間控制寫入驅動器電路系統125之操作持續時間。
第8圖及第9圖提供兩個表格，該等表格展示當在 Vddpe位準處固定對STP延遲電路系統的電壓供應時第一次所獲得之模擬資料，及在至少將對虛設字線驅動器235的電壓供應變為Vddce位準情況下第二次所獲得之模擬資料。第8圖係展示量測為感測放大器差分電壓(單位：mV)的讀取餘裕之表格。表格之上半部分500中所示之測試情況1至4係針對表格之相關項目中所示之Vddpe及Vddce電壓位準之具體組合。在每一情況下，在Vddpe電壓位準處繼續操作虛設字線驅動器235。該等項目展示出在Vddpe電壓位準開始超過Vddce電壓位準時讀取餘裕相當快速地下降。反之，當在用Vddce電壓位準供應虛設字線驅動器235的表格之下半部分中重複四個測試情況時，則下降明顯減少及維持充足的讀取餘裕。
在一個實施例中，由元件符號510所示之兩個項目 係針對向虛設字線驅動器235提供Vddce，但在Vddpe位準處繼續操作時序控制電路系統250的情形。對於由元件符號 520所指示之最後兩個項目，亦在Vddce位準處操作時序控制電路系統250。
第9圖係與四個測試情況相同的類似表格，但針對一系列寫入操作。藉由比較由元件符號600所指示的項目與由元件符號610及620所指示的引用可看出，當在Vddpe電壓供應超過Vddce電壓供應的情形中藉由Vddce電壓供應驅動DWL驅動器235時，更好地維持寫入餘裕。與第8圖相同，對於由元件符號610所示之最先兩個測試情況，用Vddce電壓位準僅供應虛設字線驅動器235，但是對於由元件符號620所示之最後兩個測試情況，藉由Vddce電壓位準驅動虛設字線驅動器235及時序控制電路系統250兩者。第9圖之最後列所指的寫入餘裕係指在寫入操作期間轉換(flip)位元單元所採用的時間與寫入脈衝寬度(亦即，至寫入驅動器電路系統125中的已確定寫入賦能訊號之持續時間)之間的比率。
第10圖示意性圖示如何參考記憶體架構710可自記憶體編譯器700產生包括根據上文所描述之實施例的STP延遲電路系統的記憶體執行個體。記憶體架構710指定電路元件及資料之定義，該定義界定用於組合彼等電路元件之規則，以便產生記憶體執行個體。經由圖形使用者介面(graphical user interface；GUI)將對於記憶體執行個體的特定要求輸入至記憶體編譯器700中作為輸入參數。如熟習此項技術者應將瞭解，此類輸入參數可指定所欲記憶體執行個體之各個態樣，例如界定記憶體陣列之大小、記憶體陣列之多工排列、各個可選特徵之選擇(諸如功率閘控特徵、需支援內建式自 檢(built-in-self-test；BIST)模式等等)。
記憶體編譯器700隨後基於輸入參數及記憶體架構 710產生所需記憶體執行個體。根據一個實施例，記憶體編譯器包括具有一或更多個部分的STP延遲電路系統，以參看先前圖式所描述之方式在陣列電壓供應與周邊電壓供應之間可切換該一或更多個部分STP延遲電路系統之電壓供應。
第11圖示意性圖示通用電腦800，該通用電腦係可 用於實施上文所描述之記憶體編譯操作以便產生記憶體執行個體的類型。通用電腦800包括中央處理單元802、隨機存取記憶體804、唯讀記憶體806、網路介面卡808、硬碟機810、顯示驅動器812與監視器814及具有鍵盤818及滑鼠820的使用者輸入/輸出電路816，以上各者全部經由共用匯流排822連接。在操作中，中央處理單元802將執行電腦程式指令，可在隨機存取記憶體804、唯讀記憶體806及硬碟機810之一或更多者中儲存該等指令或可經由網路介面卡808動態下載該等指令。可經由顯示驅動器812及監視器814向使用者顯示所執行處理之結果。可經由使用者輸入輸出電路816自鍵盤818或滑鼠820接收用於控制通用電腦800之操作的使用者輸入(且因此(例如)可經由此機構輸入用於決定所需記憶體執行個體之某些特性的輸入參數)。應將瞭解，可以多種不同電腦語言書寫電腦程式。可在記錄媒體上儲存及分佈電腦程式或將電腦程式動態下載至通用電腦800。當在適宜電腦程式之控制下操作時，通用電腦800可執行上文所描述之記憶體編譯器操作及可認為該通用電腦形成用於執行上文所 描述之記憶體編譯器操作的設備。通用電腦800之架構可存在相當多變化且第11圖僅為一個個實例。
從上文實施例之描述中，應將看出，該等實施例提供一種改良STP延遲電路，該改良STP延遲電路不僅在周邊電壓供應比核心電壓供應更小時，而且在兩個電壓供應類似的情形中，或甚至在周邊電壓供應超過核心電壓供應的情形中提供充足讀取及寫入餘裕。對STP延遲電路系統之不同部分的電壓供應為可配置的，以使得電壓供應可取決於核心電壓供應及周邊電壓供應之相對電壓位準而變化。因此，在維持適當讀取及寫入餘裕的同時，可輕易容納晶片上的功率管控IC(PMIC)變化。
儘管本文已描述特定實施例，但應將瞭解，本發明並不受限於此且可在本發明之範疇內對該等實施例實施許多修改及添加。舉例而言，可在不脫離本發明之範疇的情況下由獨立請求項之特徵產生以下附屬請求項之特徵之各種組合。
100‧‧‧記憶體裝置
105‧‧‧記憶體陣列
107‧‧‧字線
109‧‧‧位元線
110‧‧‧控制電路系統
115‧‧‧預充電電路系統
120‧‧‧感測放大器電路系統
125‧‧‧寫入驅動器電路系統
130‧‧‧字線驅動器
140‧‧‧自計時路徑(STP)延遲電路系統

Claims (13)

  1. 一種記憶體裝置，該記憶體裝置包含：按複數個行與列排列的記憶體單元之一陣列，該陣列在具有一陣列電壓供應的一陣列電壓域中操作；複數個字線，每一字線經耦接至記憶體單元之一關聯行；複數個位元線，每一位元線經耦接至記憶體單元之一關聯列；存取電路系統，該存取電路系統經耦接至該複數個字線及該複數個位元線以便關於該陣列中的選定記憶體單元執行存取操作，該存取電路系統中的至少一部分在具有一周邊電壓供應的一周邊電壓域中操作；控制電路系統，該控制電路系統經配置以控制該存取電路系統之操作，該控制電路系統包括自計時路徑(STP)延遲電路系統，該STP延遲電路系統經配置以產生指示與存取該等記憶體單元關聯的一存取時序延遲之一延遲指示，該控制電路系統在控制該存取電路系統執行該等存取操作時使用該延遲指示；以及電壓供應控制電路系統，該電壓供應控制電路系統與該STP延遲電路系統中的至少一個部分關聯及經配置以取決於關於該陣列電壓供應與該周邊電壓供應之該等電壓位準所設置的一控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對該STP延遲電路系統中的該至少一個部分的該電壓供應。
  2. 如請求項1所述之記憶體裝置，其中若該周邊電壓供應比該陣列電壓供應小一預定量，則配置該電壓供應控制電路系統以對該STP延遲電路系統中的該至少一個部分提供該周邊電壓供應。
  3. 如請求項1所述之記憶體裝置，其中若該周邊電壓供應比該陣列電壓供應大一預定量，則配置該電壓供應控制電路系統以對該STP延遲電路系統中的該至少一個部分提供該陣列電壓供應。
  4. 如請求項3所述之記憶體裝置，其中該電壓供應控制電路系統與該STP延遲電路系統之複數個部分關聯，及配置該電壓供應控制電路系統以取決於該周邊電壓供應比該陣列電壓供應大的程度對該STP延遲電路系統之該複數個部分中的一或更多者提供該陣列電壓供應，及對該STP延遲電路系統之該複數個部分中的任何剩餘者提供該周邊電壓供應。
  5. 如請求項1所述之記憶體裝置，其中該電壓供應控制電路系統與該STP延遲電路系統之複數個部分關聯，及若該周邊電壓供應在一預定餘裕內與該陣列電壓供應相同，則配置該電壓供應控制電路系統以對該STP延遲電路系統之該複數個部分中的一子集合提供該陣列電壓供應，及對該STP延遲電路系統之該複數個部分中的該剩餘者提供該周邊電壓供應。
  6. 如請求項1所述之記憶體裝置，其中提供給該電壓供應控制電路系統的該控制訊號係使用者指定。
  7. 如請求項1所述之記憶體裝置，其中該記憶體裝置具有複數個操作模式，該陣列電壓供應與該周邊電壓供應之該等電壓位準取決於該記憶體裝置之一當前操作模式，且提供給該電壓供應控制電路系統的該控制訊號取決於該當前操作模式。
  8. 如請求項1所述之記憶體裝置，該記憶體裝置進一步包含電壓比較電路系統，該電壓比較電路系統經配置以接收該陣列電壓供應與該周邊電壓供應兩者及以取決於該陣列電壓供應與該周邊電壓供應之該等電壓位準之一評估設置該控制訊號。
  9. 如請求項1所述之記憶體裝置，其中：該STP延遲電路系統包含一虛設字線，該虛設字線經耦接至一列虛設負載，該列虛設負載表示該複數個字線中的一字線之一負載；以及該STP延遲電路系統之該至少一個部分包括用於控制該虛設字線上的一電壓位準的虛設字線驅動器電路系統。
  10. 如請求項9所述之記憶體裝置，其中該STP延遲電路系統進一步包含：一虛設位元線，該虛設位元線經耦接至一行虛設負載，該行虛設負載表示該複數個位元線中的一位元線之一負載；以及時序控制電路系統，該時序控制電路系統耦接於該虛設字線與該虛設位元線之間，該時序控制電路系統經配置以控制藉由該虛設字線驅動器所引入的該虛設字線上的電壓位準之一轉換導致該虛設位元線上的電壓之一轉換之速度；該時序控制電路系統形成藉由該電壓供應控制電路系統控制電壓供應的該STP延遲電路系統之該至少一個部分之一者。
  11. 一種在一記憶體裝置中執行存取操作之方法，該記憶體裝置包含：按複數個行與列排列的記憶體單元之一陣列，該陣列在具有一陣列電壓供應的一陣列電壓域中操作；複數個字線，每一字線經耦接至記憶體單元之一關聯行；複數個位元線，每一位元線經耦接至記憶體單元之一關聯列；及存取電路系統，該存取電路系統經耦接至該複數個字線及該複數個位元線以便關於該陣列中的選定記憶體單元執行存取操作，該存取電路系統中的至少一部分在具有一周邊電壓供應的一周邊電壓域中操作，該方法包含以下步驟：使用自計時路徑(STP)延遲電路系統產生指示與存取該等記憶體單元關聯的一存取時序延遲之一延遲指示； 當控制該存取電路系統執行該等存取操作時引用該延遲指示；以及取決於關於該陣列電壓供應與該周邊電壓供應之該等電壓位準所設置的一控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對該STP延遲電路系統之至少一個部分的該電壓供應。
  12. 一種儲存一記憶體編譯器電腦程式的電腦程式儲存媒體，該電腦程式用於控制一電腦自與該記憶體編譯器電腦程式關聯的一記憶體架構產生一記憶體裝置之一執行個體，該記憶體架構指定電路元件及資料之一定義，該定義界定用於組合彼等電路元件之規則，以使得所產生之該執行個體指定如請求項1所述之記憶體裝置。
  13. 一種記憶體裝置，該記憶體裝置包含：按複數個行與列排列的記憶體單元構件之一陣列，記憶體單元構件之該陣列用於在具有一陣列電壓供應的一陣列電壓域中操作；複數個字線構件，每一字線構件用於耦接至記憶體單元構件之一關聯行；複數個位元線構件，每一位元線構件用於耦接至記憶體單元構件之一關聯列；存取構件，該存取構件用於耦接至該複數個字線構件及該複數個位元線構件以便關於該陣列中的選定記憶體單元構 件執行存取操作，該存取構件中的至少一部分用於在具有一周邊電壓供應的一周邊電壓域中操作；控制構件，該控制構件用於控制該存取構件之操作，該控制構件包括自計時路徑(STP)延遲構件，該STP延遲構件用於產生指示與存取該記憶體單元構件關聯的一存取時序延遲之一延遲指示，該控制構件用於在控制該存取構件執行該等存取操作時使用該延遲指示；以及電壓供應控制構件，該電壓供應控制構件與該STP延遲構件之至少一個部分關聯及用於取決於關於該陣列電壓供應與該周邊電壓供應之該等電壓位準所設置的一控制訊號在該周邊電壓供應與該陣列電壓供應之間切換對該STP延遲構件之該至少一個部分的該電壓供應。
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