JP5437258B2 - 記憶回路およびストレージ・アレイのタイミング特性を測定するための方法（プログラマブル・タイミングを備えたローカル・クロック・バッファを含むストレージ・アレイ） - Google Patents

記憶回路およびストレージ・アレイのタイミング特性を測定するための方法（プログラマブル・タイミングを備えたローカル・クロック・バッファを含むストレージ・アレイ） Download PDF

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Description

本発明は、一般に、メモリ回路に関し、詳細には、アレイの内部タイミング・マージン（timing margin）を決定するために調整可能なタイミングを有するローカル・クロック・バッファを備えたストレージ・アレイ（storage array）に関する。
記憶セルのパフォーマンスは、現在の処理システムにおいて重大な制限事項であり、技術が進歩するにつれて重大な制限事項以上のものになると予測されている。特に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルは、データおよびプログラム命令への高速アクセスを可能にするためにプロセッサ・キャッシュおよび外部記憶域で使用される。また、スタティック記憶セルは、内部に、たとえば、プロセッサ・レジスタに値を保管するために、プロセッサおよびその他のデジタル回路内でも使用される。プロセッサ・サイクル周波数が４ＧＨｚよりかなり上に達している場合、その期間内に値を保管し、保管された値へのアクセスを可能にすることができるＳＲＡＭセルの開発が必要になっている。しかし、記憶セル・アクセス時間が減少するにつれて、読み取りおよび書き込み両方のアクセス・サイクルの様々な部分の内部タイミング・マージンを決定することは難題を提示するものである。プローブを使用して、読み取りまたは書き込み操作の内部タイミングを測定しようと試みる場合、そのプローブはセルのタイミングを変更し、誤った結果をもたらす。
記憶セルのアクセス時間が減少するにつれて、回路シミュレーションの妥当性も減少し、したがって、シミュレーションは貴重であるが、その完全実装状態になっている実際の記憶装置、たとえば、ストレージ・アレイおよびアクセス回路全体で実行される測定は必要不可欠なものである。タイミング・マージンは、ストレージ・アレイ設計を含むコンポーネントの潜在的に指定されたかまたは要求されたパフォーマンスと生産歩留まりとの関係を示すので、ストレージ・アレイ設計の潜在的パフォーマンスを示す直接的標識である。さらに、ダイ同士の間および１つのダイ内のタイミング・マージンの変動により、プロセス変動および特定の障害メカニズムに関する情報が明らかになる。
記憶セルの内部タイミングの各部分でデータを得るために、ワンショット遅延線（one-shot delay line）およびリング発振器（ringoscillator）などの様々な技法が使用されてきた。しかし、このような回路によって行われる測定に基づくタイミング・マージンの完全なモデルは、一般に、全体的なタイミング・マージンを得るために個々のタイミング部分測定機能を含む複数のテスト回路からの測定値の合計を含まなければならない。完全なタイミング・マージンを実装するために必要な遅延またはリング発振器あるいはその両方のテスト回路のすべてを含むことは、相当な回路面積を消費する可能性があり、テスト回路を取り入れた装置のレイアウトの変更が必要になる可能性もある。さらに、一般に、このような測定に関連するプロービング要件が存在し、生産回路で実用的ではない可能性があるテスト・パッドが必要になるか、またはそのテスト・パッドを提供するためにレイアウトの大幅な分裂が必要になるであろう。最後に、リング発振器および遅延線回路内の記憶セル・パフォーマンスの集約であるため、このような技法は典型的に、個々の記憶セルのパフォーマンスを測定するわけではない。アレイの全域でデバイス特性が変動するため、ならびに、アレイ内の様々な位置で最悪の信号タイミング条件があるために、アレイ内のそれぞれのセルのパフォーマンスを測定することが望ましい。
したがって、実際のストレージ・アレイの動作条件下で、個々のセルを含む記憶セルの内部タイミング・マージンを正確に決定するためのテスト回路および方法を提供することが望ましい。さらに、テスト回路を生産ストレージ・アレイに容易に取り入れることができ、アレイおよびアクセス回路設計を大幅に混乱させないように、小さい回路面積のみを必要とするようなテスト回路を提供することが望ましい。
個々の記憶セルのタイミング・マージンを含む、ストレージ・アレイ内の内部タイミング・マージンを正確に決定するという目的は、実装のために小さい追加の回路面積のみを必要とするローカル・クロック・バッファ回路を含むストレージ・アレイで達成される。ローカル・クロック・バッファ回路は、テスト・ストレージ・アレイまたは生産ストレージ・アレイあるいはその両方内に統合することができる。また、ストレージ・アレイは、調整可能なタイミングを備えた汎用ストレージ・アレイとして使用することもできる。
この回路は、ローカル・ワード線、グローバル・ビット線、およびローカル／グローバル・プレチャージ・タイミングに関する遅延時間およびパルス幅について、プログラマブルまたはその他の外部誘導調整を可能にする。ローカル・ワード線信号とグローバル・ビット線読み取り回路イネーブルとの間の遅延ならびにワード線および読み取りイネーブル信号のパルス幅を調整するアナログ・バイアスまたは選択回路を制御するデジタル値をラッチにロードする。代わって、遅延デバイスを制御するためにテスト・ポイント／端子を介してアナログ電圧を導入することができる。遅延およびパルス幅制御によって設定された実際の遅延およびパルス幅を収集するためにパルス幅測定回路をストレージ・アレイ内に含めることができる。
特定のストレージ・アレイおよびストレージ・アレイ動作条件、たとえば、温度および電源電圧に関する動作可能範囲を決定するために、ワード線およびグローバル・ビット線読み取りイネーブル信号のパルス幅ならびにワード線とグローバル・ビット線との読み取りイネーブル信号遅延を変化させ、測定する。ストレージ・アレイに関する信号タイミング・マージンを決定するために、パルス幅ならびにワード線とグローバル・ビット線との読み取りイネーブル信号遅延のそれぞれについて障害ポイントを決定することにより、タイミング・マージンを抽出する。
本発明の上記その他の目的、特徴、および利点は、添付図面に示されているように、以下に示す本発明の好ましい実施形態の詳細な説明から明らかになるであろう。
本発明に特有と思われる新規な特徴は、特許請求の範囲に明記されている。しかし、本発明そのもの、ならびにその好ましい使用態様、追加の目的、および利点については、同様の参照番号が同様のコンポーネントを示す添付図面に併せて読んだときに、例示的な一実施形態に関する以下の詳細な説明を参照することによって最も良く理解されるであろう。
本発明の一実施形態によるストレージ・アレイ回路のブロック図である。 本発明の一実施形態による図１のローカル・クロック・バッファ１８の詳細を示す簡略回路図である。 図１および図２の回路内の波形を示す信号タイミング図である。 本発明の一実施形態により図２の遅延回路ＤＬ１〜ＤＬ３を実装するために使用可能な遅延回路の回路図である。 本発明の一実施形態により図２の遅延回路ＤＬ１〜ＤＬ３に使用可能な遅延制御回路の詳細を描写する回路図である。 本発明の一実施形態により図１のパルス幅／遅延検出器２０の詳細を描写する回路図である。 本発明の他の実施形態により図６のパルス幅／遅延検出器２０の各部分の詳細を描写する回路図である。 本発明のさらに他の実施形態により図６のパルス幅／遅延検出器２０の各部分の詳細を描写する回路図である。 本発明の一実施形態による方法を実施するために使用可能なウェハ・テスト・システムである。
本発明は、動作およびマージンの設計改良と決定を容易にするために、記憶セル、たとえば、レジスタまたはスタティック・メモリ・セルにアクセスするためのタイミング・マージンを評価するためのストレージ・アレイ回路に関する。ストレージ・アレイは、調整可能なタイミングを備えた汎用アレイとしても使用することができる。ワード線アサート・タイミングおよびパルス幅ならびにグローバル・ビット線評価タイミングおよびパルス線を制御することによりセルへのアクセスのタイミングをとるローカル・クロック・バッファ内にプログラマブル遅延が設けられている。セル、ビット線、および読み取りセンス回路／書き込み回路の回路ローディングおよび構造は、生産ストレージ・アレイ内のものと同一であり、生産アレイ実装例における正確な測定タイミング・マージンをもたらし、本発明の回路は一時的にまたは永続的に生産ストレージ・アレイ内に取り入れることができる。
次に、図面に関連して、特に図１に関連して説明すると、本発明の一実施形態によるストレージ・サブアレイ回路のブロック図が示されている。行および列を形成する記憶セル１０のサブアレイは読み取り／書き込みアクセス回路に接続されている。読み取り／書き込みアクセス回路は、ワード線制御信号ｗｌ［０：Ｎ］に応じて行内のセル１０を活動化するワード線選択ロジック１４と、サブアレイ・ローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］をゲートしてグローバル・ビット線ｇｂｌ上の結果の値を評価し、結果の値をラッチする読み取りラッチ／ビット線評価回路１６とを含む。ビット線プレチャージ回路１２は、記憶セル１０の読み取りアクセスの準備としてローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］をプレチャージし、記憶セル１０の書き込みアクセス中に書き込みロジックから提供された入力値に応じてそれぞれの値を設定する。
ローカル・クロック・バッファ１８は、グローバル・クロック信号Ｇｌｏｂａｌ ｃｌｋから導出されるローカル・クロック信号ｌｃｌｋおよび遅延クロック信号ｄｅｌｌｃｌｋを含むローカル制御信号を提供する。ローカル・クロック信号ｌｃｌｋは、ワード線選択ロジック１４を介してワード線制御信号ｗｌ［０：Ｎ］のタイミングを制御し、このワード線制御信号は記憶セル１０内のパス・デバイスを活動化して、読み取りまたは書き込み操作を実行するためにその内部記憶素子をローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］に結合する。また、ローカル・クロック信号ｌｃｌｋは、ローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］の書き込みセットアップおよびプレチャージ・タイミングも制御し、そのタイミングは一般に、ワード線タイミングに対する相補期間（complementary timeperiod）として生成される。遅延クロック信号ｄｅｌｌｃｌｋは、読み取り操作中に記憶セル１０によってローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］に課された値の評価のタイミングならびに評価の結果のラッチのタイミングを制御する。
本発明では、ローカル・クロック・バッファ１８は１つまたは複数のａｄｊｕｓｔ信号によって提供されたプログラマブル・タイミングを有し、そのａｄｊｕｓｔ信号は、ローカル・クロック信号ｌｃｌｋおよび遅延クロック信号ｄｅｌｌｃｌｋのパルス幅と、ローカル・クロック信号ｌｃｌｋおよび遅延クロック信号ｄｅｌｌｃｌｋの立ち上がり間の遅延時間のうちの１つまたは複数を独立して設定するアナログまたはデジタル制御信号である。図１のストレージ・アレイ回路は、ａｄｊｕｓｔ信号を介してプログラミングされた遅延およびパルス幅の値を外部クロック信号ｅｘｔ ｃｌｋを基準として測定することができ、アレイのタイミング・マージンを評価するときにａｄｊｕｓｔ信号によって設定された正確な遅延およびパルス幅の安定し反復可能な測定値を決定できるように、パルス幅／遅延検出器回路２０も含む。１組のデジタル信号ｍｅａｓｕｒｅ ｏｕｔは、パルス幅／遅延検出器回路２０によって測定されたパルス幅および遅延時間の指示に対してスキャン可能なアクセスを可能にする。
図１に描写されている例示的な実施形態は特にダイナミック・ロジック評価回路およびローカル／グローバル・ビット線パーティション化を有するスタティック・ストレージ・アレイを対象とするが、本発明の技法は、アレイ内部の制御信号のパルス幅（複数も可）および相対タイミングを調整することによりタイミング・マージンを評価することができる他のタイプのストレージ・アレイに適用されることは言うまでもない。本明細書に記載されている方法および回路技法は、図１に示されているものなどのストレージ・アレイならびに他のタイプのストレージ・アレイおよび一般のダイナミック・ロジック回路に適用可能である。
次に、図２を参照すると、本発明の一実施形態によるローカル・クロック・バッファ１８の詳細が示されている。ｅｎａｂｌｅ ｐｕｌｓｅ ｍｏｄｅ信号は遅延線ＤＬ１〜ＤＬ３を活動化し、その遅延線は本発明のプログラマブル／調整可能制御信号タイミングを提供する。ｅｎａｂｌｅ ｐｕｌｓｅ ｍｏｄｅ信号がアサート解除されると、回路のタイミングはデフォルトとして使用可能な最高速タイミングになり、したがって、図１に描写されているサブアレイを生産アレイ・モードで操作するのに適している。ｅｎａｂｌｅ ｐｕｌｓｅ ｍｏｄｅ信号がアサートされると、ａｄｊｕｓｔ信号を介してローカル・クロック信号ｌｃｌｋおよび遅延クロック信号ｄｅｌｌｃｌｋのタイミングを調整することができる。遅延回路ＤＬ１は、論理ＮＯＲゲートＮＯＲ１の一方の入力に印加されるグローバル・クロック信号ｇｃｌｋを遅延させる。論理ＮＯＲゲートＮＯＲ１のもう一方の入力はグローバル・クロック信号ｇｃｌｋに直接接続され、その結果、遅延回路ＤＬ１は論理ＮＯＲゲートＮＯＲ１の出力で提供されるアクティブロー・パルス信号に対してグローバル・クロック信号ｇｃｌｋの立ち下がりを遅延させ、したがって、遅延回路ＤＬ１によって提供される遅延時間長に応じてパルスの幅を引き延ばす。論理ＮＡＮＤゲートＮＡＮＤ１は、ｓｕｂａｒｒａｙ ｄｅｃｏｄｅ信号でアクティブロー・パルスを修飾し、ローカル・クロック信号ｌｃｌｋを生成するためにインバータＩ１によって反転された他のアクティブロー・パルスを論理ＮＡＮＤゲートＮＡＮＤ１の出力で生成する。また、論理ＮＡＮＤゲートＮＡＮＤ１の出力は、遅延回路ＤＬ２の遅延時間によって決定された遅延を有する論理ＮＡＮＤゲートＮＡＮＤ２の第２の入力の遅延バージョンとともに、論理ＮＡＮＤゲートＮＡＮＤ２の第１の入力に直接提供される。論理ＮＡＮＤゲートＮＡＮＤ１のアクティブロー・パルス出力は、論理ＮＡＮＤゲートＮＡＮＤ２の出力でアクティブハイ・パルスを生成し、立ち下がりは遅延回路ＤＬ２の遅延時間によって調整されている。遅延回路ＤＬ３は遅延クロック信号ｄｅｌｌｃｌｋの遅延全体を調整し、その信号は遅延回路ＤＬ３の出力からインバータＩ２〜Ｉ３によってバッファされる。
次に、図３を参照すると、記憶セル読み取りサイクルに関する図１および図２の回路内の信号タイミングが示されている。グローバル・クロック信号Ｇｌｏｂａｌ ｃｌｋのアサート前に、ローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］はそれぞれのプレチャージ状態になっている。グローバル・クロック信号Ｇｌｏｂａｌ ｃｌｋがアサートされると（アクティブロー）、ローカル・クロック信号ｌｃｌｋは時間Ｔ１でアサートし（アクティブハイ）、ワード線信号ｗｌを活動化し、それにより選択された記憶セル１０内のパス・ゲートを活動化する。次にローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］は評価を行う（立ち下がり信号ｌｂｌｔによって示されている）。図２の遅延回路ＤＬ３によって提供される遅延時間ｄｌ３により調整可能な時間Ｔ２で、遅延クロック信号ｄｅｌｌｃｌｋがアサートされ（アクティブハイ）、それにより図１の読み取りラッチ／ビット線評価回路１６内の評価回路上にローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］をゲートする。その結果として、グローバル・ビット線ｇｂｌは評価を行う（ロー）。図２の遅延回路ＤＬ１によって提供される遅延時間ｄｌ１により調整可能な時間Ｔ３で、ローカル・クロック信号ｌｃｌｋがアサート解除され、ローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］はローカル・クロック信号ｌｃｌｋの立ち下がりによって図１のビット線プレチャージ回路１２の活動化によりそれぞれのプレチャージ状態に戻る。最後に、時間Ｔ４で、図２の遅延回路ＤＬ２によって提供される遅延時間ｄｌ２により調整可能な遅延クロック信号ｄｅｌｌｃｌｋの立ち下がりにより、図１の読み取りラッチ／ビット線評価回路１６内の読み取りラッチは図１の記憶セル１０から読み取られた値を収集し、データ信号ｄｏｕｔを産出する。
したがって、上記の例証では、ローカル・クロック・バッファ１８は、ストレージ・アレイに関する制御信号によって生成されたすべてのクリティカル・タイミングのイベントの調整を行う。図１の読み取りラッチ／ビット線評価回路１６内の評価回路に対するローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］の不適切なセットアップのためにｄｏｕｔ値にエラーが現れるまで遅延時間ｄｌ１を短縮するかまたは遅延時間ｄｌ３を増加するかあるいはその両方を行うことによってローカル・クロック信号ｌｃｌｋの幅を縮小することにより、最小ローカル・ビット線アクセス時間を決定することができる。同様に、エラーが現れるまで遅延時間ｄｌ２を減少することにより、最小評価／読み取りラッチ・セットアップ時間を決定することができる。アレイ内の特定の記憶セル１０でまたはアレイ内のそれぞれの記憶セル１０についてタイミング・マージンを決定することにより、ストレージ・アレイ内の特定の位置の最悪タイミングならびにアレイ全体のランダム・タイミング変動について検討することができる。また、遅延時間ｄｌ１の調整によりワード線信号ｗｌの最小幅の調整が可能であり、それによりローカル・ビット線ｌｂｌｃ［０：Ｍ］、ｌｂｌｔ［０：Ｍ］からの値の記憶セル１０への書き込みを制御するので、本発明により、書き込みサイクル・タイミング・マージンも決定することができる。
次に、図４を参照すると、図２の遅延回路ＤＬ１〜ＤＬ３を実装するために使用可能な遅延素子が示されている。トランジスタＮ１およびＰ１は、バイアス電圧Ｖｂｉａｓによって設定されたバイアス・レベルを有するトランジスタＮ２によって設定された電流レベルを有するインバータを形成する。バイアス電圧Ｖｂｉａｓを低減すると、トランジスタＮ１およびＰ１によって形成されたインバータを「枯渇（starve）」させ、スイッチング時間を増加し、それにより回路の遅延を増加する。バイアス電圧Ｖｂｉａｓは、図１のストレージ・アレイ回路が集積されているダイのテスト・ポイント（図２の遅延回路ＤＬ１〜ＤＬ３に供給される各バイアス電圧用のテスト・ポイントを含む）から提供される場合もあれば、バイアス電圧がデジタル制御値からローカルで生成される場合もある。したがって、図１および図２に示されているａｄｊｕｓｔ信号（複数も可）は、遅延回路ＤＬ１〜ＤＬ３のそれぞれに１つまたは複数のバイアス電圧（複数も可）Ｖｂｉａｓを供給するアナログ信号（複数も可）である場合もあれば、ａｄｊｕｓｔ信号（複数も可）は、たとえば、図１のストレージ・アレイ回路が集積されているダイ上に集積されたスキャン・ラッチから提供されるデジタル信号である場合もある。パッケージ化されたダイまたはパッケージ化されていないダイ上に集積されたテスト回路にローカルのアナログまたはデジタル制御信号を提供するために多くの技法が存在することは言うまでもなく、これを使用して、本発明のタイミング・マージン分析を実行するように遅延回路ＤＬ１〜ＤＬ３を制御することができる。
図５は、上述のスキャン・レジスタまたはその他のデジタル値供給手段から供給可能なデジタル制御値＜ｃ０：ｃ７＞からバイアス電圧Ｖｂｉａｓをローカルで生成するためのバイアス生成回路を示している。トランジスタＮ３およびＮ４はトランジスタＮ６およびトランジスタＮ１０Ｂ〜Ｎ１７Ｂにバイアス電圧値を供給し、それらのトランジスタはトランジスタＰ２を通って引き出される電流レベルを設定し、それがトランジスタＰ３によってミラーリングされる。トランジスタＮ７はフォロワ（follower）を提供し、トランジスタＮ８は、デジタル制御値＜ｃ０：ｃ７＞によってトランジスタＰ２によりプログラミングされる電流レベルによって電圧Ｖｂｉａｓが設定されるようなインピーダンスを提供する。したがって、図４および図５の回路の組み合わせにより、スキャン・ラッチまたは他のデジタル・インターフェースから提供される値に応答して、図２の遅延回路ＤＬ１〜ＤＬ３の遅延を変更するために使用できるデジタル制御の遅延回路が提供される。
次に、図６を参照すると、本発明の一実施形態によりパルス幅／遅延検出器２０の詳細が示されている。上述の通り、遅延回路ＤＬ１〜ＤＬ３内のもの以外のコンポーネントは変化するので、遅延回路ＤＬ１〜ＤＬ３の遅延を変更するだけでなく、導入される遅延の正確な測定値を有することも望ましい。また、トランジスタＰ１およびＮ１〜Ｎ２のサイズの変化によって特定のバイアス電圧Ｖｂｉａｓに対する時間遅延の変化が引き起こされるので、遅延回路ＤＬ１〜ＤＬ３内の変動は図４のような諸実施形態に存在することになる。したがって、パルス幅／遅延検出器２０は、ローカル・クロック信号ｌｃｌｋおよび遅延クロック信号ｄｅｌｌｃｌｋのパルス幅ならびにローカル・クロック信号ｌｃｌｋのエッジと遅延クロック信号ｄｅｌｌｃｌｋのエッジとの遅延を測定するためのメカニズムを提供する。論理ＮＡＮＤゲートＮＡＮＤ１０〜ＮＡＮＤ１２は、スキャン・ラッチまたは他のデジタル・インターフェースを介して提供可能な選択信号ｓｅｌｌｃｌｋおよびｓｅｌｄｅｌｌｃｌｋに応答してローカル・クロック信号ｌｃｌｋと遅延クロック信号ｄｅｌｌｃｌｋとを選択するセレクタを形成する。論理ＮＡＮＤゲートＮＡＮＤ１２の出力は、１対のインバータ・チェーンに提供される。第１のチェーンはインバータＩ１０、Ｉ１１、およびＩ１３により反転信号経路を提供し、信号経路間の遅延のバランスを取り、Ｎチャネル対Ｐチャネルのデバイス・スキューによる立ち上がりと立ち下がりに関するスキュー時間の相違を補償するためにダミー・ローディング・インバータＩ１２が接続されている。第２のインバータ・チェーンは、インバータＩ１４〜Ｉ１７を含み、非反転信号経路を提供する。論理ＮＡＮＤゲートＮＡＮＤ１３〜ＮＡＮＤ１５によって形成されるもう１つのセレクタは、スキャン・ラッチまたは他のデジタル入力手段から提供される選択信号ｉｎｖｅｒｔおよび／ｉｎｖｅｒｔに応答して非反転信号経路出力と反転信号経路出力とを選択する。したがって、論理ＮＡＮＤゲートＮＡＮＤ１５の出力は、ローカル・クロック信号ｌｃｌｋのいずれかの極性または遅延クロック信号ｄｅｌｌｃｌｋのいずれかの極性から選択される。
図６のパルス幅／遅延検出器回路２０における遅延／パルス幅測定は、外部供給の安定した基準クロックｅｘｔ ｃｌｋの位相に対して論理ＮＡＮＤゲートＮＡＮＤ１５の出力で選択されたクロック信号のエッジの位置を決定することによって実行される。インバータＩ２０Ａ、Ｉ２１Ａ、・・・Ｉ２０Ｎ、Ｉ２１Ｎによって形成されたインバータ・チェーンは、測定対象の選択されたクロック信号の遅延バージョンをインバータＩ２２Ａ〜Ｉ２２Ｎを介して１組のラッチＱ１〜ＱＮの入力に提供する。ラッチＱ１〜ＱＮは外部クロック信号ｅｘｔ ｃｌｋによってクロック制御され、ラッチＱ１〜ＱＮの出力は測定結果としてスキャン・ラッチまたは他のデジタル出力インターフェースを介してテスト・システムに提供される。ローカル・クロック信号ｌｃｌｋまたは遅延クロック信号ｄｅｌｌｃｌｋのいずれかのパルス幅は、測定対象の選択されたクロック信号の立ち上がりがラッチＱ１〜ＱＮのうちの特定のラッチに現れる論理「１」によって検出されるまで外部クロック信号ｅｘｔ ｃｌｋの位相を調整することによって実行される。次に外部クロック信号ｅｘｔ ｃｌｋの位相は、論理「０」がラッチＱ１〜ＱＮのうちの同じ特定のラッチに現れるまで調整される。外部クロック信号ｅｘｔ ｃｌｋの位相は両方のエッジ検出時に収集され、測定された位相の差によって測定対象の選択されたクロックのパルス幅が得られる。ローカル・クロック信号ｌｃｌｋと遅延クロック信号ｄｅｌｌｃｌｋとの遅延を決定するために、ローカル・クロック信号ｌｃｌｋの立ち上がりおよび遅延クロック信号ｄｅｌｌｃｌｋの立ち上がりに関して同じ手順に従うことができる。それぞれの測定は複数回（一般に数百回）繰り返され、その結果、ジッタおよびノイズは測定に影響を及ぼさなくなる。測定対象のもう一方のエッジ／クロック信号を測定する前に、測定中のそれぞれのエッジで測定対象のそれぞれの選択されたクロック信号について、いくつかの測定値が取られる。
次に、図７を参照すると、本発明の他の実施形態により図６のパルス幅／遅延検出器回路２０で使用可能な代替エッジ検出器回路が示されている。図７の回路では、相補外部クロック信号／ｅｘｔ ｃｌｋを含むことによって外部クロック信号ｅｘｔ ｃｌｋの差分バージョン（differential version）が提供され、外部クロック信号ｅｘｔ ｃｌｋと相補外部クロック信号／ｅｘｔ ｃｌｋの両方によってラッチＱ１〜ＱＮがトリガされる。外部クロック信号ｅｘｔ ｃｌｋの両方のエッジが測定に係わるので、図７の回路は、ラッチＱ１〜ＱＮに対する各エッジの外部クロック信号ｅｘｔ ｃｌｋについてセットアップ時間差によるエラーの除去を可能にする。
次に、図８を参照すると、本発明のさらに他の実施形態により図６のパルス幅／遅延検出器回路２０で使用可能な他の代替エッジ検出器回路が示されている。図８の回路では、ラッチＱ１Ｂ〜ＱＮＢは、インバータＩ２３Ａ〜Ｉ２３ＮによってインバータＩ２０Ａ〜Ｉ２０Ｎの出力から提供される測定対象のクロック信号の反転バージョンのエッジを収集し、ラッチＱ１Ａ〜ＱＮＡは図６および図７に関連して記載した諸実施形態のラッチＱ１〜ＱＮと同じエッジを収集する。図８の回路は、測定対象のクロック信号の非反転パルス幅と反転パルス幅の両方の測定を可能にし、パルス幅測定回路による立ち上がり対立ち下がりのスキュー・エラーを除去する。図７と図８の両方の技法を結合すると、測定対象のクロック信号と外部クロック信号ｅｘｔ ｃｌｋの両方に対して両方の測定回路内のスキューによるエラーをさらに低減することができる。
次に、図９を参照すると、本発明の一実施形態による方法が実行されるＶＬＳＩウェハ・テスト・システムが描写されている。ウェハ・テスタ５０は、テスト対象のウェハ５２上のダイ５２Ａへの電気テスト接続を有するプローブ・ヘッド５３を介してダイ５２Ａに刺激を提供し、ダイ５２Ａからデータを検索するための境界スキャン・ユニット５０Ａを含む。ウェハ・テスタ５０は、クロック発振器５０Ｂによって生成され、プローブ・ヘッド５３によってダイ５２Ａに供給される外部クロック信号の位相を評価する位相測定ユニット５０Ｃを含む。
メモリ５７からのプログラム命令を実行するためにメモリ５７に結合されたプロセッサ５６を有するワークステーション・コンピュータ５８であって、そのプログラム命令が本発明の一実施形態によるウェハ・テスタ５０またはウェハ５２内の回路あるいはその両方からデータを受け取るためのプログラム命令を含むワークステーション・コンピュータ５８は、ウェハ・テスタ５０に結合されている。一般に、本発明の方法は、遅延ｄｌ１〜ｄｌ３を設定し、測定のために特定のクロックおよびエッジを選択し、読み取りおよび書き込み操作によりストレージ・アレイ値にアクセスするように、スキャン・ユニット５０Ａを操作する。また、この方法は、測定対象の選択されたクロック信号の選択されたエッジの発生に対して外部クロック信号ｅｘｔ ｃｌｋの位相も測定する。位相測定ユニット５０Ｃの使用の代替策として、外部クロック信号ｅｘｔ ｃｌｋのサイクルならびにテスタのスキャン・ユニット５０Ａを介してスキャン・チェーンから読み取られたカウンタ値をカウントするためにダイ回路内にカウンタを含めることもできる。プログラム命令は、ウェハ・テスタ５０からカウントを入手するかまたはウェハ５２からカウントを読み取り、次にそのカウントを処理して外部クロック信号ｅｘｔ ｃｌｋの位相を入手する。プログラム命令は、ＣＤ−ＲＯＭドライブ５５またはその他の適切な光学または磁気／不揮発性メモリ・ドライブを介して光ディスクＣＤなどの記憶媒体からロードすることができる。本発明の諸実施形態によって生成されたデータは、ダイ５２内の記憶セル１０のうちの特定のものまたはすべてに関する複数のテストから収集され、ストレージ・アレイ回路内のタイミング・マージンを完全に特徴付けるために変化する温度および電源電圧条件下で実行することができる。次に、すべての測定の結果を評価して、アレイ制御ロジックまたは記憶セル１０の設計を変更するか、形成プロセスが許容できる標準から非常に逸脱しているかどうかを判断するか、あるいは電源電圧許容差およびアクセス・サイクル時間などの動作可能範囲を決定することができる。
本発明の諸実施形態による遅延／パルス幅テストからのデータは、ウェハ・テスタ５０を介してワークステーション・コンピュータ５８に転送され、メモリ５７またはハード・ディスクなどのその他の記憶媒体あるいはその両方に保管される。ワークステーション・コンピュータ５８は、測定されたエッジ位相または上記のメモリ・テストのパルス幅および遅延結果あるいはその両方などのプログラム出力を表示するためのグラフィカル・ディスプレイ５９にも結合されている。また、グラフィカル・ディスプレイ５９は、タイミング・マージン結果情報および測定値の分布を示すテキストまたは図形による結果も表示することができる。ワークステーション・コンピュータ５８は、ユーザ入力を受け取るためのマウス５４Ｂおよびキーボード５４Ａなどの入力装置にさらに結合されている。ワークステーション・コンピュータ５８は、インターネットなどの公衆網に結合される場合もあれば、様々な「イントラネット」などの私設網に結合される場合もあり、本発明の諸実施形態による方法および回路によって生成されたデータを分析するためのプログラム命令を含むソフトウェアは、リモート・コンピュータ上に位置するかまたはワークステーション・コンピュータ５８内にローカルに位置することができる。さらに、ワークステーション・コンピュータ５８は、このようなネットワーク接続によってウェハ・テスタ５０に結合することができる。
図９のシステムはウェハ上の複数のダイの逐次テストに適した構成を描写しているが、描写されているシステムは例示的なものであり、本発明に制限するものではない。プローブ・ヘッド５３は、マルチダイ・フルウェハ・プローブ・システムである場合もあれば、単一または複数ダイを基礎として複数のウェハを同時にテストするために複数のプローブ・ヘッドを含む場合もある。さらに、スキャン・チェーン・データ検索および刺激が例示されているが、本発明の技法は、プローブ・ウェハ５２にとって使用可能な他のインターフェースにも適用するか、シリアルまたはパラレル・バスあるいはその他のインターフェースによりデータ抽出が実行される完全に機能しうるダイに実装された回路にも適用することができる。
本発明はその好ましい実施形態に関連して詳細に示され記載されているが、当業者であれば、本発明の精神および範囲を逸脱せずに、形式および詳細について上記その他の変更を行うことができることを理解するであろう。

Claims (20)

  1. 行および列を有するアレイを形成する複数の同一記憶セルであって、前記列内の前記記憶セルがビット線によって接続され、各列に対応する少なくとも１つのビット線が各列に関する読み取り出力信号を提供するための複数の列読み取り回路のうちの対応する１つに接続され、各行が対応する行内の前記記憶セルに接続された対応するワード線選択入力を有する、複数の同一記憶セルと、
    ローカル・クロック信号のアサート解除状態に応答して前記ビット線をプレチャージするためのプレチャージ回路と、
    前記ローカル・クロック信号のアサート状態に応答して選択された行の前記ワード線選択入力を活動化するためのワード線制御ロジックと、
    グローバル・クロック信号から前記ローカル・クロック信号を生成し、調整可能な遅延を有する少なくとも１つの遅延回路を含むプログラマブル・クロック制御ロジックであって、前記ローカル・クロック信号のタイミングおよびパルス幅が少なくとも１つの制御値に応じて調整され、それにより同一記憶セルの前記アレイの操作タイミング・マージンが調整可能であるプログラマブル・クロック制御ロジックと、
    を含み、
    前記ローカル・クロック信号のエッジを検出するためのエッジ検出器をさらに含み、それにより前記少なくとも１つの遅延回路の前記調整可能な遅延の大きさが前記エッジ検出器に提供される外部クロック信号の位相に関連して測定される、
    記憶回路。
  2. 前記少なくとも１つの遅延回路のうちの第１の遅延回路が前記少なくとも１つの制御値のうちの第１の制御値に応じて前記ローカル・クロック信号のパルス幅を調整し、それにより前記第１の制御値を調整することにより読み取りまたは書き込みアクセス・タイミング・マージンが調整可能である、請求項１記載の記憶回路。
  3. 前記ビット線を入力として受け入れ、前記アレイから読み取られたデータ出力値を提供するための出力を有する読み取り回路をさらに含み、前記読み取り回路が遅延ローカル・クロック信号のアサート状態に応答して前記ビット線の状態を評価して前記データ出力値を決定し、前記遅延ローカル・クロック信号のアサート解除状態にさらに応答して前記データ出力値をラッチし、前記プログラマブル・クロック制御ロジックが前記グローバル・クロック信号から前記遅延ローカル・クロック信号をさらに生成し、前記少なくとも１つの遅延回路のうちの第２の遅延回路が前記少なくとも１つの制御値のうちの第２の制御値に応じて前記ローカル・クロック信号に対して前記遅延ローカル・クロック信号のタイミングを調整し、それにより前記第２の制御値を調整することにより前記読み取り回路のセットアップ・タイミング・マージンが調整可能である、請求項２記載の記憶回路。
  4. 前記少なくとも１つの遅延回路のうちの第３の遅延回路が前記少なくとも１つの制御値のうちの第３の制御値に応じて前記遅延ローカル・クロック信号のパルス幅を調整し、それにより前記第３の制御値を調整することにより読み取り評価完了タイミング・マージンが調整可能である、請求項３記載の記憶回路。
  5. 前記ビット線を入力として受け入れ、前記アレイから読み取られたデータ出力値を提供するための出力を有する読み取り回路をさらに含み、前記読み取り回路が前記ローカル・クロック信号のアサート状態に応答して前記ビット線の状態を評価して前記データ出力値を決定し、前記ローカル・クロック信号のアサート解除状態にさらに応答して前記データ出力値をラッチし、前記少なくとも１つの遅延回路のうちの第１の遅延回路が前記少なくとも１つの制御値のうちの第１の制御値に応じて前記ローカル・クロック信号のタイミングを調整し、それにより前記第１の制御値を調整することにより前記読み取り回路のセットアップ・タイミング・マージンが調整可能である、請求項１記載の記憶回路。
  6. 前記ビット線を入力として受け入れ、前記アレイから読み取られたデータ出力値を提供するための出力を有する読み取り回路をさらに含み、前記読み取り回路が前記ローカル・クロック信号のアサート状態に応答して前記ビット線の状態を評価して前記データ出力値を決定し、前記ローカル・クロック信号のアサート解除状態にさらに応答して前記データ出力値をラッチし、前記少なくとも１つの遅延回路のうちの第１の遅延回路が前記少なくとも１つの制御値のうちの第１の制御値に応じて前記ローカル・クロック信号のパルス幅を調整し、それにより前記第１の制御値を調整することにより読み取り評価完了タイミング・マージンが調整可能である、請求項１記載の記憶回路。
  7. 前記エッジ検出器が、前記ローカル・クロック信号に結合されたデータ入力を有し、安定した基準クロック信号に結合されたクロック入力を有する複数のカスケード・ラッチを含む、請求項１記載の記憶回路。
  8. 前記少なくとも１つの遅延回路が、アナログ信号を前記少なくとも１つの制御値として受け入れるためのアナログ制御入力を有する、請求項１記載の記憶回路。
  9. デジタル入力を受け入れ、前記アナログ信号を出力として生成する少なくとも１つの制御電圧発生器をさらに含み、前記少なくとも１つの制御電圧発生器の出力が前記少なくとも１つの遅延回路の前記アナログ制御入力に結合される、請求項８記載の記憶回路。
  10. ストレージ・アレイのタイミング特性を測定するための方法であって、
    少なくとも１つの制御値を前記ストレージ・アレイに提供するステップと、
    前記少なくとも１つの制御値に応じて前記ストレージ・アレイ内の少なくとも１つの遅延回路を調整するステップであって、前記少なくとも１つの遅延回路が、前記アレイ内の記憶セル読み取りまたは書き込み操作を制御するローカル・クロック信号の少なくとも１つのエッジを遅延させパルス幅を調整するステップと、
    前記少なくとも１つの制御値を変更することにより前記ローカル・クロック信号の前記少なくとも１つのエッジおよびパルス幅によって制御されるイベントの少なくとも１つのタイミング・マージンを決定するステップと、
    を含み、
    前記ローカル・クロック信号のエッジを検出するステップをさらに含み、それにより前記調整の大きさが前記ストレージ・アレイに提供される外部クロック信号の位相に関連して測定される、
    方法。
  11. 前記調整ステップが、前記ストレージ・アレイ内の記憶セルへのアクセスを制御するローカル・クロック信号のパルス幅を調整し、それにより第１の制御値を変更することにより読み取りまたは書き込みアクセス・タイミング・マージンが決定される、請求項１０記載の方法。
  12. 前記調整ステップが、前記少なくとも１つの制御値のうちの第２の制御値に応じて前記ローカル・クロック信号に対して前記ストレージ・アレイ内の読み取り評価を制御する遅延ローカル・クロック信号のタイミングをさらに調整し、それにより前記第２の制御値を変更することによりセットアップ・タイミング・マージンが決定される、請求項１１記載の方法。
  13. 前記調整ステップが、前記少なくとも１つの制御値のうちの第３の制御値に応じて前記遅延ローカル・クロック信号のパルス幅をさらに調整し、それにより前記第３の制御値を変更することにより読み取り評価完了タイミング・マージンが決定される、請求項１２記載の方法。
  14. 前記調整ステップが、前記少なくとも１つの制御値のうちの第１の制御値に応じて前記ローカル・クロック信号に対して前記ストレージ・アレイ内の読み取り評価を制御する遅延ローカル・クロック信号のタイミングを調整し、それにより前記第１の制御値を変更することによりセットアップ・タイミング・マージンが決定される、請求項１０記載の方法。
  15. 前記調整ステップが、前記少なくとも１つの制御値のうちの第１の制御値に応じて前記ストレージ・アレイ内の読み取り評価を制御する遅延ローカル・クロック信号のパルス幅をさらに調整し、それにより前記第１の制御値を変更することにより読み取り評価完了タイミング・マージンが決定される、請求項１０記載の方法。
  16. 前記検出ステップが、前記ローカル・クロック信号に結合されたデータ入力を有し、安定した基準クロック信号に結合されたクロック入力を有する複数のカスケード・ラッチにより前記ローカル・クロック信号をラッチすることによって実行される、請求項１０記載の方法。
  17. 前記調整ステップが、前記少なくとも１つの制御値としてアナログ信号を調整することによって実行される、請求項１０記載の方法。
  18. 前記ストレージ・アレイに提供されるデジタル制御値から前記ストレージ・アレイ内で前記アナログ信号を生成するステップをさらに含む、請求項１７記載の方法。
  19. 行および列を有するアレイを形成する複数の同一記憶セルであって、前記列内の前記記憶セルがビット線によって接続され、各列に対応する少なくとも１つのビット線が各列に関する読み取り出力信号を提供するための複数の列読み取り回路のうちの対応する１つに接続され、各行が対応する行内の前記記憶セルに接続された対応するワード線選択入力を有する、複数の同一記憶セルと、
    ローカル・クロック信号のアサート解除状態に応答して前記ビット線をプレチャージするためのプレチャージ回路と、
    前記ローカル・クロック信号のアサート状態に応答して選択された行の前記ワード線選択入力を活動化するためのワード線制御ロジックと、
    前記ビット線を入力として受け入れ、前記アレイから読み取られたデータ出力値を提供するための出力を有する読み取り回路であって、前記読み取り回路が遅延ローカル・クロック信号のアサート状態に応答して前記ビット線の状態を評価して前記データ出力値を決定し、前記遅延ローカル・クロック信号のアサート解除状態にさらに応答して前記データ出力値をラッチする読み取り回路と、
    グローバル・クロック信号から前記ローカル・クロック信号および遅延クロック信号を生成し、第１の制御値に応じて前記ローカル・クロック信号のパルス幅を調整するための調整可能な遅延を有する第１の遅延回路と、第２の制御値に応じて前記ローカル・クロック信号に対して前記遅延ローカル・クロック信号のタイミングを調整するための第２の遅延回路と、第３の制御値に応じて前記遅延ローカル・クロック信号のパルス幅を調整するための第３の遅延回路とを含むプログラマブル・クロック制御ロジックであって、それにより前記第１の制御値を調整することにより読み取りまたは書き込みアクセス・タイミング・マージンが調整可能であり、前記第２の制御値を調整することにより前記読み取り回路のセットアップ・タイミング・マージンが調整可能であり、前記第３の制御値を調整することにより読み取り評価完了タイミング・マージンが調整可能であるプログラマブル・クロック制御ロジックと、
    前記ローカル・クロック信号および前記遅延クロック信号のエッジを検出するためのエッジ検出器であって、それにより前記第１の遅延回路、前記第２の遅延回路、および前記第３の遅延回路の前記調整可能な遅延の大きさが前記エッジ検出器に提供される外部クロック信号の位相に関連して測定されるエッジ検出器と、
    を含む、記憶回路。
  20. ストレージ・アレイのタイミング特性を測定するための方法であって、
    第１の制御値、第２の制御値、および第３の制御値を前記ストレージ・アレイに提供するステップと、
    前記第１の制御値に応じて前記ストレージ・アレイ内の第１の遅延回路を調整する第１の調整ステップであって、前記第１の遅延回路が、前記アレイ内の記憶セル読み取りまたは書き込み操作を制御するローカル・クロック信号のパルス幅を制御する、第１の調整ステップと、
    前記第２の制御値に応じて前記ストレージ・アレイ内の第２の遅延回路を調整する第２の調整ステップであって、前記第２の遅延回路が、前記ローカル・クロック信号に対して前記ストレージ・アレイ内の読み取り評価を制御する遅延ローカル・クロック信号のタイミングを制御する、第２の調整ステップと、
    前記第３の制御値に応じて前記ストレージ・アレイ内の第３の遅延回路を調整する第３の調整ステップであって、前記第３の遅延回路が、前記遅延ローカル・クロック信号のパルス幅を制御する、第３の調整ステップと、
    前記第１の制御値を変更することにより読み取りまたは書き込みアクセス・タイミング・マージンを決定するステップと、
    前記第２の制御値を変更することによりセットアップ・タイミング・マージンを決定するステップと、
    前記第３の制御値を変更することにより読み取り評価完了タイミング・マージンを決定するステップと、
    前記ローカル・クロック信号および前記遅延ローカル・クロック信号のエッジを検出するステップであって、それにより前記第１、第２、および第３の調整の大きさが前記ストレージ・アレイに提供される外部クロック信号の位相に関連して測定されるステップと、
    を含む、方法。
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