KR101174568B1 - 프로그램가능한 타이밍을 갖는 로컬 클럭 버퍼를 포함하는 스토리지 어레이 - Google Patents

프로그램가능한 타이밍을 갖는 로컬 클럭 버퍼를 포함하는 스토리지 어레이 Download PDF

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Abstract

프로그램가능한 타이밍을 갖는 로컬 클럭 버퍼를 포함하는 스토리지 어레이는, 상기 스토리지 어레이에 대한 내부 회로 타이밍을 평가하기 위한 메커니즘을 제공한다. 상기 로컬 클럭 버퍼는 워드라인 및 로컬 비트라인 프리챠지 펄스들을 제어하는 로컬 클럭의 펄스 폭 및 글로벌 비트라인 프리챠지, 평가 및 읽기 데이터 래칭을 제어하는 딜레이된 클럭의 펄스 폭을 독립적으로 조정할 수 있다. 상기 로컬 클럭과 상기 딜레이된 클럭 사이의 딜레이가 또한 조정될 수 있다. 상기 인터-클럭(inter-clock) 딜레이와 함께, 상기 로컬 및 딜레이된 클럭 신호의 펄스 폭들을 변경함에 의해, 상기 어레이에서의 각각의 셀의 타이밍 마진들은 펄스 폭 및 클럭 딜레이를 변경시키면서 상기 셀을 읽는 것 및 쓰는 것에 의해 평가될 수 있다. 그 결과의 평가는, 및 변화하는 환경들(예를 들어, 전압 및 온도 편차) 하에서 뿐만 아니라, 다이간(from die-to-die) 뿐만 아니라 하나의 다이 내에서 그리고 변화하는 환경들(예를 들어, 전압 및 온도 편차) 하에서, 타이밍 마진 편차를 평가하기 위해 사용될 수 있다.

Description

프로그램가능한 타이밍을 갖는 로컬 클럭 버퍼를 포함하는 스토리지 어레이{STORAGE ARRAY INCLUDING A LOCAL CLOCK BUFFER WITH PROGRAMMABLE TIMING}
본 발명은 일반적으로 메모리 회로들과 관련되고, 더 상세하게는 로컬 클럭 버퍼(local clock buffer)를 갖는 스토리지 어레이(storage array)와 관련된다. 상기 로컬 클럭 버퍼는 상기 스토리지 어레이의 내부 타이밍 마진들을 결정하기 위해 조정가능한 타이밍을 갖는다.
스토리지 셀 성능은 오늘날의 처리 시스템들에서 하나의 중대한 한계(critical limitation)이고, 기술들이 발전해 감에 따라 더욱 더 중대한 한계가 될 것으로 예측된다. 특히, SRAM(static random access memory) 셀들은 데이터 및 프로그램 명령들로의 빠른 접근을 제공하기 위해 프로세서 캐쉬들(processor caches) 및 외부 스토리지에 사용된다. 또한 정적 스토리지(static storage) 셀들은 내부로(예를 들어, 프로세서 레지스터들에) 값들을 저장하기 위해 프로세서들 및 기타 디지털 회로들 내에 사용된다. 프로세서 사이클 주파수들이 4Ghz 이상에 이르므로, 그 주기 내에서 데이터를 저장하고 저장된 값들에 대한 접근을 제공할 수 있는 SRAM 셀들의 개발이 필요하게 되었다. 그러나, 스토리지 셀 접근 시간들(access times)이 감소함에 따라, 읽기 및 쓰기 접근 사이클들의 여러 부분들의 내부 타이밍 마진들을 결정하는 것은 도전해야 할 과제를 가져온다. 만약 읽기 또는 쓰기 동작의 내부 타이밍을 측정하고자 프로브(probe)가 사용되면, 그 프로브는 측정 셀의 타이밍을 변경하여, 부정확한 결과를 낳는다.
스토리지 셀 접근 시간들이 감소함에 따라, 회로 시뮬레이션들의 유효성(validity)도 감소한다. 따라서, 비록 시뮬레이션들이 가치가 있기는 하지만, 실제 스토리지 디바이스들 상에서 그것들의 완전한 구현 조건(fully-implemented condition)(예를 들어, 전체 스토리지 어레이 및 접근 회로들) 하에서 수행되는 측정들이 불가피하다. 타이밍 마진들(timing margins)은 스토리지 어레이 설계를 포함하는 컴포넌트들의 생산 수율들(production yields)과 잠재적으로 규정되거나 요구되는 성능 사이의 관계를 나타내므로, 이 타이밍 마진들은 스토리지 어레이 설계의 잠재적인 성능의 직접적인 지표들(indicators)이다. 나아가, 다이 간(from die-to-die) 타이밍 마진들 및 하나의 다이 내의 타이밍 마진들에서의 편차는 공정 편차들(process variations) 및 특정 고장 메커니즘들에 관한 정보를 보여준다.
스토리지 셀들의 내부 타이밍의 부분들에 관한 데이터를 획득하기 위해, 원샷 딜레이 라인들(one-shot delay lines) 및 링 오실레이터들(ring oscillators)과 같은 여러가지 기술들이 사용되어 왔다. 그러나, 그러한 회로들에 의해 수행된 측정들에 기초한 타이밍 마진들의 완전한 모델은 일반적으로 다수의 테스트 회로들(다수의 테스트 회로들은 전체 타이밍 마진을 획득하기 위해 개별 타이밍 부분 측정 기능을 포함함)로부터의 측정들을 합하는 것을 포함한다. 완전한 타이밍 마진을 구현하기 위해 요구되는 딜레이 및/또는 링 오실레이터 테스트 회로들 모두를 포함하는 것은 상당한 회로 면적을 소비할 수 있고, 또한 테스트 회로들을 포함하는 디바이스의 레이아웃(layout)의 변경(modification)을 필요로 할 수 있다. 나아가, 일반적으로 상술한 측정들과 연관된 프로빙 요구가 있으며, 생산 회로들(production circuits)에서 유용하지 않을 수 있는 테스트 패드들(test pads)을 필요로 하고, 또는 상기 테스트 패드들을 제공하기 위해 디바이스의 레이아웃의 상당한 붕괴(disruption)를 필요로 할 것이다. 결국, 링 오실레이터 및 딜레이 라인 회로들에서의 스토리지 셀 성능의 집합성(aggregation)으로 인해, 상술한 기술들은 일반적으로 개별 스토리지 셀의 성능을 측정하지 않는다. 하나의 어레이 전체의 디바이스 특성들에서의 편차로 인해 그리고 상기 어레이 내의 여러 위치들에서 최악의 경우를 고려한(worst-case) 신호 타이밍 조건들 때문에, 상기 어레이에서 각각의 셀의 성능을 측정하는 것이 바람직하다.
그러므로, 실제 스토리지 어레이의 동작 조건들 하에서, 개별 셀들의 타이밍 마진들을 포함하여, 스토리지 셀들의 내부 타이밍 마진들을 정확하게 결정하기 위한 테스트 회로 및 방법을 제공하는 것이 바람직하다. 나아가, 테스트 회로가 생산 스토리지 어레이 내에 쉽게 포함될 수 있도록, 그리고 상기 어레이 및 접근 회로 설계를 크게 동요(perturb)시키지 않도록 하기 위해, 구현할 단지 적은 회로 영역만을 요구하는 그러한 테스트 회로를 제공하는 것이 더 바람직하다.
본 발명의 목적은, 개별 스토리지 셀들의 타이밍 마진들을 포함하여, 스토리지 어레이(storage array) 내의 내부 타이밍 마진들(internal timing margins)을 정확하게 결정하는 것인데, 이러한 목적은, 구현을 위한 단지 적은 추가 회로 영역만을 요구하는 로컬 클럭 버퍼 회로(local clock buffer circuit)를 포함하는 스토리지 어레이에서 수행된다. 상기 로컬 클럭 버퍼 회로는 테스트 및/또는 생산 스토리지 어레이들(production storage arrays) 내에 집적될 수 있다. 또한 상기 스토리지 어레이는 조정가능한 타이밍(adjustable timing)을 갖는 범용 스토리지 어레이(general-purpose storage array)로서 사용될 수 있다.
상기 회로는 로컬 워드라인(local wordline), 글로벌 비트라인(global bitline) 및 로컬/글로벌 프리챠지 타이밍(local/global precharge timing)을 위한, 딜레이 시간들 및 펄스 폭들(pulse widths)의 프로그램가능한 조정 또는 외부에서 스티뮬레이트되는 조정(externally stimulated adjustment)을 가능하게 한다. 디지털 값들은 래치들(latches)에 로드되는데, 상기 래치들은, 로컬 워드라인 신호들과 글로벌 비트라인 읽기 회로 인에이블(global bitline read circuit enable) 사이의 딜레이를 조정하는 선택 회로(selection circuit) 또는 아날로그 바이어스(analog bias)를 제어할 뿐만 아니라, 상기 워드라인 및 읽기 인에이블 신호들(read enable signals)의 펄스 폭을 제어한다. 이와는 달리, 딜레이 디바이스들을 제어하기 위해 테스트 포인트들/터미널들을 통해 아날로그 전압들이 들어올 수 있다. 상기 딜레이 및 펄스 폭 제어에 의해 설정된 실제 딜레이들 및 펄스 폭들을 캡쳐(capture)하기 위해 펄스 폭 측정 회로(pulse width measurement circuit)가 상기 스토리지 어레이 내에 포함될 수 있다.
상기 워드라인 및 글로벌 비트라인 읽기 인에이블 신호들의 펄스 폭들, 및 상기 워드라인에서 글로벌 비트라인 읽기 인에이블 신호 딜레이는 변경되고 측정되어, 스토리지 어레이 동작 조건들(예를 들어, 온도 및 파워 서플라이 전압) 및 특정 스토리지 어레이들에 대한 동작 범위들을 결정한다. 상기 스토리지 어레이에 대한 신호 타이밍 마진들을 결정하기 위해, 상기 타이밍 마진들은 상기 펄스 폭들 및 상기 워드라인에서 글로벌 비트라인 읽기 인에이블 신호 딜레이 각각에 대한 고장 포인트(point of failure)를 결정함으로써 추출된다.
본 발명의 전술한 그리고 기타의 목적들, 특징들, 및 이점들은, 다음의 내용들, 특히 다음의 도면들에 도시된 바와 같이 본 발명의 바람직한 실시예의 설명으로부터 분명해질 것이다.
본 발명의 새로운 특징들은 첨부되는 청구항들에 제시된다. 그러나, 발명 자체, 그리고 바람직한 사용 모드, 추가의 목적들, 및 그것들의 이점들은 첨부되는 도면들과 함께 읽혀질 때 예시적인 실시예에 관한 다음의 상세한 설명을 참조하여 가장 잘 이해될 것이다. 그리고, 여기서 유사한 참조 부호들은 유사한 컴포넌트들을 지시한다.
도 1은 본 발명의 일 실시예에 따른 스토리지 어레이 회로의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 로컬 클럭 버퍼(18)의 세부사항들을 보여주는 간략화된 개략도이다.
도 3은 도 1 및 도 2의 회로 내의 파형들을 보여주는 신호 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 딜레이 회로들(DL1-DL3)를 구현하기 위해 사용될 수 있는 딜레이 회로의 개략도이다.
도 5는 본 발명의 일 실시예에 따른 도 2의 딜레이 회로들(DL1-DL3)에 채용될 수 있는 딜레이 제어 회로의 세부사항들을 도시하는 개략도이다.
도 6은 본 발명의 일 실시예에 따른 도 1의 펄스 폭/딜레이 검출기(20)의 세부사항들을 도시하는 개략도이다.
도 7은 본 발명의 다른 실시예에 따른 도 6의 펄스 폭/딜레이 검출기(20) 부분들의 세부사항들을 도시하는 개략도이다.
도 8은 본 발명의 또 다른 실시예에 따른 도 6의 펄스 폭/딜레이 검출기(20) 부분들의 세부사항들을 도시하는 개략도이다.
도 9는 본 발명의 일 실시예에 따른 방법을 실시하기 위해 사용될 수 있는 웨이퍼 테스트 시스템이다.
본 발명은 동작과 마진들의 결정 및 설계 개선을 용이하게 하기 위해 스토리지 셀들(예를 들어, 레지스터들(registers) 또는 정적 메모리 셀들(static memory cells))에 접근하기 위한 타이밍 마진들(timing margins)을 평가(evaluate)하기 위한 스토리지 어레이 회로와 관련된다. 또한 상기 스토리지 어레이는 조정가능한 타이밍을 갖는 범용 어레이(general-purpose array)로 사용될 수 있다. 워드라인 표명 타이밍 및 펄스 폭(wordline assertion timing and pulse width), 그리고 글로벌 비트라인 평가 타이밍 및 펄스 폭(global bitline evaluate timing and pulse width)을 제어함에 의해, 상기 셀들에 대한 접근시, 프로그램가능한 딜레이들은 상기 로컬 클럭 버퍼에 제공된다. 상기 셀들, 비트라인들 및 읽기 감지 회로들/쓰기 회로들을 로드(load)하는 회로 및 이것들의 구조는, 생산 스토리지 어레이에서, 생산 어레이 구현에 정확한 측정 타이밍 마진들을 제공하고, 또한 본 발명의 회로가 임시로 또는 영구적으로 생산 스토리지 어레이들 내에 포함될 수 있다는 점에서 동일하다.
이제 도면들, 특히 도 1을 참조하면, 본 발명의 일 실시예에 따른 스토리지 서브-어레이 회로의 블록도가 보여진다. 행들(rows) 및 열들(columns)을 형성하는 스토리지 셀들(10)의 서브-어레이는 읽기/쓰기 접근 회로에 연결된다. 상기 읽기/쓰기 접근 회로는 워드라인 선택 로직(14) - 이것은 워드라인 제어 신호들(Wl[0:N])에 따른 행으로 셀들(10)을 활성화시킴 -, 및 읽기 래치/비트라인 평가 회로들(16) - 이것은 글로벌 비트라인들(gbl)에 관한 결과 값들을 평가하고 그 결과 값들을 래치하기 위해 서브-어레이 로컬 비트라인들(lblt[0:M],lblc[0:M])을 게이트(gate)함 - 을 포함한다. 비트라인 프리챠지 회로(12)는 스토리지 셀(10) 읽기 접근을 위한 준비로, 로컬 비트라인들(lblt[0:M], lblc[0:M])을 프리챠지(precharge)하고, 또한 스토리지 셀(10) 쓰기 접근들 동안, 쓰기 로직으로부터 제공되는 입력 값들에 따라 그것들의 값들을 설정한다.
로컬 클럭 버퍼(18)는 로컬 제어 신호들을 제공하는데, 상기 로컬 제어 신호들은 로컬 클럭 신호(lclk) 및 딜레이된 클럭 신호(dellclk)를 포함하며, 글로벌 클럭 신호(Global clk)로부터 유도된다. 로컬 클럭 신호(lclk)는 워드라인 선택 로직(14)을 통해 워드라인 제어 신호들(wl[0:N])의 타이밍을 제어하는데, 이 워드라인 선택 로직(14)은 읽기 또는 쓰기 동작을 수행하기 위해 스토리지 셀들(10) 내의 패스(pass) 디바이스들을 활성화시켜 그것들의 내부 스토리지 엘리먼트들을 로컬 비트라인들(lblt[0:M], lblc[0:M])에 결합(couple)한다. 또한 로컬 클럭 신호(lclk)는 로컬 비트라인(lblt[0:M],lblc[0:M]) 쓰기 셋업(write set-up) 및 프리챠지 타이밍을 제어하는데, 이 타이밍은 일반적으로 상기 워드라인 타이밍에 대하여 상보적인 시간 구간(complementary time period)으로 발생된다. 딜레이된 클럭 신호(dellclk)는, 상기 평가의 결과의 래칭 타이밍 뿐만 아니라 읽기 동작 동안 스토리지 셀들(10)에 의해 로컬 비트라인들(lblt[0:M],lblc[0:M])에 대해 부과된 값들의 평가의 타이밍을 제어한다.
본 발명에서, 로컬 클럭 버퍼(18)는 하나 또는 그 이상의 조정 신호들(adjust)에 의해 제공되는 프로그램가능한 타이밍을 갖는데, 상기 하나 또는 그 이상의 조정 신호들(adjust)은 아날로그 또는 디지털 제어 신호들이다. 상기 아날로그 또는 디지털 제어 신호들은 로컬 클럭 신호(lclk) 및 딜레이된 클럭 신호(dellclk)의 펄스 폭들, 그리고 로컬 클럭 신호(lclk)의 리딩 에지들(leading edges)과 딜레이된 클럭 신호(dellclk) 사이의 딜레이 시간 중 하나 또는 그 이상을 독립적으로 설정한다. 또한 도 1의 스토리지 어레이 회로는 펄스 폭/딜레이 검출 회로(20)를 포함한다. 그래서, 조정 신호들(adjust)을 통해 프로그램된 딜레이 및 펄스 폭 값들이 외부 클럭 신호(ext clk)을 기준으로 하여 측정될 수 있도록 한다. 그래서, 상기 어레이의 타이밍 마진들을 평가할 때 조정 신호들(adjust)에 의해 설정된 정확한 딜레이 및 펄스 폭들의 안정적(stable)이고 반복가능한 측정값들이 결정될 수 있도록 한다. 디지털 신호들(measure out)의 세트는 펄스 폭/딜레이 검출 회로(20)에 의해 측정된 펄스 폭들 및 딜레이 시간들의 표시(indication)에 대한 스캔가능한(scannable) 접근을 가능하게 한다.
도 1에 도시된 예시적인 실시예는 동적 로직 평가 회로들(dynamic logic evaluation circuits) 및 로컬/글로벌 비트라인 분할(partitioning)을 갖는 정적 스토리지 어레이를 구체적으로 나타내고 있으나, 본 발명의 기술들은, 타이밍 마진들이 상기 어레이에 대한 내부적인 제어 신호들의 상대적인 타이밍 및 펄스 폭(들)을 조정함에 의해 평가될 수 있는 다른 유형의 스토리지 어레이들에 적용될 수 있다는 것을 이해해야 한다. 여기에 기술되는 방법들 및 회로 기술들은 도 1에 도시된 것 및 일반적인 동적 로직 회로들 및 다른 유형의 스토리지 어레이들과 같은 스토리지 어레이들에 적용가능하다.
이제 도 2를 참조하면, 본 발명의 일 실시예에 따른 로컬 클럭 버퍼(18)의 세부사항들이 도시된다. 인에이블 펄스 모드 신호(enable pulse mode)는 본 발명의 프로그램가능하고/조정가능한 제어 신호 타이밍을 제공하는 딜레이 라인들(DL1-DL3)을 활성화시킨다. 인에이블 펄스 모드 신호(enable pulse mode)가 표명해제(de-assert)될 때, 상기 회로의 타이밍은 이용가능한 가장 빠른 타이밍으로 디폴트(default)된다. 따라서 도 1에 도시된 서브-어레이를 생산 어레이 모드(production array mode)에서 동작시키기에 적합하다. 인에이블 펄스 모드 신호(enable pulse mode)가 표명될 때, 로컬 클럭 신호(lclk) 및 딜레이된 클럭 신호(dellclk)의 타이밍은 조정 신호들(adjust)을 통해 조정될 수 있다. 딜레이 회로(DL1)는 논리적-NOR 게이트(NOR1)의 하나의 입력에 인가됨에 따라 글로벌 클럭 신호(Global clk, gclk)를 딜레이시킨다. 논리적-NOR 게이트(NOR1)의 다른 입력은 글로벌 클럭 신호(gclk)에 직접 연결된다. 그래서 딜레이 회로(DL1)는 논리적-NOR 게이트(NOR1)의 출력에서 제공되는 액티브-로우(active-low) 펄스 신호에 대하여 글로벌 클럭 신호(gclk)의 트레일링 에지(trailing edge)를 딜레이시킨다. 그리하여 딜레이 회로(DL1)에 의해 제공되는 딜레이 시간 길이에 따라 상기 펄스의 폭을 늘린다. 논리적-NAND 게이트(NAND1)는 그것의 출력에서 또 다른 액티브-로우 펄스를 발생시키기 위해 서브어레이 디코드 신호(subarray decode)와 함께 상기 액티브-로우 펄스를 받는데, 상기 논리적-NAND 게이트(NAND1)의 출력은 인버터(I1)에 의해 반전되어 로컬 클럭 신호(lclk)를 발생시킨다. 또한 논리적-NAND 게이트(NAND1)의 출력은, 딜레이 회로(DL2)의 딜레이 시간에 의해 결정된 딜레이를 갖는 논리적-NAND 게이트(NAND2)의 제2 입력에서의 딜레이된 버젼(delayed version)과 함께, 상기 논리적-NAND 게이트(NAND2)의 제1 입력에 직접 제공된다. 논리적-NAND 게이트(NAND1)의 액티브-로우 펄스 출력은 논리적-NAND 게이트(NAND2)의 출력에서 액티브-하이(active-high) 펄스를 생성하며, 딜레이 회로(DL2)의 딜레이 시간에 의해 조정된 트레일링 에지(trailing edge)를 갖는다. 딜레이 회로(DL3)는 딜레이된 클럭 신호(dellclk)의 전체 딜레이(overall delay)를 조정하는데, 상기 딜레이된 클럭 신호(dellclk)는 딜레이 회로(DL3)의 출력으로부터 인버터들(I2-I3)에 의해 버퍼링된다.
이제 도 3을 참조하면, 스토리지 셀 읽기 사이클에 대한 도 1 및 도 2의 회로들 내의 신호 타이밍이 도시된다. 글로벌 클럭 신호(Global clk)의 표명(assertion)에 앞서, 로컬 비트라인들(lblt[0:M],lblc[0:M])은 프리챠지된 상태이다. 글로벌 클럭 신호(Global clk)가 (액티브-로우)로 표명될 때, 이러한 액티브-로우 표명은 시간 T1에서 로컬 클럭 신호(lclk)로 하여금 (액티브-하이)를 표명하도록 하고, 워드라인 신호(wl)를 활성화시키고, 선택된 스토리지 셀들(도 1의 10) 내의 패스 게이트들(pass gates)을 활성화시킨다. 그런 다음, 로컬 비트라인들(lblt[0:M],lblc[0:M])은 평가할 수 있다(하강 신호(falling signal)(lblt)에 의해 도시됨). 시간 T2 - 이 시간은 도 2의 딜레이 회로(DL3)에 의해 제공된 딜레이 시간(dl3)을 통해 조정가능함 - 에서, 딜레이된 클럭 신호(dellclk)는 (액티브 하이)로 표명되는데, 이 딜레이된 클럭 신호(dellclk)는 도 1의 읽기 래치/비트라인 평가 회로들(16) 내의 평가 회로들에 대해 로컬 비트라인들(lblt[0:M],lblc[0:M])을 게이트(gate)한다. 그 결과, 글로벌 비트라인(gbl)은 (로우)로 평가한다. 시간 T3 - 이 시간은 도 2의 딜레이 회로(DL1)에 의해 제공된 딜레이 시간(dl1)을 통해 조정가능함 - 에서, 로컬 클럭 신호(lclk)는 표명해제(de-assert)되고, 로컬 비트라인들(lblt[0:M], lblc[0:M])로 하여금 로컬 클럭 신호(lclk)의 트레일링 에지에 의한 도 1의 비트라인 프리챠지 회로(12)의 활성화에 의해 프리챠지 상태들로 리턴하도록 한다. 결국, 시간 T4에서, 도 2의 딜레이 회로(DL2)에 의해 제공된 딜레이 시간(dl2)을 통해 조정가능한 딜레이된 클럭 신호(dellclk)의 트레일링 에지는 도 1의 읽기 래치/비트라인 평가 회로들 내의 읽기 래치들로 하여금 데이터 신호들(dout)을 생성(yield)하기 위해 도 1의 스토리지 셀들(10)로부터 읽혀진 값들을 캡쳐(capture)하도록 한다.
따라서, 위에서 주어진 예에서, 로컬 클럭 버퍼(18)는 상기 스토리지 어레이에게 상기 제어 신호들에 의해 발생된 모든 중요한 타이밍 이벤트들의 조정을 제공한다. 도 1의 읽기 래치/비트라인 평가 회로들(16) 내의 평가 회로들에 로컬 비트라인들(lblt[0:M],lblc[0:M])의 부적절한(improper) 셋업에 기인하여, 상기 dout 값들에 에러들이 나타날 때까지, 딜레이 시간(dl1)을 감소시킴에 의해 및/또는 딜레이 시간(dl3)을 증가시킴으로써 로컬 클럭 신호(lclk)의 폭을 감소시킴에 의해, 최소 로컬 비트라인 접근 시간(minimum local bitline access time)이 결정될 수 있다. 이와 유사하게, 에러들이 나타날 때까지, 딜레이 시간(dl2)을 감소시킴으로써, 최소 평가/읽기 래치 셋업 시간이 결정될 수 있다. 스토리지 어레이에서의 특정 위치들에서의 최악의 경우를 고려한 타이밍 및 상기 어레이 전체의 랜덤 타이밍 편차에 관한 연구는 상기 어레이에서의 특정 스토리지 셀들(10)에서 또는 각각의 스토리지 셀(10)에 대해 타이밍 마진들을 결정함으로써 수행될 수 있다. 딜레이 시간(dl1)의 조정은 워드라인 신호(wl)의 최소 폭의 조정(워드라인 신호(wl)의 최소 폭의 조정은 로컬 비트라인들(lblt[0:M],lblc[0:M])으로부터 스토리지 셀들(10) 내에 값들의 쓰기를 제어함)을 제공하므로, 쓰기 사이클 타이밍 마진들은 또한 본 발명에 의해 결정될 수 있다.
이제 도 4를 참조하면, 도 2의 딜레이 회로들(DL1-DL3)을 구현하기 위해 사용될 수 있는 딜레이 엘리먼트가 보여진다. 트랜지스터들(N1 및 P1)은 트랜지스터(N2)에 의해 설정된 전류 레벨을 갖는 인버터를 형성하는데, 트랜지스터(N2)는 바이어스 전압(Vbias)으로 설정된 바이어스 레벨을 갖는다. 바이어스 전압(Vbias)을 감소시키는 것은 트랜지스터들(N1 및 P1)로 형성된 인버터를 "차단(starve)" 하여, 스위칭 시간을 증가시키며, 그에 의해 상기 회로의 딜레이를 증가시킨다. 바이어스 전압(Vbias)은 상기 다이의 테스트 포인트로부터 제공될 수 있는데, 상기 다이의 테스트 포인트에서 도 1의 스토리지 어레이 회로는 집적되고(도 2의 딜레이 회로들(DL1-DL3)에 공급된 각각의 바이어스 전압에 대한 테스트 포인트를 포함함), 또는 상기 바이어스 전압은 디지털 제어 값들로부터 로컬로 발생될 수 있다. 그러므로, 도 1 및 도 2에 보여진 조정 신호(들)(adjust)은 딜레이 회로들(DL1-DL3)의 각각에 하나 또는 그 이상의 바이어스 전압(들)(Vbias)을 공급하는 아날로그 신호(들)일 수 있고, 또는 조정 신호(들)(adjust)은, 예를 들어, 도 1의 스토리지 어레이 회로가 집적된 다이 상에 집적된 스캔 래치들로부터 제공된 디지털 신호일 수 있다. 로컬 아날로그 또는 디지털 제어 신호들을 패키지된 다이 또는 패키지되지 않은 다이 상에 집적된 테스트 회로에 제공하기 위한 많은 기술들이 있고, 그러한 것은 딜레이 회로들(DL1-DL3)을 제어하여 본 발명의 타이밍 마진 분석을 수행하기 위해 사용될 수 있다는 것이 이해되어야 한다.
도 5는 디지털 제어 값들<c0:c7>로부터 바이어스 전압(Vbias)을 로컬로 발생시키기 위한 바이어스 발생 회로(bias generating circuit)를 보여주는데, 상기 디지털 제어 값들<c0:c7>은 스캔 레지스터들(scan registers) 또는 위에서 기술된 다른 디지털 값 공급 수단으로부터 공급될 수 있다. 트랜지스터들(N3 및 N4)은 트랜지스터(N6) 및 트랜지스터들(N10B-N17B)에 바이어스 전압 값을 공급하며, 상기 트랜지스터(N6) 및 트랜지스터들(N10B-N17B)은 트랜지스터(P2)를 통해 유도된 전류 레벨로 설정되고, 트랜지스터(P3)를 통해 미러(mirror)된다. 트랜지스터(N7)는 팔로우어(follower)를 제공하고, 트랜지스터(N8)는 전압(Vbias)이 디지털 제어 값들 <c0:c7>에 의해 트랜지스터(P2)를 통해 프로그램된 전류 레벨에 의해 설정되도록 하는 임피던스를 제공한다. 따라서, 도 4 및 도 5의 회로들의 조합은 디지털로 제어된 딜레이 회로를 제공하는데, 상기 디지털로 제어된 딜레이 회로는 스캔 래치들(scan latches) 또는 또 다른 디지털 인터페이스로부터 제공된 값들에 응답하여 도 2의 딜레이 회로들(DL1-DL3)의 딜레이들을 변경하기 위해 사용될 수 있다.
이제 도 6을 참조하면, 본 발명에 따른 펄스 폭/딜레이 검출기(20)의 세부사항들이 보여진다. 위에 언급된 바와 같이, 딜레이 회로들(DL1-DL3)에서의 컴포넌트들 이외의 컴포넌트들이 변경됨에 따라, 딜레이 회로들(DL1-DL3)의 딜레이들을 변경시키는 것뿐만 아니라, 도입된(introduced) 딜레이들의 정확한 측정을 하는 것이 바람직하다. 또한, 트랜지스터들(P1, 및 N1-N2)의 크기들에서의 변화가 특정 바이어스 전압(Vbias)에 대하여 시간 딜레이에서의 변화를 초래할 것이므로, 딜레이 회로들(DL1-DL3)에서의 편차는 도 4의 그것과 같은 실시예들에서 존재할 것이다. 따라서, 펄스 폭/딜레이 검출기(20)는 로컬 클럭 신호(lclk)의 펄스 폭들 및 딜레이된 클럭 신호(dellclk) 뿐만 아니라 로컬 클럭 신호(lclk)의 에지들과 딜레이된 클럭 신호(dellclk)의 에지들 사이의 딜레이를 측정하기 위한 메커니즘을 제공한다. 논리적-NAND 게이트들(NAND10-NAND12)은 선택 신호들(sellclk 및 seldellclk)에 응답하여 로컬 클럭 신호(lclk)와 딜레이된 클럭 신호(dellclk) 사이에서 선택하는 선택기(selector)를 형성한다. 여기서, 상기 선택 신호들(sellclk 및 seldellclk)은 스캔 래치들 또는 또 다른 디지털 인터페이스를 통해 제공될 수 있다. 논리적-NAND 게이트(NAND12)의 출력은 인버터 체인들(inverter chains)의 쌍(pair)에 제공된다. 제1 체인은 인버터들((I10, I11 및 I13)을 통해 반전된 신호 경로를 제공하며, 더미 로딩 인버터(dummy loading inverter)(I12)는 신호 경로들 사이의 딜레이들을 밸런스(balance)하기 위해, 그리고 N-채널 대 P-채널 디바이스 스큐(skew)에 기인하여 상승 에지(rising edge) 및 하강 에지(falling edge)에 대해 서로 다른 스큐 시간들(skew times)을 보상하기 위해 연결된다. 제2 인버터 체인은 인버터들(I14-I17)을 포함하고, 비반전(non-inverted) 신호 경로를 제공한다. 논리적-NAND 게이트들(NAND13-NAND15)로 형성된 또 다른 선택기는 선택 신호들(invert 및 /invert)에 응답하여 비반전 신호 경로 출력과 반전 신호 경로 출력 사이에서 선택하는데, 상기 선택 신호들(invert 및 /invert)은 스캔 래치들 또는 다른 디지털 입력 수단들로부터 제공된다. 따라서, 논리적-NAND 게이트(NAND15)의 출력은 로컬 클럭 신호(lclk)의 극성(polarity) 또는 딜레이된 클럭 신호(dellclk)의 극성으로부터 선택된다.
도 6의 펄스 폭/딜레이 검출 회로(20)에서 딜레이/펄스 폭 측정은 외부적으로-공급된 안정된 기준 클럭(ext clk)의 위상(phase)에 대하여 논리적-NAND 게이트(NAND15)의 출력에서 상기 선택된 클럭 신호의 에지들의 위치(location)를 결정함으로써 수행된다. 인버터들(I20A, I21A 내지 I20N, I21N)에 의해 형성된 인버터 체인들은 인버터들(I22A-I22N)을 통해 래치들(Q1-QN)의 세트의 입력들에 측정대상인(under measurement) 선택된 클럭 신호의 딜레이된 버젼들을 제공한다. 래치들(Q1-QN)은 외부 클럭 신호(ext clk)에 의해 클럭(clock)되고, 래치들(Q1-QN)의 출력들은 스캔 래치들 또는 또 다른 디지털 출력 인터페이스를 통해 테스트 시스템에 측정 결과로서 제공된다. 로컬 클럭 신호(lclk) 또는 딜레이된 클럭 신호(dellclk)의 펄스 폭은, 측정대상인 상기 선택된 클럭 신호의 상승 에지가 논리 "1" - 이는 래치들(Q1-QN) 중 특정 하나에서 나타남 - 에 의해 검출될 때까지, 외부 클럭 신호(ext clk)의 위상을 조정함에 의해 수행된다. 그런 다음, 외부 클럭 신호(exe clk)의 위상은, 논리 "0"이 래치들(Q1-QN) 중 동일한 특정 하나에 나타날 때까지, 조정된다. 외부 클럭 신호의 위상(ext clk)은 양(both) 에지 검출들에서 캡쳐되고 상기 측정된 위상들에서의 차이는 측정대상인 상기 선택된 클럭의 펄스 폭을 생성(yield)한다. 로컬 클럭 신호(lclk)와 딜레이된 클럭 신호(dellclk) 사이의 딜레이를 결정하기 위해, 로컬 클럭 신호(lclk)의 상승 에지와 딜레이된 클럭 신호(dellclk)의 상승 에지에 대하여 동일한 과정이 선행할 수 있다. 각각의 측정은 복수의 횟수로(일반적으로, 수 백 번) 반복되고, 그래서 지터(jitter) 및 노이즈는 상기 측정들에 영향을 미치지 않는다. 측정대상인 다른 에지/클럭 신호를 측정하기 전에, 복수의 측정들이 측정되고 있는 각각의 에지에서 측정하의 각각의 선택된 클럭 신호에 대해 수행된다.
이제 도 7을 참조하면, 본 발명의 다른 실시예에 따른 도 6의 펄스 폭/딜레이 검출 회로(20)에서 사용될 수 있는 다른 에지 검출 회로가 보여진다. 도 7의 회로에서, 외부 클럭 신호(ext clk)의 다른 버전은 상보적인 외부 클럭 신호(/ext clk)를 포함함으로써 제공되고, 래치들(Q1-QN)은 외부 클럭 신호(ext clk)와 상보적인 외부 클럭 신호(/ext clk) 둘 다에 의해 트리거(trigger)된다. 외부 클럭 신호(ext clk)의 양(both) 에지들은 측정에 관련되므로, 도 7의 회로는, 래치들(Q1-QN)에 대하여 각각의 에지에 대한 외부 클럭 신호(ext clk)에서의 셋업 시간 차이로 인한 에러의 제거를 가능하게 한다.
이제 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 도 6의 펄스 폭/딜레이 검출 회로(20)에 사용될 수 있는 또 다른 에지 검출회로가 보여진다. 도 8의 회로에서, 래치들(Q1B-QNB)은 인버터들(I23A-I23N)에 의해 인버터들(I20A-I20N)의 출력들로부터 제공되는 측정대상인 클럭 신호의 반전된 버젼의 에지를 캡쳐하는 반면, 래치들(Q1A-Q1B)은 도 6 및 도 8을 참조하여 기술된 실시예들에서의 래치들(Q1-QN)과 동일한 에지를 캡쳐한다. 도 8의 회로는, 측정대상인 클럭 신호의 비반전된 펄스 폭과 반전된 펄스 폭 둘 다의 측정을 가능하게 하고, 상기 펄스 폭 측정 회로에 기인한 상승 에지(rising edge) 대(vs.) 하강 에지 스큐 에러(falling edge skew error)를 제거한다. 측정대상인 클럭 신호와 외부 클럭 신호(ext clk) 둘 다에 대하여 상기 측정 회로 둘 다에서의 스큐에 기인한 에러를 더 감소시키기 위해, 도 7 및 도 8의 기술들은 결합될 수 있다.
이제 도 9를 참조하면, 본 발명의 일 실시예에 따른 방법들이 수행되는 VLSI 웨이퍼 테스트 시스템이 도시된다. 웨이퍼 테스터(50)는 바운더리 스캔 유닛(boundary scan unit)(50A)을 포함한다. 바운더리 스캔 유닛(50A)은, 프로프 헤드(probe head)(53) - 이 프로프 헤드(53)는 다이(die)(52A)에 대한 전기적 테스트 연결들을 가짐 - 를 통해 테스트 대상 웨이퍼(wafer under test)(52) 상의 다이(52A)에 스티뮬러스(stimulus)를 제공하고, 또한 테스트 웨이퍼(52) 상의 다이(52A)로부터 데이터를 회수(retrieve)한다. 웨이퍼 테스터(50)는 위상 측정 유닛(50C)을 포함한다. 위상 측정 유닛(50C)은 클럭 발생기(50B)에 의해 발생되어 프로브 헤드(53)에 의해 다이(52A)로 공급된 외부 클럭 신호의 위상을 평가(evaluate)한다.
워크스테이션 컴퓨터(58)는 웨이퍼 테스터(50)에 결합된다. 워크스테이션 컴퓨터(58)는 메모리(57)로부터의 프로그램 명령들을 실행하기 위해 메모리(57)에 결합된 프로세서(56)를 가지며, 상기 프로그램 명령들은 본 발명의 일 실시예에 따라 웨이퍼(52) 내의 회로들 및/또는 웨이퍼 테스터(50)로부터 데이터를 수신하기 위한 프로그램 명령들을 포함한다. 일반적으로 본 발명의 방법들은 딜레이들(dl1-dl3)을 설정하고, 또한 측정을 위한 특정 클럭 및 에지를 선택하기 위해 스캔 유닛(50A)을 동작(operate)시키고, 읽기 및 쓰기 동작들로써 상기 스토리지 어레이 값들을 접근한다. 또한 방법들은 측정대상인 상기 선택된 클럭 신호의 선택된 에지의 발생에 대해 외부 클럭 신호(ext clk)의 위상을 측정한다. 위상 측정 유닛(50C)을 사용하는 것에 대한 대안(alternative)으로서, 외부 클럭 신호(ext clk)의 사이클들을 카운트(count)하기 위해 다이 회로들 내에 카운터들(counters)이 포함될 수 있고, 상기 카운터 값들은 테스터 스캔 유닛(50A)을 통해 스캔 체인들로부터 읽혀진다. 프로그램 명령들은 웨이퍼 테스터(50)로부터 상기 카운트들을 획득하거나 웨이퍼(52)로부터 상기 카운트들을 읽고, 그런 다음, 외부 클럭 신호(ext clk)의 위상을 획득하기 위해 상기 카운트들을 프로세스한다. 상기 프로그램 명령들은 CD-ROM 드라이브(55) 또는 다른 적절한 광(optical) 또는 자기/비휘발성 메모리 드라이브를 통해 광 디스크들(CD)과 같은 스토리지 매체로부터 로드될 수 있다. 본 발명의 실시예들에 의해 생성된 데이터는 다이들(52A) 내에서 스토리지 셀들(10)의 모두 또는 특정 셀들의 멀티 테스트들로부터 수집(collect)되고, 상기 스토리지 어레이 회로 내에서 상기 타이밍 마진들을 완전히 특성화(characterize)하기 위해 가변적인(varying) 온도 및 파워 서플라이 전압 조건들 하에서 수행될 수 있다. 그런 다음, 상기 측정들 모두의 결과들은 상기 어레이 제어 로직의 설계 또는 스토리지 셀들(10)의 설계를 변경하기 위해 평가(evaluate)될 수 있고, 제조 공정(fabrication process)이 허용가능한 기준들(tolerable norms)로부터 극도로 벗어나는지를 결정하고, 파워 서플라이 전압 공차(tolerances) 및 접근 사이클 시간들과 같은 동작 범위들을 결정한다.
본 발명의 실시예들에 따른 딜레이/펄스 폭 테스트들로부터의 데이터는 웨이퍼 테스터(50)를 통해 워크스테이션 컴퓨터(58)로 전송되어 메모리(57) 및/또는 기타 매체 스토리지(예, 하드 디스크)에 저장된다. 워크스테이션 컴퓨터(58)는 또한 상기 측정된 에지 위상 및/또는 펄스 폭 및 위에서 기술된 메모리 테스트들의 딜레이 결과들과 같은 프로그램 출력을 디스플레이하기 위한 그래피컬 디스플레이(graphical display)(59)에 결합된다. 워크스테이션 컴퓨터(58)는 사용자 입력을 수신하기 위해 마우스(54B) 및 키보드(54A)와 같은 입력 디바이스에 더 결합된다. 워크스테이션 컴퓨터(58)는 인터넷과 같은 공중망(public network)에 결합될 수 있고, 또는 여러가지 "인트라넷"과 같은 사설망(private network)에 결합될 수 있고, 본 발명의 실시예들에 따른 방법들 및 회로들에 의해 생성된 데이터를 분석하기 위한 프로그램 명령들을 포함하는 소프트웨어는 원격 컴퓨터들 상에 또는 워크스테이션 컴퓨터(58) 내에 로컬로 위치할 수 있다. 나아가, 워크스테이션 컴퓨터(58)는 그러한 네트워크 연결에 의해 웨이퍼 테스터(50)에 결합될 수 있다.
도 9의 시스템은 웨이퍼 상의 복수의 다이들의 연속적인 테스트에 적합한 구성을 도시하고 있는데, 도시된 시스템은 본 발명을 설명하기 위한 예시적인 것이지 본 발명의 범위를 한정하려는 것은 아니다. 프로프 헤드(53)는 멀티-다이 풀 웨이퍼 프로브 시스템(multi-die full wafer probe system)일 수 있고, 또는 하나의 또는 다수의 다이 베이시스(basis)에 대해 다수의 웨이퍼들을 동시에 테스트하기 위해, 멀티 프로브 헤드들을 포함할 수 있다. 또한, 스캔 체인 데이터 회수 및 스티뮬러스가 예시되었지만, 본 발명의 기술들은 또한 웨이퍼(52)를 프로브하기 위해 이용가능한 다른 인터페이스들에 적용될 수 있고, 또는 데이터 추출(data extraction)이 직렬 또는 병렬 버스 또는 다른 인터페이스를 통해 수행되는 전적으로 기능적인 다이들(fully functional dies)에서 구현된 회로들에 적용될 수 있다.
여기서는 본 발명이 바람직한 실시예를 참조하여 구체적으로 보여지고 기술되었지만, 당해 기술 분야에서 숙련된 자들이라면 본 발명의 사상 및 범위를 벗어남이 없이 형태 및 세부사항들에서의 앞서 말한 변경들 및 기타 변경들이 이뤄질 수 있다는 것을 이해할 것이다.

Claims (25)

  1. 스토리지 회로에 있어서,
    행들 및 열들을 갖는 어레이(array)를 형성하는 복수의 스토리지 셀들 - 상기 열들에서 스토리지 셀들은 비트라인들에 의해 연결되고, 각각의 열에 대응하는 적어도 하나의 비트라인은 각각의 열에 읽기 출력 신호를 제공하기 위한 복수의 열 읽기 회로들(column read circuits) 중 대응하는 하나의 열 읽기 회로에 연결되며, 각각의 행은 대응하는 행에서의 스토리지 셀들에 연결된 대응하는 워드라인 선택 입력(wordline select input)을 가짐 -;
    로컬 클럭 신호(local clock signal)의 표명해제 상태(de-asserted state)에 응답하여 상기 비트라인들을 프리챠지하기 위한 프리챠지 회로(precharge circuit);
    상기 로컬 클럭 신호의 표명 상태(asserted state)에 응답하여 선택된 행의 워드라인 선택 입력을 활성화시키기 위한 워드라인 제어 로직(wordline control logic); 및
    글로벌 클럭 신호(global clock signal)로부터 상기 로컬 클럭 신호를 발생시키고, 조정가능한 딜레이를 갖는 적어도 하나의 딜레이 회로를 포함하는, 프로그램가능한 클럭 제어 로직 - 상기 로컬 클럭 신호의 타이밍은 적어도 하나의 제어 값에 따라 조정되고, 그에 의해 상기 스토리지 셀들의 어레이의 동작 타이밍 마진들(operational timing margins)이 조정가능함 - 을 포함하는,
    스토리지 회로.
  2. 청구항 1에 있어서, 상기 적어도 하나의 딜레이 회로 중 제1 딜레이 회로는 상기 적어도 하나의 제어 값 중 제1 제어 값에 따라 상기 로컬 클럭 신호의 펄스 폭을 조정하고, 그에 의해 읽기 또는 쓰기 접근 타이밍 마진은 상기 제1 제어 값을 조정함에 의해 조정가능한,
    스토리지 회로.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, 상기 스토리지 회로는 읽기 회로를 더 포함하되,
    상기 읽기 회로는,
    입력들로서 상기 비트라인들을 수신하고, 상기 어레이로부터 읽혀진 데이터 출력 값들을 제공하기 위한 출력을 가지며, 상기 데이터 출력 값들을 결정하기 위해 상기 비트라인들의 상태들을 평가하기 위한 상기 로컬 클럭 신호의 표명 상태에 응답하고, 상기 데이터 출력 값들을 래치하기 위한 상기 로컬 클럭 신호의 표명해제 상태에 더 응답하며,
    상기 적어도 하나의 딜레이 회로 중 제1 딜레이 회로는, 상기 적어도 하나의 제어 값 중 제1 제어 값에 따라 상기 로컬 클럭 신호의 타이밍을 조정하고, 그에 의해 상기 읽기 회로의 셋업 타이밍 마진은 상기 제1 제어 값을 조정함에 의해 조정가능한,
    스토리지 회로.
  6. 청구항 1에 있어서, 상기 스토리지 회로는 읽기 회로를 더 포함하되,
    상기 읽기 회로는 입력들로서 상기 비트라인들을 수신하고, 상기 어레이로부터 읽혀진 데이터 출력 값들을 제공하기 위한 출력을 가지며, 상기 데이터 출력 값들을 결정하기 위해 상기 비트라인들의 상태들을 평가하기 위한 상기 로컬 클럭 신호의 표명 상태에 응답하고, 상기 데이터 출력 값들을 래치하기 위한 상기 로컬 클럭 신호의 표명해제 상태에 더 응답하며,
    상기 적어도 하나의 딜레이 회로 중 제1 딜레이 회로는, 상기 적어도 하나의 제어 값 중 제1 제어 값에 따라 상기 로컬 클럭 신호의 펄스 폭을 조정하고, 그에 의해 읽기 평가 완료 타이밍 마진은 상기 제1 제어 값을 조정함에 의해 조정가능한,
    스토리지 회로.
  7. 청구항 1에 있어서, 상기 스토리지 회로는 상기 로컬 클럭 신호의 에지를 검출하기 위한 에지 검출기를 더 포함하고, 그에 의해 상기 적어도 하나의 딜레이 회로의 조정가능한 딜레이의 크기는 상기 에지 검출기에 제공되는 외부 클럭 신호의 위상을 기준으로 하여 측정되는,
    스토리지 회로.
  8. 삭제
  9. 청구항 1에 있어서, 상기 적어도 하나의 딜레이 회로는 상기 적어도 하나의 제어 값으로 아날로그 신호를 받기 위한 아날로그 제어 입력을 갖는,
    스토리지 회로.
  10. 삭제
  11. 스토리지 어레이의 타이밍 특성들을 측정하기 위한 방법에 있어서,
    상기 스토리지 어레이에 적어도 하나의 제어 값을 제공하는 단계;
    상기 적어도 하나의 제어 값에 따라 상기 스토리지 어레이 내의 적어도 하나의 딜레이 회로를 조정하는 단계 - 상기 적어도 하나의 딜레이 회로는, 상기 어레이 내의 스토리지 셀 읽기 또는 쓰기 동작들을 제어하는 로컬 클럭 신호의 적어도 하나의 에지를 딜레이시킴 -; 및
    상기 적어도 하나의 제어 값을 변경함에 의해 상기 로컬 클럭 신호의 적어도 하나의 에지에 의해 제어된 이벤트의 적어도 하나의 타이밍 마진을 결정하는 단계를 포함하는,
    타이밍 특성 측정 방법.
  12. 삭제
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  21. 스토리지 회로에 있어서,
    행들 및 열들을 갖는 어레이를 형성하는 복수의 스토리지 셀들 - 상기 열들에서의 스토리지 셀들은 비트라인들에 의해 연결되고, 각각의 컬럼에 대응하는 적어도 하나의 비트라인은 각각의 열에 읽기 출력 신호를 제공하기 위한 복수의 열 읽기 회로들 중 대응하는 하나에 연결되고, 각각의 행은 대응하는 행에서의 스토리지 셀들에 연결된 대응하는 워드라인 선택 입력(wordline select input)을 가짐 -;
    로컬 클럭 신호의 표명해제 상태(de-asserted state)에 응답하여 상기 비트라인들을 프리챠지하기 위한 프리챠지 회로;
    상기 로컬 클럭 신호의 표명 상태(asserted state)에 응답하여, 선택된 행의 워드라인 선택 입력을 활성화시키기 위한 워드라인 컨트롤 로직;
    상기 비트라인들을 입력들로서 수신하기 위한, 그리고 상기 어레이로부터 읽혀진 데이터 출력 값들을 제공하기 위한 출력을 갖는, 읽기 회로 - 상기 읽기 회로는 상기 데이터 출력 값들을 결정하기 위해 상기 비트라인들의 상태들을 평가하기 위한 딜레이된 로컬 클럭 신호의 표명 상태(asserted state)에 응답하고, 상기 데이터 출력 값들을 래치(latch)하기 위한 상기 딜레이된 로컬 클럭 신호의 표명해제 상태(de-asserted state)에 더 응답함 -;
    프로그램가능한 클럭 제어 로직(programmamble clock control logic) - 상기 프로그램가능한 클럭 제어 로직은 글로벌 클럭 신호(global clock signal)로부터 상기 로컬 클럭 신호 및 상기 딜레이된 클럭 신호를 발생시키고, 제1 제어 값에 따라 상기 로컬 클럭 신호의 펄스 폭을 조정하기 위한 조정가능한 딜레이를 갖는 제1 딜레이 회로와, 제2 제어 값에 따라 상기 로컬 클럭 신호에 대하여 상기 딜레이된 로컬 클럭 신호의 타이밍을 조정하기 위한 제2 딜레이 회로와, 제3 제어 값에 따라 상기 딜레이된 로컬 클럭 신호의 펄스 폭을 조정하기 위한 제3 딜레이 회로를 포함하고, 그에 의해 읽기 또는 쓰기 접근 타이밍 마진은 상기 제1 제어 값을 조정함에 의해 조정가능하고, 상기 읽기 회로의 셋업 타이밍 마진은 상기 제2 제어 값을 조정함에 의해 조정가능하고, 읽기 평가 완료 타이밍 마진은 상기 제3 제어 값을 조정함에 의해 조정가능함 -; 및
    에지 검출기 - 상기 에지 검출기는 상기 로컬 클럭 신호 및 상기 딜레이된 클럭 신호의 에지들을 검출하고, 그에 의해 상기 제1 딜레이 회로, 상기 제2 딜레이 회로, 및 상기 제3 딜레이 회로의 조정가능한 딜레이들의 크기는 상기 에지 검출기에 제공된 외부 클럭 신호의 위상을 기준으로 하여 측정됨 - 를 포함하는,
    스토리지 회로.
  22. 스토리지 어레이의 타이밍 특성들을 측정하기 위한 방법에 있어서,
    제1 제어 값, 제2 제어 값 및 제3 제어 값을 상기 스토리지 어레이에 제공하는 단계;
    상기 제1 제어 값에 따라 상기 스토리지 어레이 내의 제1 딜레이 회로를 조정하는 제1 조정 단계 - 상기 제1 딜레이 회로는 상기 어레이 내의 스토리지 셀 읽기 또는 쓰기 동작들을 제어하는 로컬 클럭 신호의 펄스 폭을 제어함 -;
    상기 제2 제어 값에 따라 상기 스토리지 어레이 내의 제2 딜레이 회로를 조정하는 제2 조정 단계 - 상기 제2 딜레이 회로는 상기 로컬 클럭 신호에 대하여 상기 스토리지 어레이 내의 읽기 평가를 제어하는 딜레이된 로컬 클럭 신호의 타이밍을 제어함 -;
    상기 제3 제어 값에 따라 상기 스토리지 어레이 내의 제3 딜레이 회로를 조정하는 제3 조정 단계 - 상기 제3 딜레이 회로는 상기 딜레이된 로컬 클럭 신호의 펄스 폭을 제어함 -;
    상기 제1 제어 값을 변경함에 의해 읽기 또는 쓰기 접근 타이밍 마진을 결정하는 단계;
    상기 제2 제어 값을 변경함에 의해 셋업 타이밍 마진을 결정하는 단계;
    상기 제3 제어 값을 변경함에 의해 읽기 평가 완료 타이밍 마진을 결정하는 단계; 및
    상기 로컬 클럭 신호 및 상기 딜레이된 로컬 클럭 신호의 에지들을 검출하는 단계 - 그에 의해, 상기 제1, 제2 및 제3 조정 단계의 크기는 상기 스토리지 어레이에 제공된 외부 클럭 신호의 위상을 기준으로 하여 측정됨 - 를 포함하는,
    타이밍 특성 측정 방법.
  23. 스토리지 회로에 있어서,
    행들 및 열들을 갖는 어레이를 형성하는 복수의 스토리지 셀들 - 상기 열들에서의 스토리지 셀들은 비트라인들에 의해 연결되고, 각각의 열에 대응하는 적어도 하나의 비트라인은 각각의 열에 읽기 출력 신호를 제공하기 위한 복수의 열 읽기 회로들 중 대응하는 하나에 연결되고, 각각의 행은 대응하는 행에서의 스토리지 셀들에 연결된 대응하는 워드라인 선택 입력(wordline select input)을 가짐 -;
    로컬 클럭 신호의 표명해제 상태(de-asserted state)에 응답하여 상기 비트라인들을 프리챠지하기 위한 프리챠지 회로;
    상기 로컬 클럭 신호의 표명 상태(asserted state)에 응답하여 선택된 행의 워드라인 선택 입력을 활성화시키기 위한 워드라인 제어 로직; 및
    상기 로컬 클럭 신호의 에지를 검출하기 위한 에지 검출기 - 그에 의해, 상기 로컬 클럭 신호의 타이밍은 상기 에지 검출기에 제공된 외부 클럭 신호의 위상에 대하여 측정됨 - 를 포함하는,
    스토리지 회로.
  24. 삭제
  25. 삭제
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