KR900000097B1 - 실리콘 온 인슐레이터 구조를 갖는 반도체 장치 - Google Patents

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Abstract

내용 없음.

Description

실리콘 온 인슐레이터 구조를 갖는 반도체 장치
제1a도는 실리콘 온 인슐레이터(silicon on insulator; SOI) 구조를 갖는 종래 반도체 장치의 일례를 나타내는 평면도.
제1b와 c도는 a도에서 보인 반도체 장치를 IB-IB선과 IC-IC선을 따라 각각 나타낸 단면도.
제2a도는 본 발명에 따른 SOI 구조를 갖는 반도체장치의 첫번째 실시예를 나타내는 평면도.
제2b, c와 d도는 각각 제2a도의 반도체장치를 IIB-IIB, IIC-IIC와 IID-IID선을 따라서 나타낸 단면도.
제3a도는 본 발명에 따른 SOI 구조를 갖는 반도체 장치의 두번째 실시예를 나타낸 평면도.
제3b와 c도는 각각 a도의 반도체 장치를 IIIB-IIIB선과 IIIC-IIIC선을 따라 나타낸 단면도.
제4도 내지 제7도는 각각 본 발명에 따른 SOI 구조를 갖는 반도체 장치의 세번째 내지 여섯번째 실시예를 나타내는 평면도이다.
본 발명은 일반적으로 실리콘 온 인슐레이터(SOI) 구조를 갖는 반도체 장치에 관한 것으로서 특히 안정된 전기적 특성을 가진 SOI 구조의 반도체 장치에 관한 것이다.
SOI 구조를 갖는 종래의 반도체 장치는 반도체 기판상에 비교적 두꺼운 절연층을 형성하고, 화학증착법에 의하여 절연층상에 폴리실리콘층을 형성하며, 단 결정 실리콘층에 에너지 빔등을 방사함으로서 폴리실리콘층을 형성하고, 패턴화 공정에 의하여 도상(insular)의 단결정 실리콘체(body)를 형성하며 도상의 단결정 실리콘 체에 반도체 장치를 형성함으로써 생산되어진다. SOI 구조에 의하면 고전압소자를 갖는 반도체 집적회로(IC)는 소자간의 절연이 확실하기 때문에 쉽게 형성될 수 있다. 또한 반도체 SOI의 집적밀도는 3차원 구조를 취함으로써 개선될 수 있다. 그러나 SOI 구조를 갖는 종래의 금속 절연반도체(이후 간단히 MIS라 함)장치에 의하면 소자가 형성되는 도상체(島狀體)에 고정전압을 인가할 수가 없다. 따라서 도상체는 플로우팅(floating) 상태에 있고 도상체의 하부에서 백 채널(back channel) 때문에 소오스와 드레인 사이에서 누설 전류가 쉽게 발생된다. 따라서 MIS장치의 전기적 특성이 불안정해지는 문제가 있다.
도상체용 접촉을 제공함이 없이 백 채널을 방지하는 방법으로써 도상체의 불순물 밀도를 고밀도로 하는 방법이 있으나 이 방법은 전류 이득이 크게 감소된다는 점에서 비실용적이다.
반면에 SOI 구조의 절연층상에 형성된 도상의 단결정 실리콘체의 결정 성질은 일반적으로 사용되는 실리콘 기판의 그것에 비하여 떨어진다. 이러한 이유때문에 불순물의 확산율은 실리콘 기판의 그것에 비하여 도상의 단결정 실리콘체에 대해서 극히 빨라지고 도상의 단결정 실리콘체의 두께 이하로 불순물 확산 영역의 깊이를 제한하기가 어렵다.
도상체에 고정전압을 인가할 수 있는 금속 산화반도체(MOS) 장치가 일본공개 특허출원 번호 57-27069호와 58-37966호에 이미 나타나 있다. 이들 이미 제기된 장치에 의하면 도상의 P형 실리콘체는 예를 들면 사파이어로 만들어진 절연 기판상에 형성되어진다. 거기에 인접한 P형 채널영역과 n+형 소오스 영역은 절연 기판과 도상체 사이의 경계선 아래의 도상체에 형성된다. n+형 드레인 영역은 소오스 영역과 분리된 위치에서 채널 영역의 표면부에 형성된다. p+형 불순물 영역은 경계선 아래의 채널 영역과 트레인 영역에 인접하여 형성된다. 게이트 전극은 게이트 절연층을 거쳐 채널 영역상에 형성된다. 그러므로 드레인 영역 아래의 채널 영역 하부에 접촉하는 p+형 불순물 영역을 거쳐 채널 영역으로 고정전압이 인가될 수 있다.
그러나 도상체의 두께는 1마이크론 정도이고 채널 영역의 표면부에 형성된 드레인 영역의 두께는 0.2마이크론 정도이다. 실용하는데 있어서는 상기 언급한 바와 같이 도상체가 단결정 실리콘으로 만들어질 때 절연 기판과 도상체 사이의 경계선에 드레인 영역이 도달하지 않도록 하는 그러한 얇은 두께로 드레인 영역의 두께를 제어하기가 극히 어렵다. 그러므로 이러한 MOS장치를 생산하기가 극히 어려운 문제가 있다.
또한 이미 제기된 장치에 의하면 장치를 생산할 때에 MOS장치의 전기적 특성이 게이트 전극의 위치상의 에러 때문에 변화하는 문제가 있다. 더우기 p+형 불순물 영역이 채널 영역과 소오스 및 드레인 영역 사이의 접합부에 접촉하게 되고 게이트 전극의 폭이 협소할 때에 단락 회로를 야기하기 때문에 게이트 전극의 폭을 적은 값으로 할 수가 없는 문제가 있다.
따라서 지금까지 언급한 문제점들을 해소한 SOI 구조를 가지는 새롭고 유용한 반도체 장치를 제공하는 것이 본 발명의 일반적인 목적이다.
본 발명의 다른, 그리고 더 구체적인 목적은 도상의 단결정 실리콘체가 절연층상에 형성되고, 제1형 반도체의 첫번째 영역과 제2형 반도체의 소오스 및 드레인 영역은 첫번째 영역이 소오스 및 드레인 영역 사이에 형성되도록 도상의 단결정 실리콘체에 형성되며, 첫번째 영역과 접촉하고 있는 제1형 반도체이 두번째 영역이 소오스 및 드레인 영역의 측면을 따라 형성되며, 첫번째 및 두번째 영역의 불순물 농도보다 더 높은 불순물 농도를 갖는 제1형 반도체의 접촉 영역이 두번째 영역과 접촉하여 형성되고 그리하여 접촉영역을 거쳐 첫번째 영역에 고정전압이 인가될 수 있는 SOI 구조를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 SOI 구조를 갖는 반도체 장치에 의하면, 반도체 장치의 도상체에 고정전압을 쉽게 인가할 수가 있다.
본 발명에 의하면 소오스와 드레인 사이에서 누설전류를 야기하는 백 채널의 형성을 전류 이득이 감소됨이 없이 방지할 수가 있다. 그러므로 반도체 장치에서 소자의 안정성 및 성능을 개선할 수 있고 따라서 반도체 장치의 전기적 특성을 안정시킬 수 있다.
본 발명의 다른 목적 및 특징들은 첨부도면을 참조하여 다음의 상술된 명세서를 읽음으로서 알 수 있다.
먼저 제1a도 내지 c도를 참조하여 SOI 구조를 갖는 종래의 반도체 장치의 일례에 대하여 설명한다. 제1b도와 c도는 각각 제1a도의 IB-IB선과 IC-IC선을 따라 나타낸 반도체 장치의 단면도이다. 절연층 12가 실리콘 기판 11상에 형성되고 도상의 P형 단결정 실리콘체 13이 절연층 12상에 형성된다. n+형 소오스 영역 14와 n+형 드레인 영역 15, 채널 영역 16이 도상체 13에 형성된다. 게이트 절연층 17은 채널 영역 16상에 형성되고 게이트 전극 18이 게이트 절연층 17상에 형성된다. 산화층 19가 게이트 전극 18상에 형성되고 인-규소 글래서(PSG) 절연층 20이 산화층 19상에 형성된다. 접촉 홀 21이 산화층 19와 PSG 절연층 20에서 형성되고 게이트 배선 22, 소오스 배선 23 및 드레인 배선 24가 나타낸 바와 같이 각각의 접촉홀 21를 통하여 필요한 접촉을 이루도록 제공한다.
제1a도에서 보인 평면도에서 산화층 19와 절연층 20, 배선 22 내지 24에 대한 설명은 편의상 생략한다. 소오스 및 드레인 영역 14 및 15는 게이트 전극 18을 마스크로 사용하여 n형 불순물 이온을 도상체 13에 선택적으로 주입하고 그 다음에 불순물 이온 주입 영역을 활성화함으로서 형성된다. 그러나 단결정 실리콘의 성질 때문에 소오스 및 드레인 영역 14 및 15의 두께를 제어하기가 어렵고 소오스 및 드레인 영역 14 및 15는 도상체 13의 바닥에 도달한다. 다시 말하면 소오스 및 드레인 영역 14 및 15는 절연층 12와 도상체 13 사이의 경계선에 도달한다.
따라서 제1a도에서 점선으로 나타낸 p+형 접촉 영역 25가 일반적인 반도체 기판상에 형성된 MIS트랜지스터의 경우에서 처럼 소오스 영역 14의 외부에 제공되더라도 소오스 영역 14는 게이트 전극 18 아래의 도상체 13에 접촉 영역 25가 전기적으로 연결되는 것을 방해한다. 이러한 이유 때문에 접촉 영역 25를 거쳐 도상체 13(채널 영역이 16)에 고정전압을 인가할 수가 없다. 결과적으로 SOI 구조를 갖는 종래의 MIS장치는 도상체 13에 고정전압을 인가하기 위한 접촉을 갖지 아니한다. 재언하면 도상체 13은 플로우팅 상태에 있고 도상체 13의 하부에서의 백 채널 때문에 소오스 영역 14와 드레인 영역 15사이에서 누설전류가 쉽게 발생된다. 따라서 MIS장치의 전기적 특성이 불안정한 문제가 있다.
도상체에 대하여 접촉을 제공함이 없이 백 채널을 방지하는 방법으로서 도상체의 불순물 농도를 고농도로 하는 방법이 있으나 이 방법은 전류이득이 크게 감소된다는 점에서 비실용적이다.
제2a도 내지 d도는 본 발명에 따라 SOI 구조를 갖는 반도체 장치의 첫번째 실시예를 나타낸다. 제2b,c도와 d도는 각각 제2a도에서 보인 반도체 장치의 IIB-IIB, IIC-IIC 및 IID-IID선을 따라 취한 단면도들이다. 1마이크론 정도의 두께를 갖는 이산화 실리콘(Sio2) 절연층 32가 실리콘 기판 31상에 형성되고 1014cm-3내지 1016cm-3의 불순물 농도와 0.5마이크론의 두께를 갖는 도상의 p-형 단결정 실리콘체 33이 Sio2절연층 32상에 형성된다. 1020cm-3정도의 불순물 농도를 갖는 n+형 소오스 영역 34와 1020cm-3정도의 불순물 농도를 갖는 n+형 드레인 영역 35, p-형 채널 영역(이후에는 첫번째 p-형 영역이라 함)이 도상체 33에 형성된다. Sio2게이트 절연층 37은 첫번째 p-형 영역 36에 형성되고 폴리실리콘 게이트 전극 38이 게이트 절연층 37상에 형성된다. 두번째 p-형 영역 39a와 39b가 각각 소오스와 드레인 영역 34와 35의 측면을 따라 구성된다. 1020cm-3정도의 불순물 농도를 갖는 p+형 접촉 영역 40은 거기에 접촉해 있는 두번째 p-형 영역 39a에 인접하여 구성된다. Sio2산화층 41은 게이트 전극 38상에 형성되고 PSG절연층 42는 산화층 41상에 형성된다. 접촉홀 43은 산화층 41과 PSG절연층 42에서 형성되며 게이트 배선 44, 소오스 배선 45, 드레인 배선 46 및 접촉 배선 47은 각각의 접촉홀 43을 통하여 필요한 접촉을 이루기 위하여 제공된다. 접촉영역 40의 불순물 농도는 첫번째 및 두번째 p+형 영역 36과 39a 및 39b 의 불순물 농도보다 더 높다.
제2a도의 평면도에서 산화층 41, PSG절연층 42와 배선 44 내지 47에 대한 설명은 편의상 생략한다. 접촉 배선 47로부터 접지 전위와 같은 고정 전압이 도상체 33, 즉 채널이 형성되는 첫번째 p+형 영역 36에 접촉 영역 40을 거쳐 인가된다. 접촉 영역의 40도 또한 채널스토퍼로써의 기능을 갖는다.
발명의 실시예에 의하면 n+형 소오스와 드레인 영역 34와 35는 그 폭 W1이 도상의 p-형 단결정 실리콘체 33의 폭 W2보다 더 적도록 형성되고 첫번째 p-형 영역 36과 접촉하고 있는 두번째 p-형 영역 39a와 39b가 n+형 소오스와 드레인 영역 34와 35의 측면을 따라 형성된다. 또한 p형 접촉 영역 40이 두번째 p-형 영역 39a와 접촉하여 형성된다. 채널이 형성되는 첫번째 p-형 영역 36과 p+형 접촉 영역 40은 도상체 33의 바닥에 도달하는 n+형 소오스와 드레인 영역 34와 35에 의하여 방해됨이 없이 전기적으로 결합된다.
그러므로 p+형 접촉 영역 40을 거쳐 첫번째 p-형 영역 36을 접지 전위등으로 고정시킬 수 있고 도상체 33의 하부에서 백 채널의 형성을 막을 수 있다. 따라서 SOI 구조를 갖는 반도체 장치의 소자(트랜지스터)의 안정성 및 성능을 개선할 수 있고 반도체 장치의 전기적 특성이 상당히 좋아진다.
다음에 제3a도 내지 c도를 참조하여 SOI 구조를 갖는 반도체 장치의 두번째 실시예에 대하여 설명한다. 제3b도와 c도는 각각 제3a도에서 보인 반도체 장치의 IIIB-IIIB 및 IIIC-IIIC선을 따라 취해진 단면도들이다. 제3a도 내지 c도에 있어서 제2a도 내지 d도에서의 상응하는 부분과 같은 부분은 같은 참조 숫자로 표시하였고 그에 대한 설명은 생략한다.
두번째 실시예는 단지 평면도에서 게이트 전극 38과 분리된 위치에서 두번째 p-형 영역 39a와 접촉하여 p+형 접촉 영역 50이 형성된다는 점에서만 전기 언급한 첫번째 실시예와 다르다. 두번째 실시예의 효과는 접촉 영역 50이 접촉 영역 40의 경우와 같이 채널 스토퍼로써의 기능을 갖지 아니한다는 것을 제외하면 첫번째 실시예의 것과 근본적으로 동일한다.
다음에 제4도 내지 7도를 참조하여 본 발명의 SOI 구조를 갖는 반도체 장치의 세번째 내지 여섯번째 실시예에 대하여 설명한다. 제4도 내지 7도에 있어서 제2a도 내지 d도의 상응하는 부분과 같은 부분은 동일 참조 숫자로 표시하였고 그에 대한 설명은 생략한다.
제4도의 실시예에 있어서 산화층 41, PSG절연층 42, 접촉홀 43과 배선 44 내지 47에 대한 설명은 편의상 생략한다. p+접촉영역 52는 n+형 소오스 영역 34에 인접하여 형성된다. 두번째 p+형 영역 39a와 39b는 n+형 소오스와 드레인 영역 34와 35의 측면과 p+형 접촉 영역 52의 측면을 따라 연장된다. p+형 접촉 영역 52는 두번째 p-형 영역 39a와 39b에 접촉하여 있고 채널이 형성되는 첫번째 p-형 영역 36과 p+접촉 영역 52는 도상체 33의 바닥에 도달하는 n+형 소오스와 드레인 영역 34와 35에 의하여 방해됨이 없이 전기적으로 결합된다. 일반적으로 소오스 전위는 도상체의 전위와 거의 같고 드레인 전위보다는 더 낮다. 이러한 이유 때문에 접촉 영역이 드레인 영역에 인접해서 보다는 소오스 영역에 인접해서 형성될때에 접합에서의 파괴(breakdown)를 더 확실하게 방지할 수 있다.
제5도에서 보인 네번째 실시예는 도상체 33의 바닥에 도달하는 절연층 53이 p+형 접촉 영역 52와 n+형 소오스 영역 34 사이에 구성된다는 점을 제외하고는 세번째 실시예와 근본적으로 동일하다.
제6도의 다섯번째 실시예에 있어서 p+형 접촉 영역 54는 소오스 영역 34에 인접하여 형성된다. p+형 접촉 영역 54는 두번째 p-형 영역 39a와 39b의 끝부분과 접촉하여 있고 채널이 형성되는 첫번째 p-형 영역 36과 p+형 접촉 영역 54는 도상체 33의 바닥에 도달하는 n+형 소오스와 드레인 영역 34와 35에 의하여 방해됨이 없이 전기적으로 결합된다.
제7도의 여섯번째 실시예는 p+형 접촉 영역 55가 거리에 접촉해 있는 두번째 p-형 영역 39b에 인적하여 형성되는 점을 제외하면 두번째 실시예와 근본적으로 동일하다. 채널이 형성되는 첫번째 p-형 영역 36과 p+형 접촉 영역 55는 도상체 33의 바닥에 도달하는 n+형 소오스와 드레인 영역 34와 35에 의하여 방해됨이 없이 전기적으로 결정된다.
접촉 영역의 위치는 반도체 장치상의 소자의 배열에 따라 임의로 선택될 수 있고 따라서 집적밀도를 개선할 수가 있다.
지금까지 설명한 실시예에 있어서 고정 전압이 인가될 도상체 33은 p-형 기체(body)이다. 그러나 n형 도상체에 고정 전압이 인가되어지는 SOI 구조를 갖는 반도체 장치에 본 발명을 적용하는 것도 물론 가능하다.
각각의 실시예에 있어서 두번째 p-형 영역 39a와 39b는 n+형 소오스와 드레인 영역 34와 35의 양측면을 따라 형성되지만 소오스와 드레인 영역 34와 35의 단지 일측면을 따라 하나의 두번째 p-형 영역을 구성하는 것도 또한 가능하다. 물론 p+형 접촉 영역은 첫번째 p-형 영역 36과 접촉해 있어야만 하고 하나의 두번째 p-형 영역과 접촉하여 형성되어져야만 한다. 그러나 두번째 p-형 영역 39a와 39b가 소오스와 드레인 영역 34와 35의 양측면을 따라 형성될 때, 소오스와 드레인 영역 34와 35의 폭은 자기 정합에 의하여 제한되는 잇점이 있고 반도체가 생산될 때 게이트 전극 38의 위치상의 에러가 있다 하더라도 반도체 장치의 특성은 변화하지 않는다. 더우기 지금까지 설명한 실시예에 의하면 p+형 접촉 영역은 첫번째 p-형 영역(채널 영역)과 소오스와 드레인 영역 34와 35 사이의 접합부와 접촉이 되지 아니하고 게이트 전극 38의 폭이 협속할 때이라도 단락회로는 발생하지 아니한다.
본 발명의 응용은 SOI 구조를 갖는 반도체 장치상에 형성되는 MIS전계효과 트랜지스터(FFT)용 접촉 영역의 형성에만 제한되는 것이 아니고 측면(lateral) npn 트랜지스터와 측면 pnp트랜지스터와 같은 SOI 구조를 갖는 반도체 장치에 형성된 쌍극 트랜지스터용 베이스 접촉의 형성에도 적용할 수 있다. 또한 본 발명은 이들 실시예로 제한되는 것이 아니고 본 발명의 범위에서 벗어남이 없이 여러가지 변화와 수정이 가능하다.

Claims (11)

  1. 실리콘 온 인슐레이터 구조를 갖는 반도체 장치에 있어서, 절연층(32), 제1형 반도체 도핑된 단결성 실리콘으로 만들어지고 상기 절연층상에 형성된 도상체(33), 상기 도상체에 구성된 제1형 반도체의 첫번째 영역(36), 상기 첫번째 영역의 양 측면상의 상기 도상체의 각각 구성된 제2형 반도체로 도핑되고 상기 도상체의 바닥에 도달하며 상기 도상체의 폭보다 더 작은 폭을 가지는 첫번째 및 두번째(34,35) 도핑 영역, 상기 첫번째 및 두번째 도핑 영역의 적어도 일측면을 따라 형성된 제1형 반도체로 도핑되고, 상기 첫번째 영역과 접촉하여 있는 두번째 영역(39a, 39b)과, 상기 두번째 영역과 접촉하여 형성된 제1형의 반도체로 도핑되고 상기 첫번째 및 두번째 영역의 불순물 농도보다 더 큰 불순물 농도를 갖는 접촉 영역(40)으로 구성되어지고, 상기 첫번째 영역(36)에는 상기 접촉 영역을 거쳐 고정 전압이 인가되어지는 것을 특징으로 하는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  2. 청구범위 제1항에 있어서, 상기 두번째 영역(39a, 39b)이 상기 첫번째 및 두번째 도핑 영역의 양측면을 따라 형성되어지는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  3. 청구범위 제1항에 있어서, 더우기 상기 도상체의 폭 방향을 가로질러서 상기 첫번째 영역상에 형성되는 게이트 절연층(37)과 상기 게이트 절연층상에 형성되는 게이트 전극(38)을 포함하는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  4. 청구범위 제3항에 있어서, 상기 접촉 영역(40)은 상기 게이트 절연층(37)의 끝부분이 상기 접촉 영역 부분을 오버랩하는 그러한 위치에 형성되어지는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  5. 청구범위 제3항에 있어서, 상기 접촉 영역이 상기 게이트 절연층과의 접촉을 피하는 그러한 위치에 형성되어지는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  6. 청구범위 제1항에 있어서, 상기 접촉 영역(52)이 상기 첫번째 도핑된 영역(34)과 상기 접촉 영역(52)이 상기 첫번째 도핑된 영역(34)에 인접한 위치에 형성되는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  7. 청구범위 제6항에 있어서, 더우기 상기 첫번째 도핑된 영역(34)과 상기 접촉 영역(52) 사이에 형성되는 절연층(53)을 포함하고, 상기 두번째 도핑된 영역(35)과 상기 접촉 영역 사이의 상기 절연층이 상기 도상체의 바닥에 도달하는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  8. 청구범위 제1항에 있어서, 상기 첫번째 및 두번째 도핑된 영역(34,35)이 금속 산화반도체 전계효과 트랜지스터의 소오스 및 드레인 영역인 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  9. 청구범위 제1항에 있어서, 더우기 상기 도상체의 폭방향을 가로질러서 상기 첫번째 영역에 형성되는 게이트 절연층(37), 상기 게이트 절연층 상에 형성되는 게이트 전극(38), 상기 첫번째 도핑된 영역과 접촉하여 있는 소오스 배선(45), 상기 두번째 도핑된 영역과 접촉하여 있는 드레인 배선(46), 상기 게이트 전극과 접촉하여 있는 게이트 배선(44)과, 상기 접촉 영역과 접촉하여 있는 접촉배선(47)을 포함하는 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  10. 청구범위 제1항에 있어서, 상기 제1형 및 제2형의 반도체가 각각 p형 및 n형 반도체인 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
  11. 청구범위 제1항에 있어서, 상기 제1형 및 제2형의 반도체가 각각 n형 및 p형 반도체인 실리콘 온 인슐레이터 구조를 갖는 반도체 장치.
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