JP2659065B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2659065B2 JP2659065B2 JP63069444A JP6944488A JP2659065B2 JP 2659065 B2 JP2659065 B2 JP 2659065B2 JP 63069444 A JP63069444 A JP 63069444A JP 6944488 A JP6944488 A JP 6944488A JP 2659065 B2 JP2659065 B2 JP 2659065B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- drain
- oxide film
- dummy
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 10
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 27
- 108091006146 Channels Proteins 0.000 description 25
- 230000000694 effects Effects 0.000 description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタ（FBT）型半導体装
置に係り、特にゲートとドレイン間の寄生容量の低減
と、ゲート・ドレイン間のブレークダウン電圧の増大に
効果のある半導体装置に関する 〔従来の技術〕 GaAs−MESFET（Metal−Se−miconductor−Field−Eff
e−ct−Transistor）のパターンの微細化において、短
チャネル効果を排除する必要がある。
置に係り、特にゲートとドレイン間の寄生容量の低減
と、ゲート・ドレイン間のブレークダウン電圧の増大に
効果のある半導体装置に関する 〔従来の技術〕 GaAs−MESFET（Metal−Se−miconductor−Field−Eff
e−ct−Transistor）のパターンの微細化において、短
チャネル効果を排除する必要がある。
短チャネル効果の少ない高相互コンダクタンスGaAs−
MESFETについては、たとえば、電子通信学会発行、「電
子通信学会技術研究報告」、SSD85−131、昭和61年１月
21日発行、P29〜P33に記載されている。
MESFETについては、たとえば、電子通信学会発行、「電
子通信学会技術研究報告」、SSD85−131、昭和61年１月
21日発行、P29〜P33に記載されている。
すなわち、この文献には、GaAs−LSIの高速性能を向
上するためには、基本素子となるGaAs−MESFETの相互コ
ンダクタンスgmを向上する必要がある旨記載されてい
る。また、この文献には、「従来の短チャネル効果の少
ない高相互コンダクタンスGaAs−MESFETは、耐熱ゲート
に酸化膜の側壁を形成した後、そのゲートと側壁をマス
クとして、ソースおよびドレインの高濃度n+層をイオン
打ち込みにより形成し、その後、ゲートとソースを近接
させることによって、ゲート・ソース間の寄生抵抗Rs9
を低減し、かつ高い相互コンダクタンスgmを達成してい
る。」旨記載されている。
上するためには、基本素子となるGaAs−MESFETの相互コ
ンダクタンスgmを向上する必要がある旨記載されてい
る。また、この文献には、「従来の短チャネル効果の少
ない高相互コンダクタンスGaAs−MESFETは、耐熱ゲート
に酸化膜の側壁を形成した後、そのゲートと側壁をマス
クとして、ソースおよびドレインの高濃度n+層をイオン
打ち込みにより形成し、その後、ゲートとソースを近接
させることによって、ゲート・ソース間の寄生抵抗Rs9
を低減し、かつ高い相互コンダクタンスgmを達成してい
る。」旨記載されている。
上記のように、従来の高相互コンダクタンスGaAs−ME
SFETは、一般にゲートとソースおよびゲートとドレイン
との間隔は、ゲート電極の量側に設ける側壁も、パター
ンの微細化によりできるだけ薄く設定されるため、ゲー
ト・ソース間隔およびゲート・ドレイン間隔は共に短く
なる。この結果、ゲート・ソース間寄生容量Cgsばかり
でなくゲート・ドレイン間寄生容量Cgdが増大する。ま
た、ゲート・ドレイン間隔は短くなることからゲート・
ドレイン間耐圧が低くなる。
SFETは、一般にゲートとソースおよびゲートとドレイン
との間隔は、ゲート電極の量側に設ける側壁も、パター
ンの微細化によりできるだけ薄く設定されるため、ゲー
ト・ソース間隔およびゲート・ドレイン間隔は共に短く
なる。この結果、ゲート・ソース間寄生容量Cgsばかり
でなくゲート・ドレイン間寄生容量Cgdが増大する。ま
た、ゲート・ドレイン間隔は短くなることからゲート・
ドレイン間耐圧が低くなる。
また、FETの特性向上のためにゲート長はより一層短
く設定される。たとえば、ゲート長が１〜２μｍ以下と
なると、スレッシュホールド電圧Vthが負側へシフトす
るという短チャネル効果が発生する等の問題があった。
く設定される。たとえば、ゲート長が１〜２μｍ以下と
なると、スレッシュホールド電圧Vthが負側へシフトす
るという短チャネル効果が発生する等の問題があった。
FETのgmは、一般に式（１）で表される。
ここに、Rsgはゲートとソース間の寄生抵抗、gm0は寄
生抵抗を含まない真性相互コンダクタンスである。した
がって、gmの向上を図るためには、Rsgの低減、すなわ
ち、ソース・ゲート間隔をできるだけ小さくすることが
要求される。
生抵抗を含まない真性相互コンダクタンスである。した
がって、gmの向上を図るためには、Rsgの低減、すなわ
ち、ソース・ゲート間隔をできるだけ小さくすることが
要求される。
一般に論理集積回路においては、各ゲートにおける遅
延時間は、ゲート自身の遅延時間と次段のゲートを駆動
する遅延時間の和となる。遅延時間は式（２）で表され
る。
延時間は、ゲート自身の遅延時間と次段のゲートを駆動
する遅延時間の和となる。遅延時間は式（２）で表され
る。
上記（２）式のtpdiはゲート自身の遅延時間、CLは次
段のゲートの寄生容量、ILは次段のゲートを駆動するた
めの電流、VLは論理振幅である。
段のゲートの寄生容量、ILは次段のゲートを駆動するた
めの電流、VLは論理振幅である。
また、次段のゲートの寄生容量は、一般に式（３）で
表される。
表される。
CL＝Cgs＋ACgd …（３） ここに、Cgsは次段のゲートのゲート・ソース間の寄
生容量,Cgdは次段のゲートのゲート・ドレイン間の寄生
容量，そしてＡは次段のゲートの利得であり、ミラー効
果により容量はACgdと等価になる。
生容量,Cgdは次段のゲートのゲート・ドレイン間の寄生
容量，そしてＡは次段のゲートの利得であり、ミラー効
果により容量はACgdと等価になる。
そこで、集積回路の高速性能を改善するには、gmの増
大とCLの低減が重要となる。
大とCLの低減が重要となる。
本発明の目的は、寄生抵抗Rgsと寄生容量Cgdをともに
低減でき、FETの高速性能の大幅改善を達成し、且つゲ
ート・ドレイン間のチャネル領域を低抵抗化することに
ある。
低減でき、FETの高速性能の大幅改善を達成し、且つゲ
ート・ドレイン間のチャネル領域を低抵抗化することに
ある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明のGaAs−MESFETは、その製造におい
て、ゲート加工時、ゲートに近接してダミーゲートを形
成し、その後ゲートの側壁に酸化膜を形成する際、ゲー
トとダミーゲートの間を酸化膜の側壁で埋める。この結
果、その後行われるオーミック層形成のためのイオン打
ち込みによって、ゲート電極とソース領域の距離は近接
し、逆にゲートとドレイン領域との距離は離れた構造と
なる。更に、ダミーゲートを前記ゲートの延在方向に不
連続に設け、前記ゲート・ドレイン間のチャネル領域の
ダミーゲートが存在しない領域に、チャネルよりも高濃
度でドレインよりも低濃度な中間濃度層が設けられてい
る構造となる。
て、ゲート加工時、ゲートに近接してダミーゲートを形
成し、その後ゲートの側壁に酸化膜を形成する際、ゲー
トとダミーゲートの間を酸化膜の側壁で埋める。この結
果、その後行われるオーミック層形成のためのイオン打
ち込みによって、ゲート電極とソース領域の距離は近接
し、逆にゲートとドレイン領域との距離は離れた構造と
なる。更に、ダミーゲートを前記ゲートの延在方向に不
連続に設け、前記ゲート・ドレイン間のチャネル領域の
ダミーゲートが存在しない領域に、チャネルよりも高濃
度でドレインよりも低濃度な中間濃度層が設けられてい
る構造となる。
上記のように、本発明のGaAs−MESFETは、その製造に
おいて、ゲートの近接ドレイン側にダミーゲートを設
け、かつゲート側壁に酸化膜を形成する際、ゲートとダ
ミーゲート間を酸化膜で埋め込んでしまうことから、そ
の後の高濃度オーミック用n+形イオン打ち込み時、ゲー
トからダミーゲートに亘る領域は側壁の酸化膜も含めて
マスクとして作用する結果、製造されたFETは、ゲート
・ソース間は従来と同様にゲートとソースを近接させ、
ゲートとドレインの距離を必要な値だけ離すことができ
るため、寄生容量Cgdの低減，ゲート・ドレイン間耐圧
の増大，短ゲート効果の低減を達成でき、相互コンダク
タンスgmは従来と同程度の高い値を保つことができる。
更に、ゲート・ドレイン間の寄生抵抗を低減することが
できる。
おいて、ゲートの近接ドレイン側にダミーゲートを設
け、かつゲート側壁に酸化膜を形成する際、ゲートとダ
ミーゲート間を酸化膜で埋め込んでしまうことから、そ
の後の高濃度オーミック用n+形イオン打ち込み時、ゲー
トからダミーゲートに亘る領域は側壁の酸化膜も含めて
マスクとして作用する結果、製造されたFETは、ゲート
・ソース間は従来と同様にゲートとソースを近接させ、
ゲートとドレインの距離を必要な値だけ離すことができ
るため、寄生容量Cgdの低減，ゲート・ドレイン間耐圧
の増大，短ゲート効果の低減を達成でき、相互コンダク
タンスgmは従来と同程度の高い値を保つことができる。
更に、ゲート・ドレイン間の寄生抵抗を低減することが
できる。
以下図面を参照して本発明の一実施例について説明す
る。
る。
第１図は本発明者が実施した参考例によるGaAs−MESF
ETの断面図、第２図は同じく一部を示す平面図、第３図
〜第８図は同じくGaAs−MESFETの製造プロセスを示す図
であって、第３図は主面にチャネル層が形成されたウエ
ハの断面図、第４図は主面にゲートとダミーゲートが形
成されたウエハの断面図、第５図は主面に酸化膜が形成
されたウエハの断面図、第６図は同じくゲートとダミー
ゲートの側面に側壁酸化膜が形成されたウエハの断面
図、第７図はソース領域およびドレイン領域が形成され
たウエハの断面図、第８図は同じくソース電極およびド
レイン電極が形成されたウエハの断面図である。
ETの断面図、第２図は同じく一部を示す平面図、第３図
〜第８図は同じくGaAs−MESFETの製造プロセスを示す図
であって、第３図は主面にチャネル層が形成されたウエ
ハの断面図、第４図は主面にゲートとダミーゲートが形
成されたウエハの断面図、第５図は主面に酸化膜が形成
されたウエハの断面図、第６図は同じくゲートとダミー
ゲートの側面に側壁酸化膜が形成されたウエハの断面
図、第７図はソース領域およびドレイン領域が形成され
たウエハの断面図、第８図は同じくソース電極およびド
レイン電極が形成されたウエハの断面図である。
この参考例によるGaAs−MESFETは、第１図に示される
ように、半絶縁体のGaAs基板１の主面に薄いｎ形のチャ
ネル層（チャネル）２を有している。このチャネル層２
の両側には、それぞれオーミック用n+形層からなるソー
ス（ソース領域）３およびドレイン（ドレイン領域）４
が設けられている。したがって、化合物半導体で構成さ
れる基板の主面表層部には、連続してソース3,チャネル
層2,ドレイン４が設けられている。また、前記ソース３
およびドレイン４上には、それぞれオーミック金属から
なるソース電極５およびドレイン電極６が設けられてい
る。
ように、半絶縁体のGaAs基板１の主面に薄いｎ形のチャ
ネル層（チャネル）２を有している。このチャネル層２
の両側には、それぞれオーミック用n+形層からなるソー
ス（ソース領域）３およびドレイン（ドレイン領域）４
が設けられている。したがって、化合物半導体で構成さ
れる基板の主面表層部には、連続してソース3,チャネル
層2,ドレイン４が設けられている。また、前記ソース３
およびドレイン４上には、それぞれオーミック金属から
なるソース電極５およびドレイン電極６が設けられてい
る。
一方、前記チャネル層２上には、高耐熱金属であるタ
ングステン（Ｗ）またはタングステンシリサイド（WS
i）などで形成される長さ（LG,LD）たとえば、0.8μｍ
以下のゲート７およびダミーゲート８が設けられてい
る。また、ゲート７とダミーゲート８との間隔Ｗは、た
とえば、1.0μｍとなっている。前記ゲート７はソース
電極５側に位置している。また、前記ゲート７とダミー
ゲート８の端面は厚さはｌ、たとえば、〜0.3μｍの側
壁酸化膜９で被われている。ゲート７とダミーゲート８
との間は、間隔が狭いことから側壁酸化膜９が連続し、
側壁酸化膜９で埋まっている。また、第２図に示される
ように、前記ゲート７は、その一側がチャネル層２から
外れて半絶縁性のGaAs基板１上にはみ出し、かつこのは
み出し部分に矩形のワイヤボンディング用または別配線
層への接続用パッド部10の形成している。
ングステン（Ｗ）またはタングステンシリサイド（WS
i）などで形成される長さ（LG,LD）たとえば、0.8μｍ
以下のゲート７およびダミーゲート８が設けられてい
る。また、ゲート７とダミーゲート８との間隔Ｗは、た
とえば、1.0μｍとなっている。前記ゲート７はソース
電極５側に位置している。また、前記ゲート７とダミー
ゲート８の端面は厚さはｌ、たとえば、〜0.3μｍの側
壁酸化膜９で被われている。ゲート７とダミーゲート８
との間は、間隔が狭いことから側壁酸化膜９が連続し、
側壁酸化膜９で埋まっている。また、第２図に示される
ように、前記ゲート７は、その一側がチャネル層２から
外れて半絶縁性のGaAs基板１上にはみ出し、かつこのは
み出し部分に矩形のワイヤボンディング用または別配線
層への接続用パッド部10の形成している。
このようなGaAs−MESFETにあっては、空乏層11は、チ
ャネル層２の表面、すなわち、ゲート７からダミーゲー
ト８に亘る全域に形成される。また、このGaAs−MESFET
は、ソースとゲート間が短く寄生抵抗Rsgは従来と同様
に小さいため、相互コンダクタンスgmの低減を抑止でき
るとともに、ゲートとドレイン間容量Cgdの低減が図
れ、かつゲート・ドレイン間耐圧を向上させることがで
きる。また、ゲート長が0.8μｍ以下となっても、ソー
スとドレインの間隔は、ダミーゲートが設けられている
ことから長くなり、短チャネル効果を抑止できる。
ャネル層２の表面、すなわち、ゲート７からダミーゲー
ト８に亘る全域に形成される。また、このGaAs−MESFET
は、ソースとゲート間が短く寄生抵抗Rsgは従来と同様
に小さいため、相互コンダクタンスgmの低減を抑止でき
るとともに、ゲートとドレイン間容量Cgdの低減が図
れ、かつゲート・ドレイン間耐圧を向上させることがで
きる。また、ゲート長が0.8μｍ以下となっても、ソー
スとドレインの間隔は、ダミーゲートが設けられている
ことから長くなり、短チャネル効果を抑止できる。
つぎに、このようなGaAs−MESFETの製造方法について
説明する。
説明する。
第３図に示されるように、半絶縁性のGaAs基板１が用
意される。実際には、ウエハ15と大面積のGaAs基板１が
用意される。図では便宜上ウエハ15の一部を示す。第３
図に示されるように、ウエハ15の主面には部分的にホト
レジスト膜16が設けられるとともに、Siイオンが選択的
に打ち込まれ、ｎ形のチャネル層２が形成される。
意される。実際には、ウエハ15と大面積のGaAs基板１が
用意される。図では便宜上ウエハ15の一部を示す。第３
図に示されるように、ウエハ15の主面には部分的にホト
レジスト膜16が設けられるとともに、Siイオンが選択的
に打ち込まれ、ｎ形のチャネル層２が形成される。
つぎに、前記ホトレジスト膜16が除去される。
その後、リフトオフ法等によって、前記チャネル層２
上に高耐熱金属であるタングステン（Ｗ）またはタング
ステンシリサイド（WSi）などで形成されるゲート７お
よびダミーゲート８を同一マスクにて同時に形成する。
前記ゲート７およびダミーゲート８はその長さLG,LDが
0.8μｍ程度となっている。また、ゲート７とダミーゲ
ート８との間隔は1.0μｍ程度となっている。これは、
前述のように、前記ゲート７およびダミーゲート８の側
面に酸化膜（側壁酸化膜９）を形成した際、この側壁酸
化膜９でゲート７とダミーゲート８を埋めるようにする
ためでもある。前記ゲート７およびダミーゲート８は、
第２図に示されるように、チャネル層２の両側部を外れ
るように長く平行に延在している。また、ゲート７のチ
ャネル層２から外れた部分は、半絶縁性のGaAs基板１上
で矩形の幅広のヤイヤボンディング用または別配線層と
の接続用ハッド部10を形成している。
上に高耐熱金属であるタングステン（Ｗ）またはタング
ステンシリサイド（WSi）などで形成されるゲート７お
よびダミーゲート８を同一マスクにて同時に形成する。
前記ゲート７およびダミーゲート８はその長さLG,LDが
0.8μｍ程度となっている。また、ゲート７とダミーゲ
ート８との間隔は1.0μｍ程度となっている。これは、
前述のように、前記ゲート７およびダミーゲート８の側
面に酸化膜（側壁酸化膜９）を形成した際、この側壁酸
化膜９でゲート７とダミーゲート８を埋めるようにする
ためでもある。前記ゲート７およびダミーゲート８は、
第２図に示されるように、チャネル層２の両側部を外れ
るように長く平行に延在している。また、ゲート７のチ
ャネル層２から外れた部分は、半絶縁性のGaAs基板１上
で矩形の幅広のヤイヤボンディング用または別配線層と
の接続用ハッド部10を形成している。
つぎに、第５図に示されるように、酸化膜17をウエハ
全面に堆積（デポジション）し、その後、第６図に示さ
れるように、方向性ドライエッチングを用い、酸化膜17
のエッチング時間を制御することにより、ゲート７およ
びダミーゲート８の側壁にのみ酸化膜17、すなわち、側
壁酸化膜９を残留させることができる。これは、ゲート
７およびダミーゲート８の周辺部は、平坦部に比べ、酸
化膜17が厚く堆積するからである。
全面に堆積（デポジション）し、その後、第６図に示さ
れるように、方向性ドライエッチングを用い、酸化膜17
のエッチング時間を制御することにより、ゲート７およ
びダミーゲート８の側壁にのみ酸化膜17、すなわち、側
壁酸化膜９を残留させることができる。これは、ゲート
７およびダミーゲート８の周辺部は、平坦部に比べ、酸
化膜17が厚く堆積するからである。
この場合、前記ゲート７とダミーゲート８の距離Ｗを
酸化膜17の厚さの約２倍、そして、酸化膜17の厚さをゲ
ート（ダミーゲート）の膜厚と同程度に選ぶことによ
り、ゲート７とダミーゲート８の領域も側壁酸化膜９で
埋めることが可能である。
酸化膜17の厚さの約２倍、そして、酸化膜17の厚さをゲ
ート（ダミーゲート）の膜厚と同程度に選ぶことによ
り、ゲート７とダミーゲート８の領域も側壁酸化膜９で
埋めることが可能である。
つぎに、第７図に示されるように、ウエハ15の主面に
部分的にホトレジスト膜18を設ける。
部分的にホトレジスト膜18を設ける。
そして、このホトレジスト膜18およびゲート7,ダミー
ゲート8,側壁酸化膜９をマスクとして、オーミック用n+
形高濃度層をSiのイオン打ち込みにより形成する。その
後、活性化アニール（〜800℃,20分）を行って、ソース
３およびドレイン４を形成する。したがって、前記チャ
ネル層２は、前記ゲート７およびダミーゲート８ならび
に側壁酸化膜９に亘る対応領域に延在している。また、
前記ホトレジスト膜18を除去した後、第８図に示される
ように、リフトオフ法によって前記ソース３およびドレ
イン４上に、オーミック金属を形成してソース電極５お
よびドレイン電極６とする。
ゲート8,側壁酸化膜９をマスクとして、オーミック用n+
形高濃度層をSiのイオン打ち込みにより形成する。その
後、活性化アニール（〜800℃,20分）を行って、ソース
３およびドレイン４を形成する。したがって、前記チャ
ネル層２は、前記ゲート７およびダミーゲート８ならび
に側壁酸化膜９に亘る対応領域に延在している。また、
前記ホトレジスト膜18を除去した後、第８図に示される
ように、リフトオフ法によって前記ソース３およびドレ
イン４上に、オーミック金属を形成してソース電極５お
よびドレイン電極６とする。
このようにして製造されたGaAs−MESFETにあっては、
ドレイン４とゲート７との間の距離は、ゲート７とソー
ス３との距離に比べ、ダミーゲート８の長さと、ゲート
７とダミーゲート８との間隔、すなわち、側壁酸化膜９
の厚さ（ｌ）の２倍の和だけ多く離すことが可能とな
る。
ドレイン４とゲート７との間の距離は、ゲート７とソー
ス３との距離に比べ、ダミーゲート８の長さと、ゲート
７とダミーゲート８との間隔、すなわち、側壁酸化膜９
の厚さ（ｌ）の２倍の和だけ多く離すことが可能とな
る。
このような参考例によれば、つぎのように効果が得ら
れる。
れる。
（１）本例のGaAs−MESFETは、その製造において、ゲー
トの近傍のドレイン側にダミーゲートを設け、かつゲー
ト側壁に酸化膜を形成する際、ゲートとダミーゲート間
を酸化膜で埋め込んでしまうことから、その後の高濃度
オーミック用n+形イオン打ち込み時、ゲートからダミー
ゲートに亘る領域は側壁の酸化膜を含めてマスクとして
作用する結果、製造されたFETは、ゲートとドレイン領
域（高濃度n+形層）の間隔は必要な距離だけ長く分離す
ることができ、これによってゲートとドレイン間の寄生
容量Cgdを低減することができるという効果が得られ
る。
トの近傍のドレイン側にダミーゲートを設け、かつゲー
ト側壁に酸化膜を形成する際、ゲートとダミーゲート間
を酸化膜で埋め込んでしまうことから、その後の高濃度
オーミック用n+形イオン打ち込み時、ゲートからダミー
ゲートに亘る領域は側壁の酸化膜を含めてマスクとして
作用する結果、製造されたFETは、ゲートとドレイン領
域（高濃度n+形層）の間隔は必要な距離だけ長く分離す
ることができ、これによってゲートとドレイン間の寄生
容量Cgdを低減することができるという効果が得られ
る。
（２）上記（１）により、本例のGaAs−MESFETにあって
は、ゲート・ソース間は従来と同様に短く近接させるこ
とができることから、寄生抵抗Rsgを低くでき、相互コ
ンダクタンスgmを高く維持できるという効果が得られ
る。
は、ゲート・ソース間は従来と同様に短く近接させるこ
とができることから、寄生抵抗Rsgを低くでき、相互コ
ンダクタンスgmを高く維持できるという効果が得られ
る。
（３）本例によるFETは、オーミック用n+形層で形成さ
れたソースとドレインの距離が長くなるため、ゲート・
ドレイン間のブレークダウン耐圧が増大し、１〜２μｍ
以下となる短いゲート長故に発生するスレッシュホール
ド電圧Vthの負電位側へのシフトといった寄生効果も低
減されるという効果が得られる。
れたソースとドレインの距離が長くなるため、ゲート・
ドレイン間のブレークダウン耐圧が増大し、１〜２μｍ
以下となる短いゲート長故に発生するスレッシュホール
ド電圧Vthの負電位側へのシフトといった寄生効果も低
減されるという効果が得られる。
（４）寄生容量Cgdは、ゲートとドレイン間に形成され
る空乏層厚さに依存するが、本例によるGaAs−MESFET
は、ゲートとドレインの間には、チャネルに相当するｎ
形低濃度層がソース側に比べて長い距離依存するため、
空乏層の厚みが増大し、寄生容量Cgdの低減が図れると
いう効果が得られる。
る空乏層厚さに依存するが、本例によるGaAs−MESFET
は、ゲートとドレインの間には、チャネルに相当するｎ
形低濃度層がソース側に比べて長い距離依存するため、
空乏層の厚みが増大し、寄生容量Cgdの低減が図れると
いう効果が得られる。
（５）本例のGaAs−MESFETは、ゲートとドレイン側ｎ形
高濃度層を十分分離することが可能なことから、スレッ
シュホールド電圧Vthのシフトを防止することができ
る。すなわち、GaAs−MESFETのスレッシュホールド電圧
Vthは、ゲートのドレイン側エッジ部の空乏層の延びに
よるピンチオフで主に決定される。従来のセルフアライ
ン型FETでは、ゲートとｎ形高濃度層が近接しているた
め、チャネルのドレイン側近傍の濃度をラテラル方向の
拡散によって変調してしまい、スレッシュホールド電圧
Vthの負方向へのシフトを生じさせてしまう。
高濃度層を十分分離することが可能なことから、スレッ
シュホールド電圧Vthのシフトを防止することができ
る。すなわち、GaAs−MESFETのスレッシュホールド電圧
Vthは、ゲートのドレイン側エッジ部の空乏層の延びに
よるピンチオフで主に決定される。従来のセルフアライ
ン型FETでは、ゲートとｎ形高濃度層が近接しているた
め、チャネルのドレイン側近傍の濃度をラテラル方向の
拡散によって変調してしまい、スレッシュホールド電圧
Vthの負方向へのシフトを生じさせてしまう。
（６）上記（１）〜（５）により、本例のGaAs−MESFET
は、寄生容量低減による遅延時間の短縮、相互コンダク
タンスgmの向上により、FETの高速化が達成できるとい
う効果が得られる。
は、寄生容量低減による遅延時間の短縮、相互コンダク
タンスgmの向上により、FETの高速化が達成できるとい
う効果が得られる。
（７）上記（１）〜（５）により、本例のGaAs−MESFET
は、寄生容量Cgdの低減，スレッシュホールド電圧Vthの
シフト抑止，ブレークダウン耐圧向上からFET特性向上
が達成できるという効果が得られる。
は、寄生容量Cgdの低減，スレッシュホールド電圧Vthの
シフト抑止，ブレークダウン耐圧向上からFET特性向上
が達成できるという効果が得られる。
この参考例について本発明者は次の問題があることを
見出した。
見出した。
チャネル層２のｎ形濃度が低い場合は、ダミーゲート
８の直下のシート抵抗は、ダミーゲート８により延びる
空乏層のため空乏層11は破線のように大きくなり、寄生
抵抗Rgdが大きくなり特性劣化を生じる場合がある。
８の直下のシート抵抗は、ダミーゲート８により延びる
空乏層のため空乏層11は破線のように大きくなり、寄生
抵抗Rgdが大きくなり特性劣化を生じる場合がある。
そこで、第10図のように、ダミーゲート８を分割し、
その後、チャネル層２よりも高濃度でドレイン４よりも
低濃度な中間濃度層20を、前記ゲート7,ダミーゲート８
をマスクとしてイオン打ち込みにより形成する。その
後、側壁酸化膜９とオーミック層であるソース３および
ドレイン４を前記参考例と同様に形成する。
その後、チャネル層２よりも高濃度でドレイン４よりも
低濃度な中間濃度層20を、前記ゲート7,ダミーゲート８
をマスクとしてイオン打ち込みにより形成する。その
後、側壁酸化膜９とオーミック層であるソース３および
ドレイン４を前記参考例と同様に形成する。
この結果、ダミーゲート８が存在しない領域には中間
濃度層20が形成され、寄生抵抗Rgdを低減することがで
きる。また、ダミーゲート８相互の間隔は、前記ゲート
７とダミーゲート８との間隔と同様に選択することによ
り、酸化膜、すなわち、側壁酸化膜９で埋めることがで
きる。
濃度層20が形成され、寄生抵抗Rgdを低減することがで
きる。また、ダミーゲート８相互の間隔は、前記ゲート
７とダミーゲート８との間隔と同様に選択することによ
り、酸化膜、すなわち、側壁酸化膜９で埋めることがで
きる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるGaAs−MESFETの製
造技術に適用した場合について説明したが、それに限定
されるものではなく、たとえば、単体の半導体からなる
基板を使用した半導体装置、たとえば、シリコンMOSFE
T、InP−MIS（Metal−Tnsula−tor−Semiconductor）FE
T、GaAs−MISFETなどのFET型デバイスの製造技術などに
適用できる。
明をその背景となった利用分野であるGaAs−MESFETの製
造技術に適用した場合について説明したが、それに限定
されるものではなく、たとえば、単体の半導体からなる
基板を使用した半導体装置、たとえば、シリコンMOSFE
T、InP−MIS（Metal−Tnsula−tor−Semiconductor）FE
T、GaAs−MISFETなどのFET型デバイスの製造技術などに
適用できる。
本発明は少なくともFET構造の半導体装置には適用で
きる。
きる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
本発明によれば、従来のセルフアライン型LDD構造のM
ESFETデバイスの利点である寄生抵抗Rgsが小さいことを
保持して、その欠点であった、非セルフアライン型FET
に比較して寄生容量Cgdが大きい、ゲート・ドレイン間
ブレークダウン電圧が低い、短ゲート効果が大きいとい
った問題点を解決できるものである。
ESFETデバイスの利点である寄生抵抗Rgsが小さいことを
保持して、その欠点であった、非セルフアライン型FET
に比較して寄生容量Cgdが大きい、ゲート・ドレイン間
ブレークダウン電圧が低い、短ゲート効果が大きいとい
った問題点を解決できるものである。
寄生容量Cgdの低減と短ゲート効果の低減は、ダミー
ゲートの長さを選択することにより、２分の１から数分
の１以下に低減することが可能である。
ゲートの長さを選択することにより、２分の１から数分
の１以下に低減することが可能である。
また、ゲート・ドレイン間ブレークダウン電圧は従来
の３〜5Vから10V以上に改善し、且つゲート・ドレイン
間のチャネル領域を低抵抗化することが可能となる。
の３〜5Vから10V以上に改善し、且つゲート・ドレイン
間のチャネル領域を低抵抗化することが可能となる。
第１図は本発明の参考例によるGaAs−MESFETの断面図、 第２図は同じく一部を示す平面図、 第３図はGaAs−MESFETの製造において、主面にチャネル
層が形成されたウエハを示す断面図、 第４図は同じく主面にゲートとダミーゲートが形成され
たウエハの断面図、 第５図は同じく主面に酸化膜が形成されたウエハの断面
図、 第６図は同じくゲートとダミーゲートの側面に側壁酸化
膜が形成されたウエハの断面図、 第７図は同じくソース領域およびドレイン領域が形成さ
れたウエハの断面図、 第８図は同じくソース電極およびドレイン電極が形成さ
れたウエハの断面図、 第９図は本発明の一実施例によるGaAs−MESFETの断面
図、 第10図は同じく一部を示す平面図である。 １……GaAs基板、２……チャネル層、３……ソース、４
……ドレイン、５……ソース電極、６……ドレイン電
極、７……ゲート、８……ダミーゲート、９……側壁酸
化膜、10……ワイヤボンディングパッド部、11……空乏
層、15……ウエハ、16……ホトレジスト膜、17……酸化
膜、18……ホトレジスト膜、20……中間濃度層。
層が形成されたウエハを示す断面図、 第４図は同じく主面にゲートとダミーゲートが形成され
たウエハの断面図、 第５図は同じく主面に酸化膜が形成されたウエハの断面
図、 第６図は同じくゲートとダミーゲートの側面に側壁酸化
膜が形成されたウエハの断面図、 第７図は同じくソース領域およびドレイン領域が形成さ
れたウエハの断面図、 第８図は同じくソース電極およびドレイン電極が形成さ
れたウエハの断面図、 第９図は本発明の一実施例によるGaAs−MESFETの断面
図、 第10図は同じく一部を示す平面図である。 １……GaAs基板、２……チャネル層、３……ソース、４
……ドレイン、５……ソース電極、６……ドレイン電
極、７……ゲート、８……ダミーゲート、９……側壁酸
化膜、10……ワイヤボンディングパッド部、11……空乏
層、15……ウエハ、16……ホトレジスト膜、17……酸化
膜、18……ホトレジスト膜、20……中間濃度層。
Claims (1)
- 【請求項１】化合物半導体または単体の半導体からなる
基板の主面表層部に連続したソース，チャネル，ドレイ
ンを有し、かつ前記チャネル上にゲートを有する半導体
装置であって、 前記ゲートのドレイン側の側方基板主面上に、ダミーゲ
ートを前記ゲートの延在方向に不連続に設け、前記ダミ
ーゲートとゲートとの間及び各ダミーゲート相互の間は
側壁酸化膜で埋め込まれ、残ったゲートの側面及びダミ
ーゲートの側面には側壁酸化膜が設けられ、制御ゲート
およびダミーゲートならびに側壁酸化膜に亘る対応領域
に前記チャネルが延在し、前記ゲート・ドレイン間のチ
ャネル領域のダミーゲートが存在しない領域に、チャネ
ルよりも高濃度でドレインよりも低濃度な中間濃度層が
設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069444A JP2659065B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069444A JP2659065B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243477A JPH01243477A (ja) | 1989-09-28 |
| JP2659065B2 true JP2659065B2 (ja) | 1997-09-30 |
Family
ID=13402816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069444A Expired - Fee Related JP2659065B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659065B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682688B2 (ja) * | 1986-12-13 | 1994-10-19 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
-
1988
- 1988-03-25 JP JP63069444A patent/JP2659065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243477A (ja) | 1989-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510280A (en) | Method of making an asymmetrical MESFET having a single sidewall spacer | |
| EP0497216A2 (en) | SOI transistor with pocket implant | |
| GB2277406A (en) | A field effect transistor and a production method | |
| JPH0748503B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2659065B2 (ja) | 半導体装置 | |
| US5389807A (en) | Field effect transistor | |
| KR100290874B1 (ko) | 모스펫(mosfet)제조방법 | |
| JPS61110466A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP3653652B2 (ja) | 半導体装置 | |
| JP2921930B2 (ja) | 電界効果トランジスタ、その製造方法およびこれを用いた半導体集積回路 | |
| JP2679077B2 (ja) | 半導体装置およびその製造方法 | |
| US6528830B1 (en) | Thin film transistor | |
| JP2663480B2 (ja) | 半導体装置の製造方法 | |
| JP2915507B2 (ja) | 電界効果トランジスタ | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| JPH06342810A (ja) | ショットキ接合型電界効果トランジスタおよびその製造方法 | |
| JPH01154561A (ja) | 半導体装置およびその製造方法 | |
| JPS62206884A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH0439773B2 (ja) | ||
| JPS63281473A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH05136172A (ja) | ＧａＡｓ電界効果トランジスタの製造方法 | |
| JPS6146984B2 (ja) | ||
| JPS62283672A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH01162378A (ja) | 半導体装置 | |
| JPS62206885A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |