JPH05166841A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
- Publication number
- JPH05166841A JPH05166841A JP4105685A JP10568592A JPH05166841A JP H05166841 A JPH05166841 A JP H05166841A JP 4105685 A JP4105685 A JP 4105685A JP 10568592 A JP10568592 A JP 10568592A JP H05166841 A JPH05166841 A JP H05166841A
- Authority
- JP
- Japan
- Prior art keywords
- channel layer
- impurity concentration
- drain
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000012535 impurity Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 70
- 239000000758 substrate Substances 0.000 claims description 53
- 150000002500 ions Chemical class 0.000 claims description 33
- 238000005468 ion implantation Methods 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 230000005684 electric field Effects 0.000 claims description 6
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 242
- 108091006146 Channels Proteins 0.000 description 137
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 22
- 230000008859 change Effects 0.000 description 20
- 229910004298 SiO 2 Inorganic materials 0.000 description 18
- 238000005530 etching Methods 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000002513 implantation Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Abstract
(57)【要約】
【目的】 FET としての特性の劣化を抑制しつつ、ゲー
ト−ドレイン間逆耐電圧の向上及びドレインコンダクタ
ンスの低減を図る。 【構成】 導電型がｎ+ 型のドレイン領域５と導電型が
ｎ+型のソース領域６との間に位置して前記ソース領域
６及びゲート電極11に接する導電型がｎ型の第１のチャ
ネル層４と、前記ゲート電極11とは非接触であって、且
つ前記第１のチャネル層４，ドレイン領域５に接する導
電型がｎ′型の第２のチャネル層７とを形成する。
ト−ドレイン間逆耐電圧の向上及びドレインコンダクタ
ンスの低減を図る。 【構成】 導電型がｎ+ 型のドレイン領域５と導電型が
ｎ+型のソース領域６との間に位置して前記ソース領域
６及びゲート電極11に接する導電型がｎ型の第１のチャ
ネル層４と、前記ゲート電極11とは非接触であって、且
つ前記第１のチャネル層４，ドレイン領域５に接する導
電型がｎ′型の第２のチャネル層７とを形成する。
Description
【０００１】
【産業上の利用分野】本発明は電力増幅用として用いら
れるMES 電界効果型トランジスタ及びその製造方法に関
する。
れるMES 電界効果型トランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】一般に電力増幅用のMES 電界効果型トラ
ンジスタ（MESFET) は大信号下で動作させるためにゲー
ト−ドレイン間逆耐電圧が大きいこと、またドレインコ
ンダクタンスが小さいことが必要とされる。ゲート−ド
レイン間逆耐電圧を大きくするための手段として、従来
にあってはゲート電極の位置をソース側に近づけて、換
言すればゲート−ドレイン間を遠ざけて形成する、所謂
オフセットゲート構造が採用されている。
ンジスタ（MESFET) は大信号下で動作させるためにゲー
ト−ドレイン間逆耐電圧が大きいこと、またドレインコ
ンダクタンスが小さいことが必要とされる。ゲート−ド
レイン間逆耐電圧を大きくするための手段として、従来
にあってはゲート電極の位置をソース側に近づけて、換
言すればゲート−ドレイン間を遠ざけて形成する、所謂
オフセットゲート構造が採用されている。
【０００３】図17は従来のオフセットゲート構造のMES
電界効果型トランジスタにおける交互に櫛形状に交錯す
る部分のソース, ドレイン，ゲートを縦断して示す断面
構造図であり、図中１は半絶縁性のGaAs基板を示してい
る。GaAs基板１の表面側には相互に所定の間隔を隔てて
導電型がｎ+ 型のドレイン領域（ドレインを構成する高
不純物濃度活性層）５、同じく導電型がｎ+ 型のソース
領域（ソースを構成する高不純物濃度活性層）６が夫々
GaAs基板１の表面から所定の深さにわたって形成され、
また前記ドレイン領域５，ソース領域６間には導電型が
ｎ型のチャネル層４が夫々ドレイン領域５，ソース領域
６よりも浅い位置に形成されている。
電界効果型トランジスタにおける交互に櫛形状に交錯す
る部分のソース, ドレイン，ゲートを縦断して示す断面
構造図であり、図中１は半絶縁性のGaAs基板を示してい
る。GaAs基板１の表面側には相互に所定の間隔を隔てて
導電型がｎ+ 型のドレイン領域（ドレインを構成する高
不純物濃度活性層）５、同じく導電型がｎ+ 型のソース
領域（ソースを構成する高不純物濃度活性層）６が夫々
GaAs基板１の表面から所定の深さにわたって形成され、
また前記ドレイン領域５，ソース領域６間には導電型が
ｎ型のチャネル層４が夫々ドレイン領域５，ソース領域
６よりも浅い位置に形成されている。
【０００４】一方前記GaAs基板１の表面には前記ドレイ
ン領域５に対応してドレイン電極９が、また前記ソース
領域６に対応してソース電極10が夫々形成され、またこ
のドレイン領域５とソース領域６との間にはSiＮ膜２、
SiＯ2 膜８にて周囲と絶縁状態に隔てられて前記チャネ
ル層４に接続させたゲート電極11が形成されている。ゲ
ート電極11はドレイン領域５との間の寸法が広く、ソー
ス領域６との間の寸法が狭くなるようソース領域６側寄
りに位置させて形成された、所謂オフセットゲート構造
となっている。
ン領域５に対応してドレイン電極９が、また前記ソース
領域６に対応してソース電極10が夫々形成され、またこ
のドレイン領域５とソース領域６との間にはSiＮ膜２、
SiＯ2 膜８にて周囲と絶縁状態に隔てられて前記チャネ
ル層４に接続させたゲート電極11が形成されている。ゲ
ート電極11はドレイン領域５との間の寸法が広く、ソー
ス領域６との間の寸法が狭くなるようソース領域６側寄
りに位置させて形成された、所謂オフセットゲート構造
となっている。
【０００５】
【発明が解決しようとする課題】ところでこのような従
来のMES 電界効果型トランジスタにあっては、ゲート−
ドレイン間の距離を大きくするため、必然的にドレイン
抵抗が増大し、相互コンダクタンス, ドレイン電流等の
電界効果型トランジスタとしての特性が劣化し、またド
レインコンダクタンスの低減効果も小さい等の問題があ
った。
来のMES 電界効果型トランジスタにあっては、ゲート−
ドレイン間の距離を大きくするため、必然的にドレイン
抵抗が増大し、相互コンダクタンス, ドレイン電流等の
電界効果型トランジスタとしての特性が劣化し、またド
レインコンダクタンスの低減効果も小さい等の問題があ
った。
【０００６】図18は従来のMES 電界効果型トランジスタ
（ゲート長0.9 μm,ゲート幅100 μm)におけるドレイン
電圧 (ソース・ドレイン間電圧) Ｖd ・ドレイン (ソー
ス・ドレイン間電流) 電流Ｉd 特性を示すグラフであ
り、横軸にドレイン電圧Ｖd(V)を、また縦軸にドレイン
電流Ｉd (mA)を夫々とって示してある。このグラフから
明らかな如く、ドレイン電圧Ｖd が5.0(V)を越える領域
でドレイン電流Ｉd が急激に上昇、換言すればドレイン
コンダクタンスが増大しており、トランジスタの静特性
が十分でないことが解る。
（ゲート長0.9 μm,ゲート幅100 μm)におけるドレイン
電圧 (ソース・ドレイン間電圧) Ｖd ・ドレイン (ソー
ス・ドレイン間電流) 電流Ｉd 特性を示すグラフであ
り、横軸にドレイン電圧Ｖd(V)を、また縦軸にドレイン
電流Ｉd (mA)を夫々とって示してある。このグラフから
明らかな如く、ドレイン電圧Ｖd が5.0(V)を越える領域
でドレイン電流Ｉd が急激に上昇、換言すればドレイン
コンダクタンスが増大しており、トランジスタの静特性
が十分でないことが解る。
【０００７】また図19は従来のMES 電界効果型トランジ
スタにおけるゲート電圧Ｖg ・ドレイン電流Ｉd ，相互
コンダクタンスｇm 特性を示すグラフであり、横軸にゲ
ート電圧Ｖg (V) を、また縦軸にドレイン電流Ｉd (m
A), 相互コンダクタンスｇm (mS)をとって夫々示してい
る。このグラフから明らかな如く、ゲート電圧の正側の
領域に対する相互コンダクタンスｇm が低いことが解
る。
スタにおけるゲート電圧Ｖg ・ドレイン電流Ｉd ，相互
コンダクタンスｇm 特性を示すグラフであり、横軸にゲ
ート電圧Ｖg (V) を、また縦軸にドレイン電流Ｉd (m
A), 相互コンダクタンスｇm (mS)をとって夫々示してい
る。このグラフから明らかな如く、ゲート電圧の正側の
領域に対する相互コンダクタンスｇm が低いことが解
る。
【０００８】図20は従来の電界効果型トランジスタにお
けるゲート・ドレイン間逆方向電流電圧特性を示すグラ
フであり、横軸にゲート・ドレイン間逆方向電圧ＶRgd
(V)を、また縦軸にゲート・ドレイン間逆方向電流Ｉ
Rgd (A) をとって示してある。このグラフから明らかな
ようにＶRgd が14(V) 前後で逆耐電圧限界の一応の目安
とされている10-5(A) にゲート・ドレイン間逆方向電流
値が達してしまっていることが解る。
けるゲート・ドレイン間逆方向電流電圧特性を示すグラ
フであり、横軸にゲート・ドレイン間逆方向電圧ＶRgd
(V)を、また縦軸にゲート・ドレイン間逆方向電流Ｉ
Rgd (A) をとって示してある。このグラフから明らかな
ようにＶRgd が14(V) 前後で逆耐電圧限界の一応の目安
とされている10-5(A) にゲート・ドレイン間逆方向電流
値が達してしまっていることが解る。
【０００９】本発明はかかる事情に鑑みなされたもので
あって、その目的とするころはゲート−ドレイン間逆耐
電圧特性の向上及びドレインコンダクタンスの低減を図
れるようにした電界効果型トランジスタ及びその製造方
法を提供することにある。
あって、その目的とするころはゲート−ドレイン間逆耐
電圧特性の向上及びドレインコンダクタンスの低減を図
れるようにした電界効果型トランジスタ及びその製造方
法を提供することにある。
【００１０】
【課題を解決するための手段】第１の本発明に係る電界
効果型トランジスタは、ドレイン領域を構成する高不純
物濃度活性層，ソース領域を構成する高不純物濃度活性
層及びこれら両層間に介在してゲート電極と接するチャ
ネル層を備えた電界効果型トランジスタにおいて、前記
チャネル層の片側又は両側であって前記高不純物濃度活
性層との間に、キャリア濃度が前記チャネル層よりも高
い他のチャネル層を形成したことを特徴とする。
効果型トランジスタは、ドレイン領域を構成する高不純
物濃度活性層，ソース領域を構成する高不純物濃度活性
層及びこれら両層間に介在してゲート電極と接するチャ
ネル層を備えた電界効果型トランジスタにおいて、前記
チャネル層の片側又は両側であって前記高不純物濃度活
性層との間に、キャリア濃度が前記チャネル層よりも高
い他のチャネル層を形成したことを特徴とする。
【００１１】第２の本発明に係る電界効果型トランジス
タは、前記他のチャネル層の厚さＷが下式の条件を満た
すように設定されていることを特徴とする。 Ｗ≦（εO ・εS ・Εa ）／（ｑ・Ｎ） 但し、εO ：真空中の誘電率 εS ：他のチャネル層の比誘電率 Εa ：他のチャネル層の臨界電界 ｑ ：電子の単位電荷量 Ｎ ：他のチャネル層のキャリア濃度
タは、前記他のチャネル層の厚さＷが下式の条件を満た
すように設定されていることを特徴とする。 Ｗ≦（εO ・εS ・Εa ）／（ｑ・Ｎ） 但し、εO ：真空中の誘電率 εS ：他のチャネル層の比誘電率 Εa ：他のチャネル層の臨界電界 ｑ ：電子の単位電荷量 Ｎ ：他のチャネル層のキャリア濃度
【００１２】第３の本発明に係る電界効果型トランジス
タは、ドレイン領域を構成する高不純物濃度活性層，ソ
ース領域を構成する高不純物濃度活性層及びこれら両層
間に介在してゲート電極と接するチャネル層を備え、ゲ
ート電極は前記ドレイン領域を構成する高不純物濃度活
性層に対するよりもソース領域を構成する高不純物濃度
活性層により近い位置で前記チャネル層に接触させてあ
る電界効果型トランジスタにおいて、前記チャネル層に
おけるゲート電極と接する位置よりもドレイン領域を構
成する高不純物濃度活性層側寄りの位置に、キャリア濃
度が前記チャネル層よりも高い他のチャネル層を形成し
たことを特徴とする。
タは、ドレイン領域を構成する高不純物濃度活性層，ソ
ース領域を構成する高不純物濃度活性層及びこれら両層
間に介在してゲート電極と接するチャネル層を備え、ゲ
ート電極は前記ドレイン領域を構成する高不純物濃度活
性層に対するよりもソース領域を構成する高不純物濃度
活性層により近い位置で前記チャネル層に接触させてあ
る電界効果型トランジスタにおいて、前記チャネル層に
おけるゲート電極と接する位置よりもドレイン領域を構
成する高不純物濃度活性層側寄りの位置に、キャリア濃
度が前記チャネル層よりも高い他のチャネル層を形成し
たことを特徴とする。
【００１３】第４の本発明に係る電界効果型トランジス
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なる第２のチャネル層とを備えた電界
型トランジスタを製造する方法であって、第１のチャネ
ル層を形成した基板の表面における前記ドレイン領域を
構成する高不純物濃度活性層，ソース領域を構成する高
不純物濃度活性層夫々を形成すべき位置の中間にこれら
両領域間の寸法よりも短い幅寸法を有する所定高さのダ
ミーゲート電極を形成する工程と、このダミーゲート電
極をマスクとして前記基板にその表面に対し非直角の方
向からイオン注入を行って、前記ドレイン領域を構成す
る高不純物濃度活性層，ソース領域を構成する高不純物
濃度活性層を形成する工程と、前記ダミーゲート電極を
マスクとして、前記基板にその表面に対し略直角にイオ
ン注入を行って、前記第１のチャネル層の一部にこれと
キャリア濃度の異なる第２のチャネル層を形成する工程
とを含むことを特徴とする。
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なる第２のチャネル層とを備えた電界
型トランジスタを製造する方法であって、第１のチャネ
ル層を形成した基板の表面における前記ドレイン領域を
構成する高不純物濃度活性層，ソース領域を構成する高
不純物濃度活性層夫々を形成すべき位置の中間にこれら
両領域間の寸法よりも短い幅寸法を有する所定高さのダ
ミーゲート電極を形成する工程と、このダミーゲート電
極をマスクとして前記基板にその表面に対し非直角の方
向からイオン注入を行って、前記ドレイン領域を構成す
る高不純物濃度活性層，ソース領域を構成する高不純物
濃度活性層を形成する工程と、前記ダミーゲート電極を
マスクとして、前記基板にその表面に対し略直角にイオ
ン注入を行って、前記第１のチャネル層の一部にこれと
キャリア濃度の異なる第２のチャネル層を形成する工程
とを含むことを特徴とする。
【００１４】第５の本発明に係る電界効果型トランジス
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なる第２のチャネル層とを備えた電界
型トランジスタを製造する方法であって、前記第１のチ
ャネル層を形成した基板の表面に、第２のチャネル層を
形成すべき領域を除いてその両側の前記第１のチャネル
層、ドレイン領域を構成する高不純物濃度活性層夫々の
形成領域を覆う第１のイオン遮蔽層及び前記第２チャネ
ル層を形成すべき領域を除いて基板表面を覆う第２のイ
オン遮蔽層を形成する工程と、これら両イオン遮蔽層を
マスクとして前記基板にイオンを注入し、第２のチャネ
ル層を形成する工程と、ゲート電極の形成位置を覆う第
１のイオン遮蔽層を除く他の部分の第１，第２のイオン
遮蔽層を選択的に除去し、前記ドレイン領域を構成する
高不純物濃度活性層、ソース領域を構成する高不純物濃
度活性層夫々の形成位置にイオン注入を行う工程とを含
むことを特徴とする。
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なる第２のチャネル層とを備えた電界
型トランジスタを製造する方法であって、前記第１のチ
ャネル層を形成した基板の表面に、第２のチャネル層を
形成すべき領域を除いてその両側の前記第１のチャネル
層、ドレイン領域を構成する高不純物濃度活性層夫々の
形成領域を覆う第１のイオン遮蔽層及び前記第２チャネ
ル層を形成すべき領域を除いて基板表面を覆う第２のイ
オン遮蔽層を形成する工程と、これら両イオン遮蔽層を
マスクとして前記基板にイオンを注入し、第２のチャネ
ル層を形成する工程と、ゲート電極の形成位置を覆う第
１のイオン遮蔽層を除く他の部分の第１，第２のイオン
遮蔽層を選択的に除去し、前記ドレイン領域を構成する
高不純物濃度活性層、ソース領域を構成する高不純物濃
度活性層夫々の形成位置にイオン注入を行う工程とを含
むことを特徴とする。
【００１５】
【作用】第１，第３の本発明にあってはこれによって、
他のチャネル層の存在によりゲート電極とドレインを構
成する高不純物濃度活性層との間の抵抗が低減され、電
界効果型トランジスタとしての相互コンダクタンスが向
上し、ドレインコンダクタンスの低減が可能となる。ま
た第２の本発明にあってはチャネル層の厚さＷをＷ≦
（εO ・εS ・Εa ）／（ｑ・Ｎ）を満たすよう設定す
ることでゲート・ドレイン間逆耐電圧の一層の向上が図
れる。
他のチャネル層の存在によりゲート電極とドレインを構
成する高不純物濃度活性層との間の抵抗が低減され、電
界効果型トランジスタとしての相互コンダクタンスが向
上し、ドレインコンダクタンスの低減が可能となる。ま
た第２の本発明にあってはチャネル層の厚さＷをＷ≦
（εO ・εS ・Εa ）／（ｑ・Ｎ）を満たすよう設定す
ることでゲート・ドレイン間逆耐電圧の一層の向上が図
れる。
【００１６】第４の本発明に係る電界効果型トランジス
タの製造方法は、ダミーゲート電極をマスクとして異な
る２方向からイオン注入を行って、ソース領域，ドレイ
ン領域を形成し、また第２のチャネル層を形成すること
としているから、これらの形成を連続した一連の工程で
行うことが可能となる。
タの製造方法は、ダミーゲート電極をマスクとして異な
る２方向からイオン注入を行って、ソース領域，ドレイ
ン領域を形成し、また第２のチャネル層を形成すること
としているから、これらの形成を連続した一連の工程で
行うことが可能となる。
【００１７】第５の本発明に係る電界効果型トランジス
タの製造方法は、第１，第２のイオン遮蔽層を夫々パタ
ーニングした状態で組合せることにより、同様に第２の
チャネル層，ソース領域，ドレイン領域の形成を効率的
に行うことが可能となる。
タの製造方法は、第１，第２のイオン遮蔽層を夫々パタ
ーニングした状態で組合せることにより、同様に第２の
チャネル層，ソース領域，ドレイン領域の形成を効率的
に行うことが可能となる。
【００１８】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。
具体的に説明する。
【００１９】（実施例１）図１は本発明をMES 電界効果
型トランジスタ(FET) に適用した構成を示す断面構造図
であり、図中１は半絶縁性のGaAs基板１を示している。
GaAs基板１の表面側から所定の深さに渡って導電型がｐ
- 型のバッファ層３内に位置してGaAs基板１の表面側に
導電型がｎ+ 型のドレイン領域（ドレインを構成する高
不純物濃度活性層）５，同じく導電型がｎ+ 型のソース
領域（ソースを構成する高不純物濃度活性層）６が相互
の間に所定の間隔を隔てた状態で夫々GaAs基板１の表面
から所定の深さにわたって形成され、またドレイン領域
５とソース領域６との中間はソース領域６側からドレイ
ン領域５側に向けてその間の長さの過半部にわたって導
電型がｎ型のチャネル層４が、またこのチャネル層４か
らドレイン領域５に至る間には導電型がｎ′型のチャネ
ル層７がGaAs基板１の表面側からチャネル層４の深さと
同じ深さにわたって形成されている。
型トランジスタ(FET) に適用した構成を示す断面構造図
であり、図中１は半絶縁性のGaAs基板１を示している。
GaAs基板１の表面側から所定の深さに渡って導電型がｐ
- 型のバッファ層３内に位置してGaAs基板１の表面側に
導電型がｎ+ 型のドレイン領域（ドレインを構成する高
不純物濃度活性層）５，同じく導電型がｎ+ 型のソース
領域（ソースを構成する高不純物濃度活性層）６が相互
の間に所定の間隔を隔てた状態で夫々GaAs基板１の表面
から所定の深さにわたって形成され、またドレイン領域
５とソース領域６との中間はソース領域６側からドレイ
ン領域５側に向けてその間の長さの過半部にわたって導
電型がｎ型のチャネル層４が、またこのチャネル層４か
らドレイン領域５に至る間には導電型がｎ′型のチャネ
ル層７がGaAs基板１の表面側からチャネル層４の深さと
同じ深さにわたって形成されている。
【００２０】このチャネル層７のキャリア濃度はチャネ
ル層４のそれよりも大きく、且つドレイン領域５，ソー
ス領域６のそれよりも小さく設定されている。なおチャ
ネル層４の厚さＷは下式の条件を満たすように設定され
ている。 Ｗ≦（εO ・εS ・Εa ）／（ｑ・Ｎ） 但し、εO ：真空中の誘電率 εS ：他のチャネル層の比誘電率 Εa ：他のチャネル層の臨界電界 ｑ ：電子の単位電荷量 Ｎ ：他のチャネル層のキャリア濃度
ル層４のそれよりも大きく、且つドレイン領域５，ソー
ス領域６のそれよりも小さく設定されている。なおチャ
ネル層４の厚さＷは下式の条件を満たすように設定され
ている。 Ｗ≦（εO ・εS ・Εa ）／（ｑ・Ｎ） 但し、εO ：真空中の誘電率 εS ：他のチャネル層の比誘電率 Εa ：他のチャネル層の臨界電界 ｑ ：電子の単位電荷量 Ｎ ：他のチャネル層のキャリア濃度
【００２１】一方GaAs基板１の表面には前記ドレイン領
域５と対応する位置にこれに接してドレイン電極９が、
またソース領域６と対応する位置にはこれに接してソー
ス電極10が、更に前記チャネル層４と対応する位置には
これに接してゲート電極11が夫々形成されている。ゲー
ト電極11とドレイン電極９、ソース電極10との間及びゲ
ート電極11とドレイン領域５、ソース領域６及びチャネ
ル層７との間はSiＮ膜２，SiＯ2 膜８を積層形成してな
る絶縁膜にて非接触状態としてある。
域５と対応する位置にこれに接してドレイン電極９が、
またソース領域６と対応する位置にはこれに接してソー
ス電極10が、更に前記チャネル層４と対応する位置には
これに接してゲート電極11が夫々形成されている。ゲー
ト電極11とドレイン電極９、ソース電極10との間及びゲ
ート電極11とドレイン領域５、ソース領域６及びチャネ
ル層７との間はSiＮ膜２，SiＯ2 膜８を積層形成してな
る絶縁膜にて非接触状態としてある。
【００２２】図２は上述した如き本発明を適用した電界
効果型トランジスタ（ゲート長0.9μm,ゲート幅100 μ
m)のドレイン電圧（ソース・ドレイン間電圧）Ｖd とド
レイン電流（ソース・ドレイン間電流）Ｉd との関係を
示すグラフであり、横軸にドレイン電圧Ｖd(V)を、また
縦軸にドレイン電流Ｉd(mA) をとって示してある。この
グラフを図15に示す従来の電界効果型トランジスタの特
性と対比すれば明らかな如く、従来の電界効果型トラン
ジスタでは5.00(V) を越える領域でドレイン電流Ｉd が
急激に変化しているのに対し、本発明に係る電界効果型
トランジスタでは1.0 〜10.00(V)の範囲内でドレイン電
流Ｉd に殆ど変化がなく、換言すればドレインコンダク
タンスが小さく、トランジスタの静特性の大幅な向上が
認められる。
効果型トランジスタ（ゲート長0.9μm,ゲート幅100 μ
m)のドレイン電圧（ソース・ドレイン間電圧）Ｖd とド
レイン電流（ソース・ドレイン間電流）Ｉd との関係を
示すグラフであり、横軸にドレイン電圧Ｖd(V)を、また
縦軸にドレイン電流Ｉd(mA) をとって示してある。この
グラフを図15に示す従来の電界効果型トランジスタの特
性と対比すれば明らかな如く、従来の電界効果型トラン
ジスタでは5.00(V) を越える領域でドレイン電流Ｉd が
急激に変化しているのに対し、本発明に係る電界効果型
トランジスタでは1.0 〜10.00(V)の範囲内でドレイン電
流Ｉd に殆ど変化がなく、換言すればドレインコンダク
タンスが小さく、トランジスタの静特性の大幅な向上が
認められる。
【００２３】図３は本発明を適用した電界効果型トラン
ジスタのゲート電圧Ｖg ，ドレイン電流Ｉd , 相互コン
ダクタンスｇm の関係を示すグラフであり、横軸にゲー
ト電圧Ｖg(V)を、また縦軸にドレイン電流Ｉd(mA) , 相
互コンダクタンスｇm(mS) をとって示してある。このグ
ラフを図19に示す従来の電界効果型トランジスタの特性
と対比すれば明らかな如く、本発明の電界効果型トラン
ジスタでは正側のゲート電圧領域においてもドレイン電
流Ｉd , 相互コンダクタンスｇm が大きくなっており、
特性の向上が認められる。
ジスタのゲート電圧Ｖg ，ドレイン電流Ｉd , 相互コン
ダクタンスｇm の関係を示すグラフであり、横軸にゲー
ト電圧Ｖg(V)を、また縦軸にドレイン電流Ｉd(mA) , 相
互コンダクタンスｇm(mS) をとって示してある。このグ
ラフを図19に示す従来の電界効果型トランジスタの特性
と対比すれば明らかな如く、本発明の電界効果型トラン
ジスタでは正側のゲート電圧領域においてもドレイン電
流Ｉd , 相互コンダクタンスｇm が大きくなっており、
特性の向上が認められる。
【００２４】図４は本発明を適用した電界効果型トラン
ジスタにおけるゲート・ドレイン間逆方向電流電圧特性
の関係を示すグラフであり、横軸にゲート・ドレイン間
逆方向電圧ＶRgd (V) を、また縦軸にゲート・ドレイン
間逆方向電流ＩRgd (A) をとって示してある。このグラ
フを図20に示すグラフと対比すれば明らかなように本発
明に係る電界効果型トランジスタは従来の電界効果型ト
ランジスタに比較してゲート・ドレイン間逆方向電流値
の目安とされる10-5(A) に達する迄のＶRgd に未だ十分
な余裕が認められ、逆耐圧が向上していることが認めら
れる。
ジスタにおけるゲート・ドレイン間逆方向電流電圧特性
の関係を示すグラフであり、横軸にゲート・ドレイン間
逆方向電圧ＶRgd (V) を、また縦軸にゲート・ドレイン
間逆方向電流ＩRgd (A) をとって示してある。このグラ
フを図20に示すグラフと対比すれば明らかなように本発
明に係る電界効果型トランジスタは従来の電界効果型ト
ランジスタに比較してゲート・ドレイン間逆方向電流値
の目安とされる10-5(A) に達する迄のＶRgd に未だ十分
な余裕が認められ、逆耐圧が向上していることが認めら
れる。
【００２５】次に上述した如き本発明に係る電界効果型
トランジスタを本発明に係る製造方法により製造する場
合について具体的に説明する。図５，図６は前述した如
き本発明を適用した電界効果型トランジスタの製造方法
の主要製造工程を示す工程説明図である。図５(a) に示
す如く半絶縁性のGaAs基板１の表面にスルーイオン注入
用の厚さ150 ÅのSiＮ膜2aを積層形成し、図５(b) に示
す如くレジスト21をパターニングした後、先ずGaAs基板
１の表面側からイオン注入法によりMgを所定深さに迄注
入して導電型がｐ- 型のバッファ層３を形成し、続いて
同じくSiＮ膜2aを通じてGaAs基板１内にイオン注入法に
よりSiをその表面から前記バッファ層３よりも浅い一様
な深さに注入して導電型がｎ型のチャネル層４を形成す
る。
トランジスタを本発明に係る製造方法により製造する場
合について具体的に説明する。図５，図６は前述した如
き本発明を適用した電界効果型トランジスタの製造方法
の主要製造工程を示す工程説明図である。図５(a) に示
す如く半絶縁性のGaAs基板１の表面にスルーイオン注入
用の厚さ150 ÅのSiＮ膜2aを積層形成し、図５(b) に示
す如くレジスト21をパターニングした後、先ずGaAs基板
１の表面側からイオン注入法によりMgを所定深さに迄注
入して導電型がｐ- 型のバッファ層３を形成し、続いて
同じくSiＮ膜2aを通じてGaAs基板１内にイオン注入法に
よりSiをその表面から前記バッファ層３よりも浅い一様
な深さに注入して導電型がｎ型のチャネル層４を形成す
る。
【００２６】バッファ層３の注入条件はドーパントとし
てMgを用い、注入エネルギ:170keV，注入量：１×1012
／cm2 とし、またチャネル層４の注入条件はドーパント
としてSiを用い、注入エネルギ:100keV ，注入量：２×
1012／cm2 とする。図５(c) に示す如くレジスト21及び
SiＮ膜2aを除去した後、再びアニ−ル処理に耐えうるよ
う厚さ500 ÅのSiＮ膜2bを積層形成し、図５(d)に示す
如くこのSiＮ膜2b上にダミーゲート電極形成のためのレ
ジスト22をパターニングし、更に図５(e) に示す如くオ
フセットパターン形成のためレジスト22とは感光波長の
異なるレジスト23をパターニングする。
てMgを用い、注入エネルギ:170keV，注入量：１×1012
／cm2 とし、またチャネル層４の注入条件はドーパント
としてSiを用い、注入エネルギ:100keV ，注入量：２×
1012／cm2 とする。図５(c) に示す如くレジスト21及び
SiＮ膜2aを除去した後、再びアニ−ル処理に耐えうるよ
う厚さ500 ÅのSiＮ膜2bを積層形成し、図５(d)に示す
如くこのSiＮ膜2b上にダミーゲート電極形成のためのレ
ジスト22をパターニングし、更に図５(e) に示す如くオ
フセットパターン形成のためレジスト22とは感光波長の
異なるレジスト23をパターニングする。
【００２７】レジスト22，23をマスクとして図５(f) に
示す如くイオン注入法によりSiをGaAs基板１の表面から
所定深さに迄注入し、導電型がｎ+ 型のイオン注入層で
あるドレイン領域（ドレインを構成する高不純物濃度活
性層）５，ソース領域（ソースを構成する高不純物濃度
活性層）６を形成する。ドレイン領域５とソース領域６
との間の間隔は4.1 μm 程度である。
示す如くイオン注入法によりSiをGaAs基板１の表面から
所定深さに迄注入し、導電型がｎ+ 型のイオン注入層で
あるドレイン領域（ドレインを構成する高不純物濃度活
性層）５，ソース領域（ソースを構成する高不純物濃度
活性層）６を形成する。ドレイン領域５とソース領域６
との間の間隔は4.1 μm 程度である。
【００２８】これらドレイン領域５，ソース領域６を形
成するための注入条件は、ドーパントとしてSiを用い、
注入エネルギ:90keV，注入量：５×1013／cm2 である。
図５(g) に示す如くオフセットパターン用のレジスト23
を除去した後、図６(a) に示す如くレジスト22をマスク
としてイオン追加注入法にてSiを注入し、ドレイン領域
５の両側に接して導電型がｎ′型のチャネル層７を形成
する。このイオン追加注入の条件は、ドーパントとして
Siを用い、注入エネルギ:70keV，注入量：２×1012／cm
2 である。
成するための注入条件は、ドーパントとしてSiを用い、
注入エネルギ:90keV，注入量：５×1013／cm2 である。
図５(g) に示す如くオフセットパターン用のレジスト23
を除去した後、図６(a) に示す如くレジスト22をマスク
としてイオン追加注入法にてSiを注入し、ドレイン領域
５の両側に接して導電型がｎ′型のチャネル層７を形成
する。このイオン追加注入の条件は、ドーパントとして
Siを用い、注入エネルギ:70keV，注入量：２×1012／cm
2 である。
【００２９】図７はキャリア濃度を種々変化させたとき
のｎ′型チャネル層７の厚さと逆方向ブレークダウン電
圧との関係を示すグラフであり、横軸に導電型がｎ′型
チャネル層７の厚さ（μm)を、また縦軸に逆方向ブレー
クダウン電圧(V) をとって示してある。このグラフから
明らかな如く、先ず必要な逆方向ブレークダウン電圧
(V) を定め、またチャネル層７の厚さ（μm ）を定めれ
ばチャネル層７を得るに必要なイオン注入量が決まるた
め、チャネル層４とチャネル層７とのキャリア濃度の差
に相当する分のSiをイオン追加注入することで必要な注
入量をもつチャネル層７を得ることが可能となる。なお
チャネル層７の厚さは、チャネル層４の厚さと同じ又は
これよりも薄い範囲とする。
のｎ′型チャネル層７の厚さと逆方向ブレークダウン電
圧との関係を示すグラフであり、横軸に導電型がｎ′型
チャネル層７の厚さ（μm)を、また縦軸に逆方向ブレー
クダウン電圧(V) をとって示してある。このグラフから
明らかな如く、先ず必要な逆方向ブレークダウン電圧
(V) を定め、またチャネル層７の厚さ（μm ）を定めれ
ばチャネル層７を得るに必要なイオン注入量が決まるた
め、チャネル層４とチャネル層７とのキャリア濃度の差
に相当する分のSiをイオン追加注入することで必要な注
入量をもつチャネル層７を得ることが可能となる。なお
チャネル層７の厚さは、チャネル層４の厚さと同じ又は
これよりも薄い範囲とする。
【００３０】次に図６(b) に示す如くダミーゲート電極
用のレジスト22をＯプラズマを用いたエッチング法によ
り当初の幅寸法1.3(μm)を0.9(μm)程度に迄細線化し、
各レジスト22′をチャネル層４の幅方向の略中央部に位
置させるよう成形した後、図６(c) に示す如く、この細
線化したレジスト22′を含むSiＮ膜2bの全面に、電子サ
イクロトロン共鳴励起CVD 法により厚さ2500Å程度のSi
Ｏ2 膜８を形成する。
用のレジスト22をＯプラズマを用いたエッチング法によ
り当初の幅寸法1.3(μm)を0.9(μm)程度に迄細線化し、
各レジスト22′をチャネル層４の幅方向の略中央部に位
置させるよう成形した後、図６(c) に示す如く、この細
線化したレジスト22′を含むSiＮ膜2bの全面に、電子サ
イクロトロン共鳴励起CVD 法により厚さ2500Å程度のSi
Ｏ2 膜８を形成する。
【００３１】図６(d) に示す如くダミーゲート電極用の
レジスト22′をリフトオフし、SiＮ膜2bを露出させた状
態でランプアニール処理を施す。ランプアニールはＮ2
雰囲気下で850 ℃にて５秒程度行う。アニール処理後に
おけるドレイン領域５，ソース領域６の厚さは0.2 μm
，キャリア濃度：２×1018／cm3 、またチャネル層４
の厚さは0.15μm ，キャリア濃度：１×1017／cm3 、チ
ャネル層７の厚さは0.15μm ，キャリア濃度：２×1017
／cm3 である。
レジスト22′をリフトオフし、SiＮ膜2bを露出させた状
態でランプアニール処理を施す。ランプアニールはＮ2
雰囲気下で850 ℃にて５秒程度行う。アニール処理後に
おけるドレイン領域５，ソース領域６の厚さは0.2 μm
，キャリア濃度：２×1018／cm3 、またチャネル層４
の厚さは0.15μm ，キャリア濃度：１×1017／cm3 、チ
ャネル層７の厚さは0.15μm ，キャリア濃度：２×1017
／cm3 である。
【００３２】次に図６(e) に示す如くドレイン領域５，
ソース領域６夫々と対応する位置のSiＮ膜2b, SiＯ2 膜
８をエッチング除去し、ドレイン領域５，ソース領域６
の表面を露出させ、ここに夫々Au,Ge 合金等からなるド
レイン電極９，ソース電極10を形成する。そして図６
(f) に示す如く先に露出させてあるｎ型のチャネル層４
と対応する位置のSiＮ膜2bをエッチング除去して、ｎ型
のチャネル層４を露出させ、これに接触させてTi,Al 等
からなるゲート電極11を形成する。
ソース領域６夫々と対応する位置のSiＮ膜2b, SiＯ2 膜
８をエッチング除去し、ドレイン領域５，ソース領域６
の表面を露出させ、ここに夫々Au,Ge 合金等からなるド
レイン電極９，ソース電極10を形成する。そして図６
(f) に示す如く先に露出させてあるｎ型のチャネル層４
と対応する位置のSiＮ膜2bをエッチング除去して、ｎ型
のチャネル層４を露出させ、これに接触させてTi,Al 等
からなるゲート電極11を形成する。
【００３３】（実施例２）図８は本発明を適用した電界
効果型トランジスタの他の製造方法を示す工程説明図で
あり、先ず図８(a) に示す如くGaAs基板１上の表面にス
ルーイオン注入用のSiＮ膜2aを積層形成し、SiＮ膜2aの
表面側からイオン注入法により基板１の表面から所定深
さにわたって導電型がｎ型のチャネル層４を形成する。
SiＮ膜2aの表面にレジスト(PMMA)22を略１μm 程度の厚
さに塗布し、これを露光, 現像によりパターニングし、
図８(b) に示す如きダミーゲート電極22a を形成する。
中央部に位置するダミーゲート電極22a の幅寸法は１μ
m 程度である。
効果型トランジスタの他の製造方法を示す工程説明図で
あり、先ず図８(a) に示す如くGaAs基板１上の表面にス
ルーイオン注入用のSiＮ膜2aを積層形成し、SiＮ膜2aの
表面側からイオン注入法により基板１の表面から所定深
さにわたって導電型がｎ型のチャネル層４を形成する。
SiＮ膜2aの表面にレジスト(PMMA)22を略１μm 程度の厚
さに塗布し、これを露光, 現像によりパターニングし、
図８(b) に示す如きダミーゲート電極22a を形成する。
中央部に位置するダミーゲート電極22a の幅寸法は１μ
m 程度である。
【００３４】図８(c) に示す如くレジスト22（ダミーゲ
ート電極22a を含む) をマスクとしてSiＮ膜2aの上方か
らこれに対して60°の角度でイオン注入を行い、レジス
ト22下及びレジスト22の影となった部分を除く位置に、
基板１の表面から前記チャネル層４よりも深く導電型が
ｎ+ 型のドレイン領域５、ソース領域６を形成する。ド
レイン領域５とソース領域６との間の間隔は1.5 μm程
度である。
ート電極22a を含む) をマスクとしてSiＮ膜2aの上方か
らこれに対して60°の角度でイオン注入を行い、レジス
ト22下及びレジスト22の影となった部分を除く位置に、
基板１の表面から前記チャネル層４よりも深く導電型が
ｎ+ 型のドレイン領域５、ソース領域６を形成する。ド
レイン領域５とソース領域６との間の間隔は1.5 μm程
度である。
【００３５】次に図８(d) に示す如く、同じくレジスト
22（ダミーゲート電極22a を含む)をマスクとしてSiＮ
膜2aの表面に対し直角にイオン注入を行い、チャネル層
４の一部を導電型がｎ′型のチャネル層７とする。この
チャネル層７の幅は略0.5 μm 程度となる。その後は幅
１μm 程度の各ダミーゲート電極22a を、例えばＯ2 プ
ラズマを用いてエッチングし、図８(e) に示す如く幅0.
5 μm 程度に迄夫々細線化したダミーゲート電極22b と
し、全面にECR プラズマCVD 法によりSiＯ2 膜８を積層
する。レジスト22（ダミーゲート電極22a,22b を含む)
をアセトンを用いてリフトオフした後、アニールを行
う。この際、SiＮ膜2aがキャップとして機能する。
22（ダミーゲート電極22a を含む)をマスクとしてSiＮ
膜2aの表面に対し直角にイオン注入を行い、チャネル層
４の一部を導電型がｎ′型のチャネル層７とする。この
チャネル層７の幅は略0.5 μm 程度となる。その後は幅
１μm 程度の各ダミーゲート電極22a を、例えばＯ2 プ
ラズマを用いてエッチングし、図８(e) に示す如く幅0.
5 μm 程度に迄夫々細線化したダミーゲート電極22b と
し、全面にECR プラズマCVD 法によりSiＯ2 膜８を積層
する。レジスト22（ダミーゲート電極22a,22b を含む)
をアセトンを用いてリフトオフした後、アニールを行
う。この際、SiＮ膜2aがキャップとして機能する。
【００３６】次にドレイン領域５，ソース領域６夫々と
を対応する位置のSiＯ2 膜８，SiＮ膜2aをエッチング除
去し、夫々ドレイン領域５，ソース領域６の表面を露出
させ、ここにドレイン電極９，ソース電極10を形成す
る。導電型がｎ型のチャネル層４と対応する位置のSiＮ
膜2aをエッチング除去してｎ型のチャネル層４を露出さ
せ、これに接触させてゲート電極11を形成する。各層及
び膜の形成に使用する材料の材質、各イオン注入条件、
エッチング条件、アニール条件等は実施例１の場合と実
質的に同じである。
を対応する位置のSiＯ2 膜８，SiＮ膜2aをエッチング除
去し、夫々ドレイン領域５，ソース領域６の表面を露出
させ、ここにドレイン電極９，ソース電極10を形成す
る。導電型がｎ型のチャネル層４と対応する位置のSiＮ
膜2aをエッチング除去してｎ型のチャネル層４を露出さ
せ、これに接触させてゲート電極11を形成する。各層及
び膜の形成に使用する材料の材質、各イオン注入条件、
エッチング条件、アニール条件等は実施例１の場合と実
質的に同じである。
【００３７】図９は上述した如き実施例２に示す方法に
より得た電界効果型トランジスタのドレイン電圧（ソー
ス・ドレイン間電圧）Ｖd とドレイン電流（ソース・ド
レイン間電流）Ｉd との関係を示すグラフであり、横軸
にソース，ドレイン間電圧Ｖd(Ｖ）を、また縦軸にソー
ス・ドレイン間電流Ｉd(mA) をとって示してある。この
グラフから明らかな如くソース・ドレイン間電圧を10Ｖ
以上に印加しても、ソース・ドレイン間電流は略一定に
維持されており、極めて良好な飽和特性が得られている
ことが解る。
より得た電界効果型トランジスタのドレイン電圧（ソー
ス・ドレイン間電圧）Ｖd とドレイン電流（ソース・ド
レイン間電流）Ｉd との関係を示すグラフであり、横軸
にソース，ドレイン間電圧Ｖd(Ｖ）を、また縦軸にソー
ス・ドレイン間電流Ｉd(mA) をとって示してある。この
グラフから明らかな如くソース・ドレイン間電圧を10Ｖ
以上に印加しても、ソース・ドレイン間電流は略一定に
維持されており、極めて良好な飽和特性が得られている
ことが解る。
【００３８】上述した如き特性を有する電界効果型トラ
ンジスタTrを、例えば図10に示す如くゲートとドレイン
とを短絡させて接地すると共に、ドレイン側に電圧ＶDD
を印加したとすると、ソース側に定電流を流すうえで必
要とされるソース電極に印加可能な電圧は、1.5 〜12Ｖ
の範囲となり、ソース電極に他のデバイスを付加するこ
とが可能で、回路設計の拘束条件が緩和されて柔軟とな
る効果が得られる。
ンジスタTrを、例えば図10に示す如くゲートとドレイン
とを短絡させて接地すると共に、ドレイン側に電圧ＶDD
を印加したとすると、ソース側に定電流を流すうえで必
要とされるソース電極に印加可能な電圧は、1.5 〜12Ｖ
の範囲となり、ソース電極に他のデバイスを付加するこ
とが可能で、回路設計の拘束条件が緩和されて柔軟とな
る効果が得られる。
【００３９】図11(a) は実施例２に示す方法で得た電界
効果型トランジスタTrを用いて構成したパルスジェネレ
ータの回路図であり、ゲート電極に電源Ｅの正極側を接
続して、正のバイアス電圧を印加し、またドレイン電極
には電圧ＶDDを印加し、更にソース電極は途中に抵抗Ｒ
及びサイリスタＤj を介在させて接地してある。而し
て、いまドレイン電極から図11(b) に示す如き正弦波の
入力信号を入力したとすると、電界効果型トランジスタ
に流れる電流は前述の如く1.5 〜12Ｖの範囲内では変化
することなく定電流となるから、前記入力信号の振幅は
12Ｖの範囲であれば定電流を維持し得る。例えば入力信
号の振幅が10Ｖの正弦波であるとすると、電圧が1.5 〜
10Ｖの範囲内では図11(c) に示す如き定電流Ｉ1 が流
れ、この範囲を越える電圧が印加されたときは電流は殆
ど０となる。
効果型トランジスタTrを用いて構成したパルスジェネレ
ータの回路図であり、ゲート電極に電源Ｅの正極側を接
続して、正のバイアス電圧を印加し、またドレイン電極
には電圧ＶDDを印加し、更にソース電極は途中に抵抗Ｒ
及びサイリスタＤj を介在させて接地してある。而し
て、いまドレイン電極から図11(b) に示す如き正弦波の
入力信号を入力したとすると、電界効果型トランジスタ
に流れる電流は前述の如く1.5 〜12Ｖの範囲内では変化
することなく定電流となるから、前記入力信号の振幅は
12Ｖの範囲であれば定電流を維持し得る。例えば入力信
号の振幅が10Ｖの正弦波であるとすると、電圧が1.5 〜
10Ｖの範囲内では図11(c) に示す如き定電流Ｉ1 が流
れ、この範囲を越える電圧が印加されたときは電流は殆
ど０となる。
【００４０】Ｒ・Ｉ1 の値を小さくすれば抵抗Ｒによる
電圧降下は小さいため、ソース電位は略０となり、出力
電圧は図11(d) に示す如くになる。図11(d) は横軸に時
間ｔを、また縦軸に出力電圧Ｖout をとって示す波形図
である。この波形図から明らかな如く整ったパルスが得
られていることが解る。このような実施例２にあっては
導電型がｎ型，ｎ′型の各チャネル層４，７の形成はイ
オン注入を斜め上方及び真上からの２方向から行うこと
で両工程を連続して行うことが可能となり、工程が簡略
化される利点を有する。
電圧降下は小さいため、ソース電位は略０となり、出力
電圧は図11(d) に示す如くになる。図11(d) は横軸に時
間ｔを、また縦軸に出力電圧Ｖout をとって示す波形図
である。この波形図から明らかな如く整ったパルスが得
られていることが解る。このような実施例２にあっては
導電型がｎ型，ｎ′型の各チャネル層４，７の形成はイ
オン注入を斜め上方及び真上からの２方向から行うこと
で両工程を連続して行うことが可能となり、工程が簡略
化される利点を有する。
【００４１】（実施例３）図12, 図13は本発明の更に他
の実施例を示す工程説明図であり、図12(a) に示す如く
半絶縁性材料であるGaAs製の基板１の表面にECR-CVD 法
を用いて厚さ500ÅのSiＮ膜2aを形成し、このSiＮ膜2a
の表面にレジスト21を塗布してパターニングし、このレ
ジスト21をマスクとしてSiＮ膜2aの表面側からイオン注
入法により導電型がｎ型のチャネル層４を形成する。前
記レジスト21及びSiＮ膜2aを一旦除去した後、基板１に
プレアニールを施し、その後、図12(b) に示す如く再度
SiＮ膜2bを形成し、このSiＮ膜2b上にレジスト22を塗布
して、これをパターニングした後、更にこのレジスト22
上にチャネル層７を形成すべき位置を除いて他のレジス
ト23を塗布してチャネル層７を形成すべき位置に露出し
ているSiＮ膜2bを通してイオン注入を行い、ｎ型のチャ
ネル層４よりも深くｎ+ 型のチャネル層７を形成する。
の実施例を示す工程説明図であり、図12(a) に示す如く
半絶縁性材料であるGaAs製の基板１の表面にECR-CVD 法
を用いて厚さ500ÅのSiＮ膜2aを形成し、このSiＮ膜2a
の表面にレジスト21を塗布してパターニングし、このレ
ジスト21をマスクとしてSiＮ膜2aの表面側からイオン注
入法により導電型がｎ型のチャネル層４を形成する。前
記レジスト21及びSiＮ膜2aを一旦除去した後、基板１に
プレアニールを施し、その後、図12(b) に示す如く再度
SiＮ膜2bを形成し、このSiＮ膜2b上にレジスト22を塗布
して、これをパターニングした後、更にこのレジスト22
上にチャネル層７を形成すべき位置を除いて他のレジス
ト23を塗布してチャネル層７を形成すべき位置に露出し
ているSiＮ膜2bを通してイオン注入を行い、ｎ型のチャ
ネル層４よりも深くｎ+ 型のチャネル層７を形成する。
【００４２】レジスト23を除去した後、図12(c) に示す
如くレジスト22に対しＯ2 プラズマを用いてエッチング
を施し、その幅及び厚さを縮小させた後、ECR プラズマ
CVD法を用いてレジスト22の表面を含む全面にわたってS
iＯ2 膜８を形成し、ソース領域、ドレイン領域形成位
置を除く他の部分にレジスト24をパターニングする。
如くレジスト22に対しＯ2 プラズマを用いてエッチング
を施し、その幅及び厚さを縮小させた後、ECR プラズマ
CVD法を用いてレジスト22の表面を含む全面にわたってS
iＯ2 膜８を形成し、ソース領域、ドレイン領域形成位
置を除く他の部分にレジスト24をパターニングする。
【００４３】次に図12(d) に示すレジスト22の表面を覆
うSiＯ2 膜８のうちレジスト22の側面を覆う部分のSiＯ
2 膜８に対しスライトエッチングを施してこれを除去し
た後、レジスト24及び側面のSiＯ2 膜８を除去されたレ
ジスト22をリフトオフする。なお、ソース領域, ドレイ
ン領域形成位置を除く部分、例えばゲート電極形成位置
のレジスト22はSiＯ2 膜８に被覆された状態に維持され
ているため除去されることはない。この状態でSiＯ2 膜
８及びSiＮ膜2bの上方からイオン注入を行い、基板１の
表面から所定深さにわたって導電型がｎ- 型のドレイン
領域５，ソース領域６を形成する。
うSiＯ2 膜８のうちレジスト22の側面を覆う部分のSiＯ
2 膜８に対しスライトエッチングを施してこれを除去し
た後、レジスト24及び側面のSiＯ2 膜８を除去されたレ
ジスト22をリフトオフする。なお、ソース領域, ドレイ
ン領域形成位置を除く部分、例えばゲート電極形成位置
のレジスト22はSiＯ2 膜８に被覆された状態に維持され
ているため除去されることはない。この状態でSiＯ2 膜
８及びSiＮ膜2bの上方からイオン注入を行い、基板１の
表面から所定深さにわたって導電型がｎ- 型のドレイン
領域５，ソース領域６を形成する。
【００４４】次にSiＯ2 膜８に被覆されて残留している
レジスト22を除去すべくその側壁を覆っている部分のSi
Ｏ2 膜８に対しスライトエッチングを施し、残留するレ
ジスト22をリフトオフする。これによって図13(a) に示
す如く、ソース電極, ドレイン電極及びゲート電極を形
成すべき領域のSiＮ膜2bが露出した状態となる。短時間
のアニールを施した後、図13(b) に示す如くレジスト25
を塗布し、ドレイン,ソース電極９，10の形成域を除く
態様でパターニングし、全面に電極材料膜を形成し、こ
れをパターニングしてドレイン電極９，ソース電極10を
夫々形成した後、レジストをリフトオフする。
レジスト22を除去すべくその側壁を覆っている部分のSi
Ｏ2 膜８に対しスライトエッチングを施し、残留するレ
ジスト22をリフトオフする。これによって図13(a) に示
す如く、ソース電極, ドレイン電極及びゲート電極を形
成すべき領域のSiＮ膜2bが露出した状態となる。短時間
のアニールを施した後、図13(b) に示す如くレジスト25
を塗布し、ドレイン,ソース電極９，10の形成域を除く
態様でパターニングし、全面に電極材料膜を形成し、こ
れをパターニングしてドレイン電極９，ソース電極10を
夫々形成した後、レジストをリフトオフする。
【００４５】更に図13(c) に示す如く、ゲート電極11の
形成域を除く態様でレジスト26をパターニング形成し、
全面に電極材料膜を形成し、これをパターニングしてゲ
ート電極11を形成した後、図13(d)に示す如くレジスト2
6をリフトオフし、電界効果型トランジスタを形成す
る。
形成域を除く態様でレジスト26をパターニング形成し、
全面に電極材料膜を形成し、これをパターニングしてゲ
ート電極11を形成した後、図13(d)に示す如くレジスト2
6をリフトオフし、電界効果型トランジスタを形成す
る。
【００４６】（実施例４）図14は本発明の更に他の実施
例を示す電界効果型トランジスタの断面構造図であり、
この実施例４にあっては、チャネル層４の両側、即ちチ
ャネル層４とドレイン領域５，ソース領域６との間に夫
々第２のチャネル層７，７′が形成されている。即ちGa
As基板１の表面側から所定の深さに渡って導電型がｐ-
型のバッファ層３内に位置してGaAs基板１の表面側に導
電型がｎ+ 型のドレイン領域（ドレインを構成する高不
純物濃度活性層）５，同じく導電型がｎ+ 型のソース領
域（ソースを構成する高不純物濃度活性層）６が相互の
間に所定の間隔を隔てた状態で夫々GaAs基板１の表面か
ら所定の深さにわたって形成され、またドレイン領域５
とソース領域６との中間にはその略中央部に導電型がｎ
型のチャネル層４が、またこのチャネル層４の両側、即
ちドレイン領域５，ソース領域６にわたる間には導電型
がｎ′型のチャネル層７，７′がGaAs基板１の表面側か
らチャネル層４の深さと同じ深さにわたって形成されて
いる。
例を示す電界効果型トランジスタの断面構造図であり、
この実施例４にあっては、チャネル層４の両側、即ちチ
ャネル層４とドレイン領域５，ソース領域６との間に夫
々第２のチャネル層７，７′が形成されている。即ちGa
As基板１の表面側から所定の深さに渡って導電型がｐ-
型のバッファ層３内に位置してGaAs基板１の表面側に導
電型がｎ+ 型のドレイン領域（ドレインを構成する高不
純物濃度活性層）５，同じく導電型がｎ+ 型のソース領
域（ソースを構成する高不純物濃度活性層）６が相互の
間に所定の間隔を隔てた状態で夫々GaAs基板１の表面か
ら所定の深さにわたって形成され、またドレイン領域５
とソース領域６との中間にはその略中央部に導電型がｎ
型のチャネル層４が、またこのチャネル層４の両側、即
ちドレイン領域５，ソース領域６にわたる間には導電型
がｎ′型のチャネル層７，７′がGaAs基板１の表面側か
らチャネル層４の深さと同じ深さにわたって形成されて
いる。
【００４７】このチャネル層７，７′のキャリア濃度は
チャネル層４のそれよりも大きく、且つドレイン領域
５，ソース領域６のそれよりも小さく設定されている。
なおチャネル層４の厚さＷは図１に示す実施例と同様に
設定されている。他の構成は実施例１に示す構成と実質
的に同じであり、対応する部分に同じ符号を付して説明
を省略する。
チャネル層４のそれよりも大きく、且つドレイン領域
５，ソース領域６のそれよりも小さく設定されている。
なおチャネル層４の厚さＷは図１に示す実施例と同様に
設定されている。他の構成は実施例１に示す構成と実質
的に同じであり、対応する部分に同じ符号を付して説明
を省略する。
【００４８】次に上述した実施例４に示す電界効果型ト
ランジスタの製造過程について図15, 図16に基づき説明
する。図15，図16は図14に示す如き電界効果型トランジ
スタの製造方法の主要工程を示す工程説明図である。図
15(a) 〜図15(d) 迄の工程は図５(a) 〜図５(d) に示す
実施例１の製造工程と実施的に同じである。
ランジスタの製造過程について図15, 図16に基づき説明
する。図15，図16は図14に示す如き電界効果型トランジ
スタの製造方法の主要工程を示す工程説明図である。図
15(a) 〜図15(d) 迄の工程は図５(a) 〜図５(d) に示す
実施例１の製造工程と実施的に同じである。
【００４９】図15(c) に示す如くレジスト21及びSiＮ膜
2aを除去した後、再びアニ−ル処理に耐えうるよう厚さ
500 ÅのSiＮ膜2bを積層形成し、図15(d) に示す如くこ
のSiＮ膜2b上にダミーゲート電極形成のためのレジスト
22をパターニングし、レジスト22をマスクとして図15
(e) に示す如くイオン注入法によりSiをGaAs基板１の表
面から所定深さに迄注入し、導電型がｎ+ 型のイオン注
入層であるドレイン領域（ドレインを構成する高不純物
濃度活性層）５，ソース領域（ソースを構成する高不純
物濃度活性層）６を形成する。ドレイン領域５とソース
領域６との間の間隔は２μm 程度である。
2aを除去した後、再びアニ−ル処理に耐えうるよう厚さ
500 ÅのSiＮ膜2bを積層形成し、図15(d) に示す如くこ
のSiＮ膜2b上にダミーゲート電極形成のためのレジスト
22をパターニングし、レジスト22をマスクとして図15
(e) に示す如くイオン注入法によりSiをGaAs基板１の表
面から所定深さに迄注入し、導電型がｎ+ 型のイオン注
入層であるドレイン領域（ドレインを構成する高不純物
濃度活性層）５，ソース領域（ソースを構成する高不純
物濃度活性層）６を形成する。ドレイン領域５とソース
領域６との間の間隔は２μm 程度である。
【００５０】図15(f) に示す如くダミーゲート電極用の
レジスト22をその両側から均等にエッチングして当初の
幅寸法2.0 μm を0.9 μm 程度に迄細線化し、ドレイン
領域５とソース領域６との略中央部に位置させ、図16
(a) に示す如くレジスト22′をマスクとしてイオン追加
注入法にてSiを注入し、チャネル層４とドレイン領域
５，ソース領域６とに接して導電型がｎ′型のチャネル
層７，７′を形成する。
レジスト22をその両側から均等にエッチングして当初の
幅寸法2.0 μm を0.9 μm 程度に迄細線化し、ドレイン
領域５とソース領域６との略中央部に位置させ、図16
(a) に示す如くレジスト22′をマスクとしてイオン追加
注入法にてSiを注入し、チャネル層４とドレイン領域
５，ソース領域６とに接して導電型がｎ′型のチャネル
層７，７′を形成する。
【００５１】次に図16(b) に示す如くダミーゲート電極
用のレジスト22′をＯプラズマを用いたエッチング法に
より当初の幅寸法0.9 μm を更に0.5 μm 程度に迄、両
側から均等に細線化して各レジスト22″をｎ型チャネル
層４の幅方向の略中央部に位置させるよう成形した後、
図16(c) に示す如くこの細線化したレジスト22″を含む
SiＮ膜2bの全面に、電子サイクロトロン共鳴励起CVD 法
により厚さ2500Å程度のSiＯ2 膜８を形成する。
用のレジスト22′をＯプラズマを用いたエッチング法に
より当初の幅寸法0.9 μm を更に0.5 μm 程度に迄、両
側から均等に細線化して各レジスト22″をｎ型チャネル
層４の幅方向の略中央部に位置させるよう成形した後、
図16(c) に示す如くこの細線化したレジスト22″を含む
SiＮ膜2bの全面に、電子サイクロトロン共鳴励起CVD 法
により厚さ2500Å程度のSiＯ2 膜８を形成する。
【００５２】図16(d) に示す如くダミーゲート電極用の
レジスト22″をリフトオフしSiＮ膜2bを露出させた状態
でランプアニール処理を施す。ランプアニールはＮ2 雰
囲気下で850 ℃にて５秒程度行う。アニール処理後にお
けるドレイン領域５，ソース領域６の厚さは0.2 μm ，
キャリア濃度：２×1018／cm3 、またチャネル層４の厚
さは0.15μm ，キャリア濃度：１×1017／cm3 、チャネ
ル層７の厚さは0.15μm ，キャリア濃度：２×1017／cm
3 である。
レジスト22″をリフトオフしSiＮ膜2bを露出させた状態
でランプアニール処理を施す。ランプアニールはＮ2 雰
囲気下で850 ℃にて５秒程度行う。アニール処理後にお
けるドレイン領域５，ソース領域６の厚さは0.2 μm ，
キャリア濃度：２×1018／cm3 、またチャネル層４の厚
さは0.15μm ，キャリア濃度：１×1017／cm3 、チャネ
ル層７の厚さは0.15μm ，キャリア濃度：２×1017／cm
3 である。
【００５３】次に図16(e) に示す如くドレイン領域５，
ソース領域６夫々と対応する位置のSiＮ膜2b, SiＯ2 膜
８をエッチング除去し、ドレイン領域５，ソース領域６
の表面を露出させ、ここに夫々Au,Ge 合金等からなるド
レイン電極９，ソース電極10を形成する。そして図16
(f) に示す如く先に露出させてあるｎ型のチャネル層４
と対応する位置のSiＮ膜2bをエッチング除去して、ｎ型
のチャネル層４を露出させ、これに接触させてTi,Al 等
からなるゲート電極11を形成する。なお上述の実施例に
あっては、チャネル層７，７′の厚さをチャネル層４の
厚さと等しくした構成を示したがチャネル層４よりも薄
くてもよいことは勿論である。また、他の条件はいずれ
も図５，図６に示す製造工程のそれと実質的に同じであ
り、説明を省略する。
ソース領域６夫々と対応する位置のSiＮ膜2b, SiＯ2 膜
８をエッチング除去し、ドレイン領域５，ソース領域６
の表面を露出させ、ここに夫々Au,Ge 合金等からなるド
レイン電極９，ソース電極10を形成する。そして図16
(f) に示す如く先に露出させてあるｎ型のチャネル層４
と対応する位置のSiＮ膜2bをエッチング除去して、ｎ型
のチャネル層４を露出させ、これに接触させてTi,Al 等
からなるゲート電極11を形成する。なお上述の実施例に
あっては、チャネル層７，７′の厚さをチャネル層４の
厚さと等しくした構成を示したがチャネル層４よりも薄
くてもよいことは勿論である。また、他の条件はいずれ
も図５，図６に示す製造工程のそれと実質的に同じであ
り、説明を省略する。
【００５４】
【発明の効果】以上の如く本発明に係る電界効果型トラ
ンジスタにあっては、ゲート電極と接触させてある第１
のチャネル層の片側又は両側にこれよりキャリア濃度が
高く、しかもドレイン領域，ソース領域を構成する高不
純物濃度活性層のキャリア濃度よりも低いゲート電極と
非接触の第２のチャネル層を介在せしめてあるから、ゲ
ート−ドレイン間逆耐電圧が高く、またドレインコンダ
クタンスが低い等、本発明は優れた効果を奏するもので
ある。
ンジスタにあっては、ゲート電極と接触させてある第１
のチャネル層の片側又は両側にこれよりキャリア濃度が
高く、しかもドレイン領域，ソース領域を構成する高不
純物濃度活性層のキャリア濃度よりも低いゲート電極と
非接触の第２のチャネル層を介在せしめてあるから、ゲ
ート−ドレイン間逆耐電圧が高く、またドレインコンダ
クタンスが低い等、本発明は優れた効果を奏するもので
ある。
【００５５】また本発明方法にあっては、ダミーゲート
電極を形成し、これをマスクとして異なる２方向からイ
オン注入を行うことでソース領域，ドレイン領域及び第
２のチャネル層を効率的に形成することが出来て、製造
能率が大幅に向上する。更に夫々適宜にパターニングし
た第１，第２のイオン遮蔽層を組合せることで第２のチ
ャネル層，ソース領域，ドレイン領域を同様に効率的に
形成し得ると共に、ゲート・ソース電極間及びゲート・
ドレイン電極間の距離を第２のイオン遮蔽層の寸法精度
で設定することが可能となり、全体の均一性が向上する
優れた効果を奏するものである。
電極を形成し、これをマスクとして異なる２方向からイ
オン注入を行うことでソース領域，ドレイン領域及び第
２のチャネル層を効率的に形成することが出来て、製造
能率が大幅に向上する。更に夫々適宜にパターニングし
た第１，第２のイオン遮蔽層を組合せることで第２のチ
ャネル層，ソース領域，ドレイン領域を同様に効率的に
形成し得ると共に、ゲート・ソース電極間及びゲート・
ドレイン電極間の距離を第２のイオン遮蔽層の寸法精度
で設定することが可能となり、全体の均一性が向上する
優れた効果を奏するものである。
【図１】本発明に係る電界効果型トランジスタの断面構
造図である。
造図である。
【図２】本発明に係る電界効果型トランジスタのドレイ
ン電圧・ドレイン電流の関係を示すグラフである。
ン電圧・ドレイン電流の関係を示すグラフである。
【図３】同じくゲート電圧・ドレイン電流, 相互コンダ
クタンスの関係を示すグラフである。
クタンスの関係を示すグラフである。
【図４】同じく耐電圧性を示すグラフである。
【図５】本発明の電界効果型トランジスタの主要製造過
程を示す断面構造図である。
程を示す断面構造図である。
【図６】本発明の電界効果型トランジスタの主要製造過
程を示す断面構造図である。
程を示す断面構造図である。
【図７】キャリア濃度を変化させたときのチャネル層の
厚さと逆方向ブレークダウン電圧との関係を示すグラフ
である。
厚さと逆方向ブレークダウン電圧との関係を示すグラフ
である。
【図８】本発明の他の実施例を示す製造工程の説明図で
ある。
ある。
【図９】図８に示す方法で得た電界効果型トランジスタ
の特性を示すグラフである。
の特性を示すグラフである。
【図１０】図８に示す方法で得た電界効果型トランジス
タの使用態様を示す回路図である。
タの使用態様を示す回路図である。
【図１１】図８に示す方法で得た電界効果型トランジス
タをパルスジェネレータとして使用した例を示す回路図
及びそのパルスジェネレータの波形図である。
タをパルスジェネレータとして使用した例を示す回路図
及びそのパルスジェネレータの波形図である。
【図１２】本発明の更に他の実施例を示す製造工程の説
明図である。
明図である。
【図１３】図12に示す実施例の製造工程の説明図であ
る。
る。
【図１４】本発明の更に他の電界効果型トランジスタを
示す断面構造図である。
示す断面構造図である。
【図１５】図14に示す実施例の製造工程を示す説明図で
ある。
ある。
【図１６】図14に示す実施例の製造工程を示す説明図で
ある。
ある。
【図１７】従来の電界効果型トランジスタの断面構造図
である。
である。
【図１８】従来の電界効果型トランジスタのドレイン電
圧・ドレイン電流の関係を示すグラフである。
圧・ドレイン電流の関係を示すグラフである。
【図１９】同じくゲート電圧・ドレイン電流, 相互コン
ダクタンスの関係を示すグラフである。
ダクタンスの関係を示すグラフである。
【図２０】同じく耐電圧性を示すグラフである。
１ 半絶縁性のGaAs基板 2a,2b SiＮ膜 ３ バッファ層 ４ チャネル層 ５ ドレイン領域（高不純物濃度活性層） ６ ソース領域（高不純物濃度活性層） ７，７′ 第２のチャネル層 ８ SiＯ2 膜 ９ ドレイン電極 10 ソース電極 11 ゲート電極 21,22,22′,22 ″ レジスト 22a ダミーゲート電極 23,24 レジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】第１の本発明に係る電界
効果型トランジスタは、ドレイン領域を構成する高不純
物濃度活性層，ソース領域を構成する高不純物濃度活性
層及びこれら両層間に介在してゲート電極と接するチャ
ネル層を備えた電界効果型トランジスタにおいて、前記
チャネル層の片側又は両側であって前記高不純物濃度活
性層との間に、キャリア濃度が前記チャネル層よりも高
く、前記ゲート電極とは非接触な他のチャネル層を形成
したことを特徴とする。
効果型トランジスタは、ドレイン領域を構成する高不純
物濃度活性層，ソース領域を構成する高不純物濃度活性
層及びこれら両層間に介在してゲート電極と接するチャ
ネル層を備えた電界効果型トランジスタにおいて、前記
チャネル層の片側又は両側であって前記高不純物濃度活
性層との間に、キャリア濃度が前記チャネル層よりも高
く、前記ゲート電極とは非接触な他のチャネル層を形成
したことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】第３の本発明に係る電界効果型トランジス
タは、ドレイン領域を構成する高不純物濃度活性層，ソ
ース領域を構成する高不純物濃度活性層及びこれら両層
間に介在してゲート電極と接するチャネル層を備え、ゲ
ート電極は前記ドレイン領域を構成する高不純物濃度活
性層に対するよりもソース領域を構成する高不純物濃度
活性層により近い位置で前記チャネル層に接触させてあ
る電界効果型トランジスタにおいて、前記チャネル層に
おけるゲート電極と接する位置よりもドレイン領域を構
成する高不純物濃度活性層側寄りの位置に、キャリア濃
度が前記チャネル層よりも高く、前記ゲート電極とは非
接触な他のチャネル層を形成したことを特徴とする。
タは、ドレイン領域を構成する高不純物濃度活性層，ソ
ース領域を構成する高不純物濃度活性層及びこれら両層
間に介在してゲート電極と接するチャネル層を備え、ゲ
ート電極は前記ドレイン領域を構成する高不純物濃度活
性層に対するよりもソース領域を構成する高不純物濃度
活性層により近い位置で前記チャネル層に接触させてあ
る電界効果型トランジスタにおいて、前記チャネル層に
おけるゲート電極と接する位置よりもドレイン領域を構
成する高不純物濃度活性層側寄りの位置に、キャリア濃
度が前記チャネル層よりも高く、前記ゲート電極とは非
接触な他のチャネル層を形成したことを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】第４の本発明に係る電界効果型トランジス
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なり、前記ゲート電極とは非接触な第
２のチャネル層とを備えた電界効果型トランジスタを製
造する方法であって、第１のチャネル層を形成した基板
の表面における前記ドレイン領域を構成する高不純物濃
度活性層，ソース領域を構成する高不純物濃度活性層夫
々を形成すべき位置の中間にこれら両領域間の寸法より
も短い幅寸法を有する所定高さのダミーゲート電極を形
成する工程と、このダミーゲート電極をマスクとして前
記基板にその表面に対し非直角の方向からイオン注入を
行って、前記ドレイン領域を構成する高不純物濃度活性
層，ソース領域を構成する高不純物濃度活性層を形成す
る工程と、前記ダミーゲート電極をマスクとして、前記
基板にその表面に対し略直角にイオン注入を行って、前
記第１のチャネル層の一部にこれとキャリア濃度の異な
る第２のチャネル層を形成する工程とを含むことを特徴
とする。
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なり、前記ゲート電極とは非接触な第
２のチャネル層とを備えた電界効果型トランジスタを製
造する方法であって、第１のチャネル層を形成した基板
の表面における前記ドレイン領域を構成する高不純物濃
度活性層，ソース領域を構成する高不純物濃度活性層夫
々を形成すべき位置の中間にこれら両領域間の寸法より
も短い幅寸法を有する所定高さのダミーゲート電極を形
成する工程と、このダミーゲート電極をマスクとして前
記基板にその表面に対し非直角の方向からイオン注入を
行って、前記ドレイン領域を構成する高不純物濃度活性
層，ソース領域を構成する高不純物濃度活性層を形成す
る工程と、前記ダミーゲート電極をマスクとして、前記
基板にその表面に対し略直角にイオン注入を行って、前
記第１のチャネル層の一部にこれとキャリア濃度の異な
る第２のチャネル層を形成する工程とを含むことを特徴
とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】第５の本発明に係る電界効果型トランジス
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なり、前記ゲート電極とは非接触な第
２のチャネル層とを備えた電界型トランジスタを製造す
る方法であって、前記第１のチャネル層を形成した基板
の表面に、第２のチャネル層を形成すべき領域を除いて
その両側の前記第１のチャネル層、ドレイン領域を構成
する高不純物濃度活性層夫々の形成領域を覆う第１のイ
オン遮蔽層及び前記第２チャネル層を形成すべき領域を
除いて基板表面を覆う第２のイオン遮蔽層を形成する工
程と、これら両イオン遮蔽層をマスクとして前記基板に
イオンを注入し、第２のチャネル層を形成する工程と、
ゲート電極の形成位置を覆う第１のイオン遮蔽層を除く
他の部分の第１，第２のイオン遮蔽層を選択的に除去
し、前記ドレイン領域を構成する高不純物濃度活性層、
ソース領域を構成する高不純物濃度活性層夫々の形成位
置にイオン注入を行う工程とを含むことを特徴とする。
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なり、前記ゲート電極とは非接触な第
２のチャネル層とを備えた電界型トランジスタを製造す
る方法であって、前記第１のチャネル層を形成した基板
の表面に、第２のチャネル層を形成すべき領域を除いて
その両側の前記第１のチャネル層、ドレイン領域を構成
する高不純物濃度活性層夫々の形成領域を覆う第１のイ
オン遮蔽層及び前記第２チャネル層を形成すべき領域を
除いて基板表面を覆う第２のイオン遮蔽層を形成する工
程と、これら両イオン遮蔽層をマスクとして前記基板に
イオンを注入し、第２のチャネル層を形成する工程と、
ゲート電極の形成位置を覆う第１のイオン遮蔽層を除く
他の部分の第１，第２のイオン遮蔽層を選択的に除去
し、前記ドレイン領域を構成する高不純物濃度活性層、
ソース領域を構成する高不純物濃度活性層夫々の形成位
置にイオン注入を行う工程とを含むことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】図11(a) は実施例２に示す方法で得た電界
効果型トランジスタTrを用いて構成したパルスジェネレ
ータの回路図であり、ゲート電極に電源Ｅの正極側を接
続して、正のバイアス電圧を印加し、またドレイン電極
には電圧ＶDDを印加し、更にソース電極は途中に抵抗Ｒ
及びダイオードＤi を介在させて接地してある。而し
て、いまドレイン電極から図11(b) に示す如き正弦波の
入力信号を入力したとすると、電界効果型トランジスタ
に流れる電流は前述の如く1.5 〜12Ｖの範囲内では変化
することなく定電流となるから、前記入力信号の振幅は
12Ｖの範囲であれば定電流を維持し得る。例えば入力信
号の振幅が10Ｖの正弦波であるとすると、電圧が1.5 〜
10Ｖの範囲内では図11(c) に示す如き定電流Ｉ1 が流
れ、この範囲を越える電圧が印加されたときは電流は殆
ど０となる。
効果型トランジスタTrを用いて構成したパルスジェネレ
ータの回路図であり、ゲート電極に電源Ｅの正極側を接
続して、正のバイアス電圧を印加し、またドレイン電極
には電圧ＶDDを印加し、更にソース電極は途中に抵抗Ｒ
及びダイオードＤi を介在させて接地してある。而し
て、いまドレイン電極から図11(b) に示す如き正弦波の
入力信号を入力したとすると、電界効果型トランジスタ
に流れる電流は前述の如く1.5 〜12Ｖの範囲内では変化
することなく定電流となるから、前記入力信号の振幅は
12Ｖの範囲であれば定電流を維持し得る。例えば入力信
号の振幅が10Ｖの正弦波であるとすると、電圧が1.5 〜
10Ｖの範囲内では図11(c) に示す如き定電流Ｉ1 が流
れ、この範囲を越える電圧が印加されたときは電流は殆
ど０となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】（実施例３）図12, 図13は本発明の更に他
の実施例を示す工程説明図であり、図12(a) に示す如く
半絶縁性材料であるGaAs製の基板１の表面にECR-CVD 法
を用いて厚さ500ÅのSiＮ膜2aを形成し、このSiＮ膜2a
の表面にレジスト21を塗布してパターニングし、このレ
ジスト21をマスクとしてSiＮ膜2aの表面側からイオン注
入法により導電型がｎ型のチャネル層４を形成する。前
記レジスト21及びSiＮ膜2aを一旦除去した後、基板１に
プレアニールを施し、その後、図12(b) に示す如く再度
SiＮ膜2bを形成し、このSiＮ膜2b上にレジスト22を塗布
して、これをパターニングした後、更にこのレジスト22
上に高不純物濃度活性層６′を形成すべき位置を除いて
他のレジスト23を塗布して高不純物濃度活性層６′を形
成すべき位置に露出しているSiＮ膜2bを通してイオン注
入を行い、ｎ型のチャネル層４よりも深くｎ+型の高不
純物濃度活性層６′を形成する。
の実施例を示す工程説明図であり、図12(a) に示す如く
半絶縁性材料であるGaAs製の基板１の表面にECR-CVD 法
を用いて厚さ500ÅのSiＮ膜2aを形成し、このSiＮ膜2a
の表面にレジスト21を塗布してパターニングし、このレ
ジスト21をマスクとしてSiＮ膜2aの表面側からイオン注
入法により導電型がｎ型のチャネル層４を形成する。前
記レジスト21及びSiＮ膜2aを一旦除去した後、基板１に
プレアニールを施し、その後、図12(b) に示す如く再度
SiＮ膜2bを形成し、このSiＮ膜2b上にレジスト22を塗布
して、これをパターニングした後、更にこのレジスト22
上に高不純物濃度活性層６′を形成すべき位置を除いて
他のレジスト23を塗布して高不純物濃度活性層６′を形
成すべき位置に露出しているSiＮ膜2bを通してイオン注
入を行い、ｎ型のチャネル層４よりも深くｎ+型の高不
純物濃度活性層６′を形成する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】次に図12(d) に示すレジスト22の表面を覆
うSiＯ2 膜８のうちレジスト22の側面を覆う部分のSiＯ
2 膜８に対しスライトエッチングを施してこれを除去し
た後、レジスト24及び側面のSiＯ2 膜８を除去されたレ
ジスト22をリフトオフする。なお、ソース領域, ドレイ
ン領域形成位置を除く部分、例えばゲート電極形成位置
のレジスト22はSiＯ2 膜８に被覆された状態に維持され
ているため除去されることはない。この状態でSiＯ2 膜
８及びSiＮ膜2bの上方からイオン注入を行い、基板１の
表面から所定深さにわたって導電型がｎ′型のチャネル
層７及びｎ+ 型のドレイン領域５，ソース領域６を形成
する。
うSiＯ2 膜８のうちレジスト22の側面を覆う部分のSiＯ
2 膜８に対しスライトエッチングを施してこれを除去し
た後、レジスト24及び側面のSiＯ2 膜８を除去されたレ
ジスト22をリフトオフする。なお、ソース領域, ドレイ
ン領域形成位置を除く部分、例えばゲート電極形成位置
のレジスト22はSiＯ2 膜８に被覆された状態に維持され
ているため除去されることはない。この状態でSiＯ2 膜
８及びSiＮ膜2bの上方からイオン注入を行い、基板１の
表面から所定深さにわたって導電型がｎ′型のチャネル
層７及びｎ+ 型のドレイン領域５，ソース領域６を形成
する。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正書】
【提出日】平成４年７月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】第５の本発明に係る電界効果型トランジス
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なり、前記ゲート電極とは非接触な第
２のチャネル層とを備えた電界効果型トランジスタを製
造する方法であって、前記第１のチャネル層を形成した
基板の表面に、前記第１のチャネル層及び前記ドレイン
領域を構成する高不純物濃度活性層及び前記ソース領域
を構成する高不純物濃度活性層夫々の形成領域を覆う第
１のイオン遮蔽層を形成する工程と、 前記ソース領域
を構成する高不純物濃度活性層の一部の形成領域を除い
て前記第１のイオン遮蔽層上を含んだ前記基板の表面に
第２のイオン遮蔽層を形成する工程と、これら両イオン
遮蔽層をマスクとして前記基板にイオンを注入し、前記
ソース領域を構成する高不純物濃度活性層の一部を形成
する工程と、ゲート電極の形成位置を除いた第１のイオ
ン遮蔽層及び全ての部分の前記第２のイオン遮蔽層を除
去し、前記ドレイン領域を構成する高不純物濃度活性
層、ソース領域を構成する高不純物濃度活性層の形成位
置にイオン注入を行うと共に、前記第２のチャネル層の
形成領域に絶縁膜を通してスルーイオン注入を行う工程
とを含むことを特徴とする。
タの製造方法は、ドレイン領域を構成する高不純物濃度
活性層、ソース領域を構成する高不純物濃度活性層及び
これら両層間に介在してソース領域又はドレイン領域の
いずれか一方及びゲート電極に接触する第１のチャネル
層と、ドレイン領域又はソース領域のいずれか他方及び
前記第１のチャネル層と接触し、前記第１チャネル層と
キャリア濃度が異なり、前記ゲート電極とは非接触な第
２のチャネル層とを備えた電界効果型トランジスタを製
造する方法であって、前記第１のチャネル層を形成した
基板の表面に、前記第１のチャネル層及び前記ドレイン
領域を構成する高不純物濃度活性層及び前記ソース領域
を構成する高不純物濃度活性層夫々の形成領域を覆う第
１のイオン遮蔽層を形成する工程と、 前記ソース領域
を構成する高不純物濃度活性層の一部の形成領域を除い
て前記第１のイオン遮蔽層上を含んだ前記基板の表面に
第２のイオン遮蔽層を形成する工程と、これら両イオン
遮蔽層をマスクとして前記基板にイオンを注入し、前記
ソース領域を構成する高不純物濃度活性層の一部を形成
する工程と、ゲート電極の形成位置を除いた第１のイオ
ン遮蔽層及び全ての部分の前記第２のイオン遮蔽層を除
去し、前記ドレイン領域を構成する高不純物濃度活性
層、ソース領域を構成する高不純物濃度活性層の形成位
置にイオン注入を行うと共に、前記第２のチャネル層の
形成領域に絶縁膜を通してスルーイオン注入を行う工程
とを含むことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】一方GaAs基板１の表面には前記ドレイン領
域５と対応する位置にこれに接してドレイン電極９が、
またソース領域６と対応する位置にはこれに接してソー
ス電極10が、更に前記チャネル層４と対応する位置には
これに接してゲート電極11が夫々形成されている。ゲー
ト電極11とドレイン電極９，ソース電極10との間はSiＮ
膜２，SiＯ2 膜８を積層形成してなる絶縁膜にて非接触
状態としてある。
域５と対応する位置にこれに接してドレイン電極９が、
またソース領域６と対応する位置にはこれに接してソー
ス電極10が、更に前記チャネル層４と対応する位置には
これに接してゲート電極11が夫々形成されている。ゲー
ト電極11とドレイン電極９，ソース電極10との間はSiＮ
膜２，SiＯ2 膜８を積層形成してなる絶縁膜にて非接触
状態としてある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】上述した如き特性を有する電界効果型トラ
ンジスタTrを、例えば図10に示す如くゲートとソースと
を短絡させて接地すると共に、ドレイン側に電圧ＶDDを
印加したとすると、ソース側に定電流を流すうえで必要
とされるソース電極に印加可能な電圧は、1.5 〜12Ｖの
範囲となり、ソース電極に他のデバイスを付加すること
が可能で、回路設計の拘束条件が緩和されて柔軟となる
効果が得られる。
ンジスタTrを、例えば図10に示す如くゲートとソースと
を短絡させて接地すると共に、ドレイン側に電圧ＶDDを
印加したとすると、ソース側に定電流を流すうえで必要
とされるソース電極に印加可能な電圧は、1.5 〜12Ｖの
範囲となり、ソース電極に他のデバイスを付加すること
が可能で、回路設計の拘束条件が緩和されて柔軟となる
効果が得られる。
Claims (5)
- 【請求項１】 ドレイン領域を構成する高不純物濃度活
性層，ソース領域を構成する高不純物濃度活性層及びこ
れら両層間に介在してゲート電極と接するチャネル層を
備えた電界効果型トランジスタにおいて、 前記チャネル層の片側又は両側であって前記高不純物濃
度活性層との間に、キャリア濃度が前記チャネル層より
も高い他のチャネル層を形成したことを特徴とする電界
効果型トランジスタ。 - 【請求項２】 前記他のチャネル層の厚さＷは、下式の
条件を満たすように設定されている請求項１記載の電界
効果型トランジスタ。 Ｗ≦（εO ・εS ・Εa ）／（ｑ・Ｎ） 但し、εO ：真空中の誘電率 εS ：他のチャネル層の比誘電率 Εa ：他のチャネル層の臨界電界 ｑ ：電子の単位電荷量 Ｎ ：他のチャネル層のキャリア濃度 - 【請求項３】 ドレイン領域を構成する高不純物濃度活
性層，ソース領域を構成する高不純物濃度活性層及びこ
れら両層間に介在してゲート電極と接するチャネル層を
備え、ゲート電極は前記ドレイン領域を構成する高不純
物濃度活性層に対するよりもソース領域を構成する高不
純物濃度活性層により近い位置で前記チャネル層に接触
させてある電界効果型トランジスタにおいて、 前記チャネル層におけるゲート電極と接する位置よりも
ドレイン領域を構成する高不純物濃度活性層側寄りの位
置に、キャリア濃度が前記チャネル層よりも高い他のチ
ャネル層を形成したことを特徴とする電界効果型トラン
ジスタ。 - 【請求項４】 ドレイン領域を構成する高不純物濃度活
性層、ソース領域を構成する高不純物濃度活性層及びこ
れら両層間に介在してソース領域又はドレイン領域のい
ずれか一方及びゲート電極に接触する第１のチャネル層
と、ドレイン領域又はソース領域のいずれか他方及び前
記第１のチャネル層と接触し、前記第１チャネル層とキ
ャリア濃度が異なる第２のチャネル層とを備えた電界型
トランジスタを製造する方法であって、 第１のチャネル層を形成した基板の表面における前記ド
レイン領域を構成する高不純物濃度活性層，ソース領域
を構成する高不純物濃度活性層夫々を形成すべき位置の
中間にこれら両領域間の寸法よりも短い幅寸法を有する
所定高さのダミーゲート電極を形成する工程と、 このダミーゲート電極をマスクとして前記基板にその表
面に対し非直角の方向からイオン注入を行って、前記ド
レイン領域を構成する高不純物濃度活性層，ソース領域
を構成する高不純物濃度活性層を形成する工程と、 前記ダミーゲート電極をマスクとして、前記基板にその
表面に対し略直角にイオン注入を行って、前記第１のチ
ャネル層の一部にこれとキャリア濃度の異なる第２のチ
ャネル層を形成する工程とを含むことを特徴とする電界
効果型トランジスタの製造方法。 - 【請求項５】 ドレイン領域を構成する高不純物濃度活
性層、ソース領域を構成する高不純物濃度活性層及びこ
れら両層間に介在してソース領域又はドレイン領域のい
ずれか一方及びゲート電極に接触する第１のチャネル層
と、ドレイン領域又はソース領域のいずれか他方及び前
記第１のチャネル層と接触し、前記第１チャネル層とキ
ャリア濃度が異なる第２のチャネル層とを備えた電界型
トランジスタを製造する方法であって、 前記第１のチャネル層を形成した基板の表面に、第２の
チャネル層を形成すべき領域を除いてその両側の前記第
１のチャネル層、ドレイン領域を構成する高不純物濃度
活性層夫々の形成領域を覆う第１のイオン遮蔽層及び前
記第２チャネル層を形成すべき領域を除いて基板表面を
覆う第２のイオン遮蔽層を形成する工程と、 これら両イオン遮蔽層をマスクとして前記基板にイオン
を注入し、第２のチャネル層を形成する工程と、 ゲート電極の形成位置を覆う第１のイオン遮蔽層を除く
他の部分の第１，第２のイオン遮蔽層を選択的に除去
し、前記ドレイン領域を構成する高不純物濃度活性層、
ソース領域を構成する高不純物濃度活性層夫々の形成位
置にイオン注入を行う工程とを含むことを特徴とする電
界効果型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04105685A JP3075831B2 (ja) | 1991-08-20 | 1992-03-30 | 電界効果型トランジスタ及びその製造方法 |
| US07/930,189 US5324969A (en) | 1991-08-20 | 1992-08-12 | High-breakdown voltage field-effect transistor |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-234116 | 1991-08-20 | ||
| JP23411691 | 1991-08-20 | ||
| JP3-299931 | 1991-10-18 | ||
| JP29993191 | 1991-10-18 | ||
| JP04105685A JP3075831B2 (ja) | 1991-08-20 | 1992-03-30 | 電界効果型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166841A true JPH05166841A (ja) | 1993-07-02 |
| JP3075831B2 JP3075831B2 (ja) | 2000-08-14 |
Family
ID=27310557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04105685A Expired - Fee Related JP3075831B2 (ja) | 1991-08-20 | 1992-03-30 | 電界効果型トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5324969A (ja) |
| JP (1) | JP3075831B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3651964B2 (ja) * | 1994-11-01 | 2005-05-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US6160280A (en) * | 1996-03-04 | 2000-12-12 | Motorola, Inc. | Field effect transistor |
| US5942773A (en) * | 1996-06-04 | 1999-08-24 | Fujitsu Limited | Field effect transistor with reduced delay variation |
| JPH10209174A (ja) * | 1997-01-27 | 1998-08-07 | Nikon Corp | 接合型電界効果トランジスタ |
| JP3416537B2 (ja) | 1998-11-13 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
| US6580107B2 (en) * | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| JP4542178B2 (ja) * | 2008-07-15 | 2010-09-08 | 株式会社豊田中央研究所 | 半導体装置 |
| CN103426756B (zh) * | 2012-05-15 | 2016-02-10 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPH0348429A (ja) * | 1989-07-17 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207379A (en) * | 1981-06-16 | 1982-12-20 | Nec Corp | Field-effect transistor |
| US4636822A (en) * | 1984-08-27 | 1987-01-13 | International Business Machines Corporation | GaAs short channel lightly doped drain MESFET structure and fabrication |
| JPS63198375A (ja) * | 1987-02-13 | 1988-08-17 | Nec Corp | Ｍｅｓ型ｆｅｔ装置 |
-
1992
- 1992-03-30 JP JP04105685A patent/JP3075831B2/ja not_active Expired - Fee Related
- 1992-08-12 US US07/930,189 patent/US5324969A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPH0348429A (ja) * | 1989-07-17 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3075831B2 (ja) | 2000-08-14 |
| US5324969A (en) | 1994-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6310378B1 (en) | High voltage thin film transistor with improved on-state characteristics and method for making same | |
| JPH0216020B2 (ja) | ||
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| US20050003595A1 (en) | Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate | |
| JPH03204941A (ja) | 半導体装置及びその製造方法 | |
| JPH05166841A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US4905061A (en) | Schottky gate field effect transistor | |
| US4691433A (en) | Hybrid extended drain concept for reduced hot electron effect | |
| JPS61160975A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH07201885A (ja) | 半導体装置の製造方法 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| JPS6366969A (ja) | 高耐圧多結晶シリコン薄膜トランジスタ | |
| JPS616871A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0348428A (ja) | 半導体装置 | |
| JP2706162B2 (ja) | 半導体装置の製造方法 | |
| JPH0824132B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2000164605A (ja) | 半導体装置 | |
| JPH06244428A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH10107043A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JP2726730B2 (ja) | 電界効果トランジスタの製法 | |
| JP2765142B2 (ja) | 半導体装置の製造方法 | |
| JP2918913B2 (ja) | 半導体装置 | |
| JPS62159470A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2682426B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3032458B2 (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |