JPH07201885A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201885A JPH07201885A JP5336432A JP33643293A JPH07201885A JP H07201885 A JPH07201885 A JP H07201885A JP 5336432 A JP5336432 A JP 5336432A JP 33643293 A JP33643293 A JP 33643293A JP H07201885 A JPH07201885 A JP H07201885A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66863—Lateral single gate transistors
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- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Abstract
(57)【要約】
【目的】 本発明は、ＢＰＬＤＤ構造の電界効果トラン
ジスタの製造方法に関し、キャリア導電層の下部に電流
抑制層を形成する場合、ゲート直下を流れる電流が基板
中に漏れることを抑制する技術を開発する。 【構成】 ＢＰＬＤＤ構造の電界効果トランジスタの、
キャリア導電層３の下部に形成された反対導電型電流抑
制層が、ゲート下の電流抑制層６の濃度に比較して、ゲ
ート下以外の電流抑制層７の濃度を高くする。
ジスタの製造方法に関し、キャリア導電層の下部に電流
抑制層を形成する場合、ゲート直下を流れる電流が基板
中に漏れることを抑制する技術を開発する。 【構成】 ＢＰＬＤＤ構造の電界効果トランジスタの、
キャリア導電層３の下部に形成された反対導電型電流抑
制層が、ゲート下の電流抑制層６の濃度に比較して、ゲ
ート下以外の電流抑制層７の濃度を高くする。
Description
【０００１】
【産業上の利用分野】本発明は、ＢＰＬＤＤ（Buried
P type Lightly Doped Drain) 構造の電界効果トラ
ンジスタの製造方法に関して、キャリア導電層の下部に
キャリア導電層と反対極性の半導体層（以下電流抑制層
と略す）を形成する場合、ゲート直下を流れる電流が基
板中に漏れることを抑制する技術に関する。
P type Lightly Doped Drain) 構造の電界効果トラ
ンジスタの製造方法に関して、キャリア導電層の下部に
キャリア導電層と反対極性の半導体層（以下電流抑制層
と略す）を形成する場合、ゲート直下を流れる電流が基
板中に漏れることを抑制する技術に関する。
【０００２】
【従来の技術】図５は従来技術の説明図である。図にお
いて、１は高融点ゲート電極、２はソース或いはドレイ
ン電極、３はキャリア導電層、４はＬＤＤ構造、５は高
濃度キャリア層、７は電流抑制層、８は半絶縁性基板、
９ａは従来技術によるＶｔｈ特性、９ｂは従来技術によ
るＣｇｓ特性、10ａは従来改良技術によるＶｔｈ特性、
10ｂは従来改良技術によるＣＶｇｓ特性である。
いて、１は高融点ゲート電極、２はソース或いはドレイ
ン電極、３はキャリア導電層、４はＬＤＤ構造、５は高
濃度キャリア層、７は電流抑制層、８は半絶縁性基板、
９ａは従来技術によるＶｔｈ特性、９ｂは従来技術によ
るＣｇｓ特性、10ａは従来改良技術によるＶｔｈ特性、
10ｂは従来改良技術によるＣＶｇｓ特性である。
【０００３】図３（ａ）は従来技術によるＢＰＬＤＤ構
造の電界効果トランジスタの構造を示した図である。ゲ
ート長の微細化に伴い、ゲート直下の電流がリーク電流
16として半絶縁性基板８に漏れ出し、ＦＥＴのしきい値
電圧が負側に変動するショートチャネル効果が顕著にな
っている。
造の電界効果トランジスタの構造を示した図である。ゲ
ート長の微細化に伴い、ゲート直下の電流がリーク電流
16として半絶縁性基板８に漏れ出し、ＦＥＴのしきい値
電圧が負側に変動するショートチャネル効果が顕著にな
っている。
【０００４】
【発明が解決しようとする課題】このため、図３（ｂ）
に示すのが従来技術によるＢＰＬＤＤ構造の電界効果ト
ランジスタの改良をしたものである。
に示すのが従来技術によるＢＰＬＤＤ構造の電界効果ト
ランジスタの改良をしたものである。
【０００５】ショ−トチャネル効果の抑制のため、電流
抑制層７の濃度をトランジスタ全領域で高濃度化してい
る。この場合、図６において、９ａは従来技術によるＶ
ｔｈ特性、９ｂは従来技術によるＣｇｓ特性、10ａは従
来改良技術によるＶｔｈ特性、10ｂは従来改良技術によ
るＣｇｓ特性で示すように、ショートチャネル効果は抑
制されるが、ＦＥＴの同一しきい値電圧を得るために活
性層の濃度が高くなる。
抑制層７の濃度をトランジスタ全領域で高濃度化してい
る。この場合、図６において、９ａは従来技術によるＶ
ｔｈ特性、９ｂは従来技術によるＣｇｓ特性、10ａは従
来改良技術によるＶｔｈ特性、10ｂは従来改良技術によ
るＣｇｓ特性で示すように、ショートチャネル効果は抑
制されるが、ＦＥＴの同一しきい値電圧を得るために活
性層の濃度が高くなる。
【０００６】また、ゲート寄生容量Ｃｇｓが増大しＦＥ
Ｔの高周波動作に悪影響を与える。本発明は、上記の問
題点を解決するため、ＢＰＬＤＤ構造の電界効果トラン
ジスタの構造に関して、ゲート下の電流が基板に漏れ出
すことを抑制する構造ならびに製造方法を得ることを目
的としている。
Ｔの高周波動作に悪影響を与える。本発明は、上記の問
題点を解決するため、ＢＰＬＤＤ構造の電界効果トラン
ジスタの構造に関して、ゲート下の電流が基板に漏れ出
すことを抑制する構造ならびに製造方法を得ることを目
的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図、図２は本発明による特性改良の説明図である。図に
おいて、１は高融点ゲート電極、２はソース或いはドレ
イン電極、３はキャリア導電層、４はＬＤＤ構造、５は
高濃度キャリア層、６はゲート下の電流抑制層、７はゲ
ート下以外の電流抑制層、８は半絶縁性基板、９ａは従
来技術によるＶｔｈ特性、９ｂは従来技術によるＣｇｓ
特性、10ａは従来改良技術によるＶｔｈ特性、10ｂは従
来改良技術によるＣｇｓ特性、11ａは本発明によるＶｔ
ｈ特性、11ｂは本発明によるＣｇｓ特性である。
図、図２は本発明による特性改良の説明図である。図に
おいて、１は高融点ゲート電極、２はソース或いはドレ
イン電極、３はキャリア導電層、４はＬＤＤ構造、５は
高濃度キャリア層、６はゲート下の電流抑制層、７はゲ
ート下以外の電流抑制層、８は半絶縁性基板、９ａは従
来技術によるＶｔｈ特性、９ｂは従来技術によるＣｇｓ
特性、10ａは従来改良技術によるＶｔｈ特性、10ｂは従
来改良技術によるＣｇｓ特性、11ａは本発明によるＶｔ
ｈ特性、11ｂは本発明によるＣｇｓ特性である。
【０００８】上記問題点は、半導体基板上にＢＰＬＤＤ
構造の電界効果トランジスタを形成するさいに、キャリ
ア導電層と反対極性の半導体層を形成する場合、ゲート
下の電流抑制層６の濃度に対し、ゲート電極下以外の電
流抑制層７の濃度を高くすることにより解決される。
構造の電界効果トランジスタを形成するさいに、キャリ
ア導電層と反対極性の半導体層を形成する場合、ゲート
下の電流抑制層６の濃度に対し、ゲート電極下以外の電
流抑制層７の濃度を高くすることにより解決される。
【０００９】即ち、本発明の目的は、図１に示すよう
に、半絶縁性基板８中の一導電型キャリア導電層３を囲
む反対導電型半導体層からなる電流抑制層７が部分的に
濃度の異なる構造を有することにより、ＢＰＬＤＤ構造
の電界効果トランジスタの、キャリア導電層３の下部に
形成された反対導電型電流抑制層において、ゲート下の
電流抑制層６の濃度に比較して、ゲート下以外の電流抑
制層７の濃度を高くすることにより、また、ゲート直の
電流抑制層６濃度に比較して、ＬＤＤ構造４の領域の電
流抑制層７の濃度を高くすることにより達成される。
に、半絶縁性基板８中の一導電型キャリア導電層３を囲
む反対導電型半導体層からなる電流抑制層７が部分的に
濃度の異なる構造を有することにより、ＢＰＬＤＤ構造
の電界効果トランジスタの、キャリア導電層３の下部に
形成された反対導電型電流抑制層において、ゲート下の
電流抑制層６の濃度に比較して、ゲート下以外の電流抑
制層７の濃度を高くすることにより、また、ゲート直の
電流抑制層６濃度に比較して、ＬＤＤ構造４の領域の電
流抑制層７の濃度を高くすることにより達成される。
【００１０】
【作用】トランジスタ全領域で電流抑制層の濃度を増加
させる従来技術では、図６に示したように、（Ｖｔｈの
深い方向へのシフトが、短ゲート開口まで抑制されてお
り、ショートチャネル効果は抑制できるが、Ｃｇｓの曲
線が増加の方向にシフトしているので、ゲート寄生容量
が増加してしまう。
させる従来技術では、図６に示したように、（Ｖｔｈの
深い方向へのシフトが、短ゲート開口まで抑制されてお
り、ショートチャネル効果は抑制できるが、Ｃｇｓの曲
線が増加の方向にシフトしているので、ゲート寄生容量
が増加してしまう。
【００１１】これに対して、本発明では、ゲート直下の
電流抑制層の濃度は従来の濃度に近く、ゲート直下以外
の電流抑制層濃度のみを増加させる。この結果、特にＬ
ＤＤ構造領域においてはやや高濃度のキャリア領域がよ
り高い濃度の電流抑制層で覆われ、ＬＤＤ領域から基板
中へのリーク電流成分が抑制され、図２に示すようなシ
ョートチャネル効果の改善が見られる。
電流抑制層の濃度は従来の濃度に近く、ゲート直下以外
の電流抑制層濃度のみを増加させる。この結果、特にＬ
ＤＤ構造領域においてはやや高濃度のキャリア領域がよ
り高い濃度の電流抑制層で覆われ、ＬＤＤ領域から基板
中へのリーク電流成分が抑制され、図２に示すようなシ
ョートチャネル効果の改善が見られる。
【００１２】また、ゲート直下の電流抑制層濃度は従来
通りであり、ゲートのバイアスにより十分空乏層化して
いるため、ゲート直下以外の電流抑制層の濃度のみを増
加することにより、ショートチャネル効果の抑制と、Ｃ
ｇｓの低減による高周波特性の改善が実現できる。
通りであり、ゲートのバイアスにより十分空乏層化して
いるため、ゲート直下以外の電流抑制層の濃度のみを増
加することにより、ショートチャネル効果の抑制と、Ｃ
ｇｓの低減による高周波特性の改善が実現できる。
【００１３】
【実施例】図３、図４は本発明の第１、第２の実施例の
工程順模式断面図である。図において、１は高融点ゲー
ト電極、２はソース或いはドレイン電極、３はゲート下
チャネル層、４はＬＤＤ構造、５は高濃度キャリア層、
６はゲート直下の電流抑制層、７は電流抑制層、８は半
絶縁性基板、９ａは従来技術によるＶｔｈ特性、９ｂは
従来技術によるＣｇｓ特性、10ａは従来改良技術による
Ｖｔｈ特性、10ｂは従来改良技術によるＣｇｓ特性、11
ａは本発明によるＶｔｈ特性、11ｂは本発明によるＣｇ
ｓ特性、12は注入不純物、13はレジストマスク、14はサ
イドウォール構造、15はアニール保護膜である。
工程順模式断面図である。図において、１は高融点ゲー
ト電極、２はソース或いはドレイン電極、３はゲート下
チャネル層、４はＬＤＤ構造、５は高濃度キャリア層、
６はゲート直下の電流抑制層、７は電流抑制層、８は半
絶縁性基板、９ａは従来技術によるＶｔｈ特性、９ｂは
従来技術によるＣｇｓ特性、10ａは従来改良技術による
Ｖｔｈ特性、10ｂは従来改良技術によるＣｇｓ特性、11
ａは本発明によるＶｔｈ特性、11ｂは本発明によるＣｇ
ｓ特性、12は注入不純物、13はレジストマスク、14はサ
イドウォール構造、15はアニール保護膜である。
【００１４】先ず、図３を用いて、本発明の第１の実施
例について説明する。図３（ａ）に示すように、半絶縁
性基板８として用いたＧａＡｓ基板上にトランジスタ領
域を形成する。この場合、活性層はｎ型不純物としてＳ
ｉをイオン注入法により、例えば、加速電圧30KeV 、ド
ーズ量５ｘ1013／cm2 の条件で注入し、続いて、活性層
を含む形で下層に電流抑制層７のｐ層をｐ型不純物とし
てＭｇをイオン注入法により、例えば、加速電圧 180Ke
V 、ドーズ量１ｘ1013／cm2 の条件で注入する。
例について説明する。図３（ａ）に示すように、半絶縁
性基板８として用いたＧａＡｓ基板上にトランジスタ領
域を形成する。この場合、活性層はｎ型不純物としてＳ
ｉをイオン注入法により、例えば、加速電圧30KeV 、ド
ーズ量５ｘ1013／cm2 の条件で注入し、続いて、活性層
を含む形で下層に電流抑制層７のｐ層をｐ型不純物とし
てＭｇをイオン注入法により、例えば、加速電圧 180Ke
V 、ドーズ量１ｘ1013／cm2 の条件で注入する。
【００１５】トランジスタ領域層の形成後、高融点金属
化合物であるＷＳｉをスパッタ法により 4,500Åの厚さ
に堆積し、エッチングにより高融点ゲート電極１を形成
する。
化合物であるＷＳｉをスパッタ法により 4,500Åの厚さ
に堆積し、エッチングにより高融点ゲート電極１を形成
する。
【００１６】次に、図３（ｂ）に示すように、ＷＳｉ及
びレジスト13をマスクとして、ＬＤＤ領域４のやや高濃
度なキャリア層をｎ型不純物としてＳｉをイオン注入法
により、例えば、加速電圧80KeV、ドーズ量２ｘ1013／c
m2 の条件で注入し、続いて、高融点ゲート電極１をマ
スクとしてゲート直下以外のトランジスタ領域にやや高
濃度な電流抑制層７をｐ型不純物としてＭｇをイオン注
入法により、例えば、加速電圧 180KeV 、ドーズ量２ｘ
1013／cm2 の条件で注入する。
びレジスト13をマスクとして、ＬＤＤ領域４のやや高濃
度なキャリア層をｎ型不純物としてＳｉをイオン注入法
により、例えば、加速電圧80KeV、ドーズ量２ｘ1013／c
m2 の条件で注入し、続いて、高融点ゲート電極１をマ
スクとしてゲート直下以外のトランジスタ領域にやや高
濃度な電流抑制層７をｐ型不純物としてＭｇをイオン注
入法により、例えば、加速電圧 180KeV 、ドーズ量２ｘ
1013／cm2 の条件で注入する。
【００１７】次に、図３（ｃ）に示すように、高融点ゲ
ート１の周辺に絶縁膜としてSiO2からなるＬＤＤ領域形
成のためのサイドウォール構造14をエッチングにより形
成する。
ート１の周辺に絶縁膜としてSiO2からなるＬＤＤ領域形
成のためのサイドウォール構造14をエッチングにより形
成する。
【００１８】続いて、SiO2膜及びレジスト13をマスクと
して、低抵抗層形成のためのＳｉ不純物をイオン注入法
により、例えば、加速電圧150KeV、ドーズ量２ｘ1013／
cm2の条件で注入する。
して、低抵抗層形成のためのＳｉ不純物をイオン注入法
により、例えば、加速電圧150KeV、ドーズ量２ｘ1013／
cm2の条件で注入する。
【００１９】続いて、図３（ｄ）に示すように、注入マ
スクのレジスト13及びSiO2膜14を除去した後、注入不純
物12の活性化のためのアニール保護膜15を形成する。ア
ニール保護膜15の一例として、反応性スパッタによりＡ
ｌＮ絶縁膜を約1,000 Å堆積する。アニール雰囲気はＮ
2 ／Ｈ2 の還元性雰囲気の中で、 750℃で30分の熱処理
を行う。
スクのレジスト13及びSiO2膜14を除去した後、注入不純
物12の活性化のためのアニール保護膜15を形成する。ア
ニール保護膜15の一例として、反応性スパッタによりＡ
ｌＮ絶縁膜を約1,000 Å堆積する。アニール雰囲気はＮ
2 ／Ｈ2 の還元性雰囲気の中で、 750℃で30分の熱処理
を行う。
【００２０】図３（ｅ）に示すように、ソース及びドレ
イン電極２を形成し、ＦＥＴ素子が完成する。続いて、
図４を用いて、本発明の第２の実施例について説明す
る。
イン電極２を形成し、ＦＥＴ素子が完成する。続いて、
図４を用いて、本発明の第２の実施例について説明す
る。
【００２１】図４（ａ）に示すように、半絶縁性基板８
としてＧａＡｓ基板上にトランジスタ領域を形成する。
この場合、活性層はｎ型不純物としてＳｉをイオン注入
法により、例えば、加速電圧30KeV 、ドーズ量５ｘ1013
／cm2 の条件で注入し、続いて、活性層を含む形で下層
に電流抑制層ｐ層をｐ型不純物としてＭｇをイオン注入
法により、例えば、加速電圧 180KeV 、ドーズ量１ｘ10
13／cm2 の条件で注入する。
としてＧａＡｓ基板上にトランジスタ領域を形成する。
この場合、活性層はｎ型不純物としてＳｉをイオン注入
法により、例えば、加速電圧30KeV 、ドーズ量５ｘ1013
／cm2 の条件で注入し、続いて、活性層を含む形で下層
に電流抑制層ｐ層をｐ型不純物としてＭｇをイオン注入
法により、例えば、加速電圧 180KeV 、ドーズ量１ｘ10
13／cm2 の条件で注入する。
【００２２】トランジスタ領域の形成後、高融点金属化
合物であるＷＳｉをスパッタ法により 4,500Åの厚さに
堆積し、エッチングにより高融点ゲート電極１を形成す
る。次に、図４（ｂ）に示すように、ＷＳｉ及びレジス
ト13をマスクとして、ＬＤＤ領域４のやや高濃度なキャ
リア層をｎ型不純物としてＳｉをイオン注入法により、
例えば、加速電圧80KeV 、ドーズ量２ｘ1013／cm2 の条
件で注入し、続いて、高融点ゲート電極１をマスクとし
てゲート直下以外のトランジスタ領域にやや高濃度な電
流抑制層７をｐ型不純物としてＭｇをイオン注入法によ
り、例えば、加速電圧 180KeV 、ドーズ量２ｘ1013／cm
2 の条件で注入する。
合物であるＷＳｉをスパッタ法により 4,500Åの厚さに
堆積し、エッチングにより高融点ゲート電極１を形成す
る。次に、図４（ｂ）に示すように、ＷＳｉ及びレジス
ト13をマスクとして、ＬＤＤ領域４のやや高濃度なキャ
リア層をｎ型不純物としてＳｉをイオン注入法により、
例えば、加速電圧80KeV 、ドーズ量２ｘ1013／cm2 の条
件で注入し、続いて、高融点ゲート電極１をマスクとし
てゲート直下以外のトランジスタ領域にやや高濃度な電
流抑制層７をｐ型不純物としてＭｇをイオン注入法によ
り、例えば、加速電圧 180KeV 、ドーズ量２ｘ1013／cm
2 の条件で注入する。
【００２３】次に、図４（ｃ）に示すように、のちにＬ
ＤＤ構造４となる領域のみにレジスト膜からなる注入領
域を形成する。続いて、高融点ゲート電極１及びレジス
ト13をマスクとして、ゲート直下以外のＬＤＤ領域４に
やや高濃度な電流抑制層７を形成のため、Ｍｇ不純物を
イオン注入法により、例えば、加速電圧 180KeV 、ドー
ズ量２ｘ1013／cm2 の条件で注入する。
ＤＤ構造４となる領域のみにレジスト膜からなる注入領
域を形成する。続いて、高融点ゲート電極１及びレジス
ト13をマスクとして、ゲート直下以外のＬＤＤ領域４に
やや高濃度な電流抑制層７を形成のため、Ｍｇ不純物を
イオン注入法により、例えば、加速電圧 180KeV 、ドー
ズ量２ｘ1013／cm2 の条件で注入する。
【００２４】続いて、図４（ｄ）に示すように、高融点
ゲート電極１の周辺にSiO2膜からなるＬＤＤ領域形成の
ためのサイドウォール構造14をエッチングにより形成す
る。続いて、SiO214及びレジスト13をマスクとして、低
抵抗層形成のためのＳｉ不純物をイオン注入法により、
例えば加速電圧 150KeV 、ドーズ量２ｘ1013／cm2の条
件で注入する。
ゲート電極１の周辺にSiO2膜からなるＬＤＤ領域形成の
ためのサイドウォール構造14をエッチングにより形成す
る。続いて、SiO214及びレジスト13をマスクとして、低
抵抗層形成のためのＳｉ不純物をイオン注入法により、
例えば加速電圧 150KeV 、ドーズ量２ｘ1013／cm2の条
件で注入する。
【００２５】図４（ｅ）に示すように、注入マスクのレ
ジスト13及びSiO214を除去したあとに、注入不純物活性
化のためのアニール保護膜15を形成する。アニール保護
膜15の一例として反応性スパッタによりＡｌＮ絶縁膜を
約1,000Å堆積する。アニール雰囲気はＮ2 ／Ｈ2 の還
元性雰囲気の中で、 750℃で30分の熱処理を行う。
ジスト13及びSiO214を除去したあとに、注入不純物活性
化のためのアニール保護膜15を形成する。アニール保護
膜15の一例として反応性スパッタによりＡｌＮ絶縁膜を
約1,000Å堆積する。アニール雰囲気はＮ2 ／Ｈ2 の還
元性雰囲気の中で、 750℃で30分の熱処理を行う。
【００２６】図４（ｆ）に示すように、ソース及びドレ
イン電極２を形成し、ＦＥＴ素子が完成する。
イン電極２を形成し、ＦＥＴ素子が完成する。
【００２７】
【発明の効果】以上説明したように、本発明を用いれ
ば、半導体基板上にＢＰＬＤＤ構造の電界効果トランジ
スタを形成する際に、ＢＰＬＤＤ構造の電界効果トラン
ジスタの構造に関して、キャリア導電層の下部にキャリ
ア導電層と反対極性を有する電流抑制層を形成する場
合、ゲート直下の電流抑制層の濃度に対して、ゲート電
極直下以外の電流抑制層の濃度を高くすることにより、
ゲート直下を流れる電流が基板中に漏れることを抑制す
ることができ、同時にゲート寄生容量Ｃｇｓの増加が抑
えられてＦＥＴの講習半導体特性の改善に大きく寄与す
る。
ば、半導体基板上にＢＰＬＤＤ構造の電界効果トランジ
スタを形成する際に、ＢＰＬＤＤ構造の電界効果トラン
ジスタの構造に関して、キャリア導電層の下部にキャリ
ア導電層と反対極性を有する電流抑制層を形成する場
合、ゲート直下の電流抑制層の濃度に対して、ゲート電
極直下以外の電流抑制層の濃度を高くすることにより、
ゲート直下を流れる電流が基板中に漏れることを抑制す
ることができ、同時にゲート寄生容量Ｃｇｓの増加が抑
えられてＦＥＴの講習半導体特性の改善に大きく寄与す
る。
【図１】 本発明の原理図
【図２】 本発明による特性改良の説明図
【図３】 本発明の第１の実施例の工程順模式断面図
【図４】 本発明の第２の実施例の工程順模式断面図
【図５】 従来技術の説明図
【図６】 従来技術による特性改良の説明図
１ 高融点ゲート電極 ２ ソース或いはドレイン電極 ３ キャリア導電層 ４ ＬＤＤ構造 ５ 高濃度キャリア層 ６ ゲート下の電流抑制層 ７ ゲート下以外の電流抑制層 ８ 半絶縁性基板 ９a 従来技術によるＶｔｈ特性 ９b 従来技術によるＣｇｓ特性 10a 従来改良技術によるＶｔｈ特性 10b 従来改良技術によるＣｇｓ特性 11a 本発明によるＶｔｈ特性 11b 本発明によるＣｇｓ特性 12 注入不純物 13 レジスト 14 サイドウォール膜 15 アニール保護膜 16 ゲート下を流れるリーク電流
Claims (3)
- 【請求項１】 半絶縁性基板(8) 中の一導電型キャリア
導電層(3) を囲む反対導電型半導体層からなる電流抑制
層(6) が部分的に濃度の異なる構造を有することを特徴
とする半導体装置。 - 【請求項２】 ＢＰＬＤＤ構造の電界効果トランジスタ
の、キャリア導電層(3) の下部に形成された反対導電型
電流抑制層において、ゲート下の電流抑制層(6) の濃度
に比較して、ゲート直下以外の電流抑制層(7) の濃度を
高くすることを特徴とする半導体装置の製造方法。 - 【請求項３】 ＢＰＬＤＤ構造の電界効果トランジスタ
の、キャリア導電層(3) の下部に形成された反対導電型
電流抑制層において、ゲート下の電流抑制層(6) 濃度に
比較して、ＬＤＤ構造(4) の領域の電流抑制層の濃度を
高くすることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336432A JPH07201885A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
| EP94119677A EP0665596A1 (en) | 1993-12-28 | 1994-12-13 | Mes field effect transistor possessing lightly doped drain and method for production thereof |
| US08/362,124 US5532507A (en) | 1993-12-28 | 1994-12-22 | MES field effect transistor possessing lightly doped drain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336432A JPH07201885A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201885A true JPH07201885A (ja) | 1995-08-04 |
Family
ID=18299073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336432A Withdrawn JPH07201885A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5532507A (ja) |
| EP (1) | EP0665596A1 (ja) |
| JP (1) | JPH07201885A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250520A (ja) * | 1995-03-14 | 1996-09-27 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
| US6312997B1 (en) * | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| KR100385856B1 (ko) | 2000-12-27 | 2003-06-02 | 한국전자통신연구원 | 자기정렬형 게이트 트랜지스터의 제조방법 |
| JP2003007976A (ja) * | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置及びモジュール装置 |
| JP3705431B2 (ja) * | 2002-03-28 | 2005-10-12 | ユーディナデバイス株式会社 | 半導体装置及びその製造方法 |
| US20070138515A1 (en) * | 2005-12-19 | 2007-06-21 | M/A-Com, Inc. | Dual field plate MESFET |
| US7485514B2 (en) * | 2006-01-05 | 2009-02-03 | Winslow Thomas A | Method for fabricating a MESFET |
| US8125008B2 (en) * | 2006-11-17 | 2012-02-28 | System General Corporation | Schottky device and process of making the same comprising a geometry gap |
| JP6087520B2 (ja) * | 2011-07-13 | 2017-03-01 | キヤノン株式会社 | ダイオード素子及び検出素子 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3578271D1 (de) * | 1984-11-02 | 1990-07-19 | Toshiba Kawasaki Kk | Feldeffekttransistor mit einem schottky-gate und herstellungsverfahren dafuer. |
| JPH0824132B2 (ja) * | 1985-10-18 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタの製造方法 |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| JPH01208869A (ja) * | 1988-02-16 | 1989-08-22 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| DE8807364U1 (ja) * | 1988-06-06 | 1989-01-19 | Herz, Helmut, Dipl.-Ing. | |
| US5536957A (en) * | 1990-01-16 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | MOS field effect transistor having source/drain regions surrounded by impurity wells |
| JP2746482B2 (ja) * | 1991-02-14 | 1998-05-06 | 三菱電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
-
1993
- 1993-12-28 JP JP5336432A patent/JPH07201885A/ja not_active Withdrawn
-
1994
- 1994-12-13 EP EP94119677A patent/EP0665596A1/en not_active Withdrawn
- 1994-12-22 US US08/362,124 patent/US5532507A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0665596A1 (en) | 1995-08-02 |
| US5532507A (en) | 1996-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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