KR100252910B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 문턱 전압의 조정에 의한 소자의 ON-OFF 특성의 개선을 위한 반도체 소자의 제조 방법에 관한 것으로, 소오스/드레인 그리고 게이트를 갖는 반도체 소자의 소오스/드레인 사이의 채널 영역에 이온화 에너지가 0.2eV ~ 0.56eV인 불순물을 주입하여 문턱 전압을 조절하는 것으로 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 문턱 전압의 조정에 의한 소자의 ON-OFF 특성의 개선을 위한 반도체 소자의 제조 방법에 관한 것이다.
MOS소자에서 중요한 파라미터는 문턱 전압 VTh이며, 이것은 채널을 유기시키는데 필요한 최소 게이트 전압이다.
일반적으로 n형 채널 소자의 양의 게이트 전압은 어떤값 VTh보다는 커야만 전도성 채널이 유기된다.
이하, 첨부된 도면을 참고하여 종래 기술의 MOSFET에 대하여 설명하면 다음과 같다.
도 1은 일반적인 평형 상태의 이상적 MOSFET구조에 대한 에너지 대역도이다.
종래 기술의 MOSFET에 있어서는 도팬트의 이온화 에너지가 작아서(예를들면, B의 경우에는 0.045eV) 상온에서는 도팬트가 거의 이온화된다.
즉, 도팬트 농도와 캐리어의 농도가 거의 같게 된다.
그러므로 MOSFET의 게이트 전압이 변화하더라도 이온화된 도팬트의 수는 같다. 즉, 문턱 전압은 일정하다.
또한 SOI(Silicon On Insulator)에서는 매입 산화막(Buried Oxide)으로 기판이 격리되어 있기 때문에 게이트 전극과 P-sub를 함께 연결한 off상태에서는 문턱 전압이 크고 게이트 전극에 고전압이 인가되면 Vb도 포지티브 바이어스가 인가되어 VTH가 낮아지게 되어 전류가 크게 흐른다.
이러한 구조에서는 Vg를 소오스와 서브가 포워드(Forward)가 되는 전압(0.5 ∼ 0.6V)이상으로는 인가하지 못한다.
실리콘 기판에 주입된 P,Ar,B 각각의 도팬트의 이온화 에너지는 각각 0.045eV, 0.05eV, O.O45eV이고, 게르마늄 기판에 주입된 P,Ar,B 각각의 이온화에너지는 0.012eV, 0.017eV, 0.0104eV이다.
도 1은 이상적인 평형 상태에서의 MOSFET의 에너지 대역을 나타낸 것이다.
저전압,고속 동작을 하는 MOSFET를 실현하기 위해서는 문턱 전압을 낮추어야 하는데, 종래 기술의 MOSFET에서는 문턱 전압이 낮아지면 기판드레시홀드 전류(Subthreshold Current)의 증가에 의한 게이트 전극의 스텐바이 파워의 소모가 크다.
즉, 스텐바이 상태에서는 스텐바이 파워의 소모 규격을 만족할 정도로 문턱 전압이 커야 하고, 회로 동작시에는 문턱 전압이 작아야 하나 종래 기술의 MOSFET에서는 이를 구현하지 못한다.
본 발명은 이와 같은 종래 기술의 MOSFET의 문제점을 해결하기 위한 것으로, 문턱 전압의 조정에 의한 소자의 ON-OFF 특성의 개선을 위한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 평형 상태의 이상적 MOSFET구조에 대한 에너지 대역도
도 2a내지 도 2e는 본 발명에 따른 MOSFET의 공정 단면도
도 3은 본 발명에 따른 MOSFET의 에너지 대역도
도명의 주요 부분에 대한 부호의 설명
20. 반도체 기판 21. 초기 산화막
22. 질화막 23. 포토레지스트
24. 필드 산화막
문턱 전압의 조정에 의한 소자의 ON-OFF 특성의 개선을 위한 본 발명의 반도체 소자의 제조 방법은 소오스/드레인 그리고 게이트를 갖는 반도체 소자의 소오스/드레인 사이의 채널 영역에 이온화 에너지가 0.2eV ~ 0.56eV인 불순물을 주입하여 문턱 전압을 조절하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 MOSFET의 공정 단면도이고,도 3은 본 발명에 따른 MOSFET의 에너지 대역도이다.
본 발명의 MOSFET 제조 공정은 VTH를 조절하기 위한 불순물 이온 주입 공정을 이온화 에너지가 큰 불순물을 사용하여 실제 동작시에 소자의 문턱 전압을 떨어드리기 위한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(20)의 표면에 초기 산화막(21)을 형성하고, 도 2b에서와 같이, 상기의 초기 산화막(21)상에 질화막(22)을 형성한다.
그리고 상기 질화막(22)상에 포토레지스트(23)를 형성하고 포토리소그래피 공정으로 패터닝하여 소자 격리층을 형성하기 위한 마스크 패턴층을 형성한다.
이어, 도 2c에서와 같이, 상기 패터닝된 포토레지스트(23)를 마스크로 하여 노출된 질화막(22)층을 선택적으로 제거하고 노출된 필드 영역에 소자 격리 특성을 높이기 위한 필드 이온 주입 공정을 실시한다.
그리고 도 2d에서와 같이, 상기 질화막(22)패터닝 공정 및 필드 이온 주입 공정에서 마스크로 사용된 포토레지스트(23)를 제거하고 질화막(22)을 마스크로 하여 필드 산화 공정을 실시하여 소자 격리 영역에 필드 산화막(24)을 형성한다.
이어, 도 2e에서와 같이, 상기 필드 산화 공정에서 마스크로 사용된 질화막(22)을 제거하고 상기 필드 산화막(24)에 의해 정의된 활성 영역에 소자의 문턱 전압을 조절하기 위한 불순물을 주입한다.
이때, 사용되는 불순물은 이온화 에너지가 0.2eV ~ 0.56eV인 불순물을 사용한다.
이온화 에너지가 0.56eV이상인 도팬트는 실리콘 기판을 사용하는 반도체 소자의 제조에 적용하기 어렵다.
본 발명의 실시예에서는 이온화 에너지가 0.3eV인 Tl(Thallium)을 사용했다.
도 3은 VGS=0인 경우(off상태)의 에너지 밴드이며, 벌크 영역에서 도팬트는 주어진 온도에서 상응하는 만큼 이온화가되며 인터페이스(게이트와 채널 영역의 경계 부근)쪽에서는 Efp(Hole Fermi Level)아래에 있는 도팬트는 모두 이온화되어 네가티브 차지이다.
페르미-다이랙(Fermi-Dirac) 통계를 가정하면 평형 상태의 홀 농도는
여기서, NA는 억셉터 농도이며 gA는 축퇴 인자(Degeneracy factor)이고, EA는 억셉터 레벨의 이온화 에너지이다.
인듐의 경우에는 농도가 ??1016cm-3정도만 되면 프리즈 아웃(Freeze out)이 일어난다.
벌크에서는 홀의 프리지 아웃이 일어나도 디플리션 영역에서의 이온화 불순물 농도(Ionized Impurity Concentration)와 도팬트 농도는 같아 지게되며 이것은 소자의 off상태를 나타내는 것이다.
그러나 갑자기 게이트에 전압이 인가되면 이온화되는 시간 때문에 실제 VTH가 낮아지는 것처럼 동작하게 된다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 이온화 에너지가 큰 도팬트를 사용하여 채널 영역에 이온 주입하므로서 스텐 바이(Stand-by)시에 문턱 전압이 크고(off-leakage는 작고) 소자의 동작시에는 문턱 전압이 작아지는 효과로 큰 전류를 얻을 수 있다.
Claims (2)
- 그리고 게이트를 갖는 반도체 소자의 소오스/드레인 사이의 채널 영역에 이온화 에너지가 0.2eV ~ 0.56eV인 불순물을 주입하여 문턱 전압을 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 문턱 전압 조절을 위해 이온화 에너지가 0.3eV인 Tl을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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