JPH01208869A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01208869A JPH01208869A JP3443788A JP3443788A JPH01208869A JP H01208869 A JPH01208869 A JP H01208869A JP 3443788 A JP3443788 A JP 3443788A JP 3443788 A JP3443788 A JP 3443788A JP H01208869 A JPH01208869 A JP H01208869A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
電界効果トランジスタとその製造方法に関し、短チヤネ
ル効果を抑制し、且つ、抵抗、容量の増加を抑えたＬＤ
Ｄ形構造を簡単な製造工程によって再現性良く形成する
ことを目的とし、ゲート電極下の一導電型低濃度不純物
チャネル層と該チャネル層両側の一導電型高濃度不純物
ソース層およびドレイン層との間に一導電型中間濃度不
純物層が設けられ、該一導電型中間濃度不純物層の下部
付近にのみ反対導電型不純物層を具備してなることを特
徴とする。
ル効果を抑制し、且つ、抵抗、容量の増加を抑えたＬＤ
Ｄ形構造を簡単な製造工程によって再現性良く形成する
ことを目的とし、ゲート電極下の一導電型低濃度不純物
チャネル層と該チャネル層両側の一導電型高濃度不純物
ソース層およびドレイン層との間に一導電型中間濃度不
純物層が設けられ、該一導電型中間濃度不純物層の下部
付近にのみ反対導電型不純物層を具備してなることを特
徴とする。
その製造方法として、半導体基板に一導電型低濃度不純
物チャネル層を形成する工程と、ゲート電極窓を有する
第１のマスクを形成し、該ゲート電極窓周縁に第２のマ
スクを形成した後、ゲート電極を形成する工程と、 前記ゲート電極窓周縁の第２のマスクを除去した後、前
記第１のマスクおよびゲート電極をマスクとして不純物
を導入して反対導電型不純物層を形成する工程と、 前記第１のマスクを除去した後、不純物を導入して一導
電型中間濃度不純物層と一導電型高濃度不純物ソース層
およびドレイン層とを形成する工程とが含まれてなるこ
とを特徴とする。
物チャネル層を形成する工程と、ゲート電極窓を有する
第１のマスクを形成し、該ゲート電極窓周縁に第２のマ
スクを形成した後、ゲート電極を形成する工程と、 前記ゲート電極窓周縁の第２のマスクを除去した後、前
記第１のマスクおよびゲート電極をマスクとして不純物
を導入して反対導電型不純物層を形成する工程と、 前記第１のマスクを除去した後、不純物を導入して一導
電型中間濃度不純物層と一導電型高濃度不純物ソース層
およびドレイン層とを形成する工程とが含まれてなるこ
とを特徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特に、ＭＥ Ｓ
Ｆ ＥＴ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｆ ＥＴ）などの電界効果トランジスタ（Ｆ Ｅ
Ｔ ； Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）とその製造方法に関する。
Ｆ ＥＴ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｆ ＥＴ）などの電界効果トランジスタ（Ｆ Ｅ
Ｔ ； Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）とその製造方法に関する。
例えば、化合物半導体からなるＭＥＳＦＥＴは低消費電
力、超高速化が可能で、且つ、基本素子構造が比較的に
簡単なためにコスト面から有利な半導体素子として知ら
れている。しかし、このような素子は微細化されるに伴
って構造および製法が複雑になり、再現性が低下してお
り、その対策が望まれている。
力、超高速化が可能で、且つ、基本素子構造が比較的に
簡単なためにコスト面から有利な半導体素子として知ら
れている。しかし、このような素子は微細化されるに伴
って構造および製法が複雑になり、再現性が低下してお
り、その対策が望まれている。
第４図（ａ） 〜（Ｃ）は従来の各種のＬ Ｄ Ｄ （
ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造のＧａ
ＡｓＭＥＳＦＥＴの断面図を示しており、以下にその概
要を説明する。
ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造のＧａ
ＡｓＭＥＳＦＥＴの断面図を示しており、以下にその概
要を説明する。
第４図（ａ）は通常のＬＤＤ構造の断面図で、１は半絶
縁性ＧａＡｓ基板、２は金属（例えばアルミニウム）、
金属シリサイド（ＭＳｉｘ）からなるゲート電極、３は
ｎ −ＧａＡｓ層からなる低濃度不純物チャネル層、４
はｎ”−ＧａＡｓ層からなる高濃度不純物ソース層およ
びドレイン層、５はＡｕＧｅ／Ａｕからなるソースまた
はドレイン電極、６はｎ ’ −ＧａＡｓ層からなる中
間濃度不純物層である。ここに、ＡｕＧｅ／Ａｕ（金ゲ
ルマニウム／金）とは下層にＡｕＧｅ膜、上層にＡｕ膜
を形成した２層積層の電極膜のことを意味している。
縁性ＧａＡｓ基板、２は金属（例えばアルミニウム）、
金属シリサイド（ＭＳｉｘ）からなるゲート電極、３は
ｎ −ＧａＡｓ層からなる低濃度不純物チャネル層、４
はｎ”−ＧａＡｓ層からなる高濃度不純物ソース層およ
びドレイン層、５はＡｕＧｅ／Ａｕからなるソースまた
はドレイン電極、６はｎ ’ −ＧａＡｓ層からなる中
間濃度不純物層である。ここに、ＡｕＧｅ／Ａｕ（金ゲ
ルマニウム／金）とは下層にＡｕＧｅ膜、上層にＡｕ膜
を形成した２層積層の電極膜のことを意味している。
また、第４図（ｂ）は全面Ｂ Ｐ （Ｂｕｒｉｅｄ
ｐ −１ａｙｅｒ）形ＬＤＤ構造の断面図で、第３図（
ａ）と同一部位に同一記号を付けであるが、その他の７
がｐ−型埋込層である。このｐ−型埋込層が短チヤネル
効果の抑制に一層有効である。
ｐ −１ａｙｅｒ）形ＬＤＤ構造の断面図で、第３図（
ａ）と同一部位に同一記号を付けであるが、その他の７
がｐ−型埋込層である。このｐ−型埋込層が短チヤネル
効果の抑制に一層有効である。
更に、第４図（Ｃ）は囲い込みＢＰ形ＬＤＤ構造の断面
図で、その他の８がソースまたはドレインを囲んだｐ−
型埋込層である。この構造はｐ−型埋込層がチャネル層
部分に設けられていないので、ゲート容量の低減に役立
つ。
図で、その他の８がソースまたはドレインを囲んだｐ−
型埋込層である。この構造はｐ−型埋込層がチャネル層
部分に設けられていないので、ゲート容量の低減に役立
つ。
これらのＬＤＤ構造によってゲート長をサブミクロン化
し、且つ、短チヤネル効果を抑制して、Ｋ値を改善する
ことが可能になる。ここに、短チヤネル効果とはゲート
長の短縮に伴いしきい値電圧ｖｔｈの負側へのシフト、
に値の減少が顕在化し、ＦＥＴの性能およびＦＥＴパラ
メータの制御性が低下する現象である。また、Ｋ値とは
相互コンダクタンスｇｍに関わりある値のことで、次式
で表わされる。
し、且つ、短チヤネル効果を抑制して、Ｋ値を改善する
ことが可能になる。ここに、短チヤネル効果とはゲート
長の短縮に伴いしきい値電圧ｖｔｈの負側へのシフト、
に値の減少が顕在化し、ＦＥＴの性能およびＦＥＴパラ
メータの制御性が低下する現象である。また、Ｋ値とは
相互コンダクタンスｇｍに関わりある値のことで、次式
で表わされる。
ｇｍ ＝２Ｋ （Ｖｇ −Ｖｔｈ） ＝ ：ｌＨｄ
／、）ＩｇＫ＝εμＷｇ ／ ２ ａ Ｌｇ ここに、Ｗｇはゲート幅、Ｌｇはゲート長、ａは活性Ｎ
（チャネル層）の厚さ、εは誘電率、μは移動度である
。
／、）ＩｇＫ＝εμＷｇ ／ ２ ａ Ｌｇ ここに、Ｗｇはゲート幅、Ｌｇはゲート長、ａは活性Ｎ
（チャネル層）の厚さ、εは誘電率、μは移動度である
。
［発明が解決しようとする課題］
さて、上記した第４図（ａ）〜（Ｃ）の構造によれば、
短チヤネル効果抑制の効果があり、特にｐ型埋込層７，
８の形成が有効であるが、その反面、ｐ型埋込層はシー
ト抵抗が大きくなる欠点がある。即ち、ｐ型埋込層７，
８の形成は’ｎ ” −ＧａＡｓ層などの補償（相殺；
ｃｏｍｐｅｎｓａｔｅ）が問題になり、シート抵抗が
増加して、Ｋ値などの特性改善の妨げになる。従って、
ＢＰ形ＬＤＤ構造の有効性を引き出すためには不純物注
入条件などの各種条件を厳しく設定し、それを精度良く
制御しなければならない。
短チヤネル効果抑制の効果があり、特にｐ型埋込層７，
８の形成が有効であるが、その反面、ｐ型埋込層はシー
ト抵抗が大きくなる欠点がある。即ち、ｐ型埋込層７，
８の形成は’ｎ ” −ＧａＡｓ層などの補償（相殺；
ｃｏｍｐｅｎｓａｔｅ）が問題になり、シート抵抗が
増加して、Ｋ値などの特性改善の妨げになる。従って、
ＢＰ形ＬＤＤ構造の有効性を引き出すためには不純物注
入条件などの各種条件を厳しく設定し、それを精度良く
制御しなければならない。
しかし、実際には構造、形成工程が複雑になると、その
設定、制御が難しくて好特性を再現性良く得ることが困
難になる。
設定、制御が難しくて好特性を再現性良く得ることが困
難になる。
本発明は、このような問題点を低減させて、短チヤネル
効果を抑制し、且つ、抵抗、容量の増加を抑えたＬＤＤ
形構造を簡単な製造工程によって再現性良く形成するこ
とを目的としたＦＥＴとその製造方法を提案するもので
ある。
効果を抑制し、且つ、抵抗、容量の増加を抑えたＬＤＤ
形構造を簡単な製造工程によって再現性良く形成するこ
とを目的としたＦＥＴとその製造方法を提案するもので
ある。
［課題を解決するための手段］
その目的は、ゲート電極下の一導電型低濃度不純物チャ
ネル層と該チャネル層両側の一導電型高濃度不純物ソー
ス層およびドレイン層との間に一導電型中間濃度不純物
層が設けられ、該一導電型中間濃度不純物層の下部付近
にのみ反対導電型不純物層を具備してなるＦＥＴによっ
て達成される。
ネル層と該チャネル層両側の一導電型高濃度不純物ソー
ス層およびドレイン層との間に一導電型中間濃度不純物
層が設けられ、該一導電型中間濃度不純物層の下部付近
にのみ反対導電型不純物層を具備してなるＦＥＴによっ
て達成される。
且つ、その製造方法として、半導体基板に一導電型低濃
度不純物チャネル層を形成する工程と、ゲート電極窓を
有する第１のマスクを形成し、該ゲート電極窓周縁に第
２のマスクを形成した後、ゲート電極を形成する工程と
、 前記ゲート電極窓周縁の第２のマスクを除去した後、前
記第１のマスクおよびゲート電極をマスクとして不純物
を導入して反対導電型不純物層を形成する工程と、 前記第１のマスクを除去した後、不純物を導入して一導
電型中間濃度不純物層と一導電型高濃度不純物ソース層
およびドレイン層とを形成する工程とが含まれることを
特徴とする。
度不純物チャネル層を形成する工程と、ゲート電極窓を
有する第１のマスクを形成し、該ゲート電極窓周縁に第
２のマスクを形成した後、ゲート電極を形成する工程と
、 前記ゲート電極窓周縁の第２のマスクを除去した後、前
記第１のマスクおよびゲート電極をマスクとして不純物
を導入して反対導電型不純物層を形成する工程と、 前記第１のマスクを除去した後、不純物を導入して一導
電型中間濃度不純物層と一導電型高濃度不純物ソース層
およびドレイン層とを形成する工程とが含まれることを
特徴とする。
［作用］
即ち、本発明は中間濃度不純物層の下のみに反対導電型
不純物層を設けたＬＤＤ構造にする。そのように構成す
れば、短チヤネル効果の抑制についてはＢＰ形ＬＤＤ構
造と変わらず、ｎ” −ＧａＡｓ層（ソース層、ドレイ
ン層）との補償がないためにシート抵抗も増加せず、且
つ、ｎ” −ＧａＡｓｆｆｉとｐ−型埋込層との不純物
濃度を独自に制御できるために製造時の条件の設定が容
易になる。
不純物層を設けたＬＤＤ構造にする。そのように構成す
れば、短チヤネル効果の抑制についてはＢＰ形ＬＤＤ構
造と変わらず、ｎ” −ＧａＡｓ層（ソース層、ドレイ
ン層）との補償がないためにシート抵抗も増加せず、且
つ、ｎ” −ＧａＡｓｆｆｉとｐ−型埋込層との不純物
濃度を独自に制御できるために製造時の条件の設定が容
易になる。
［実施例コ
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＧａＡｓＭＥ Ｓ Ｆ ＥＴの
断面図を示しており、１は半絶縁性ＧａＡｓ基板、２は
ゲート電極、３はｎ −ＧａＡｓ層からなる低濃度不純
物チャネル層、４はｎ” −ＧａＡｓ層からなる高濃度
不純物ソース層またはドレイン層、５はソースまたはド
レイン電極、６はｎ ’ −ＧａＡｓ層からなる中間不
純物濃度層、９は中間不純物濃度層下のｐ−−ＧａＡｓ
層からなる埋込層である。
断面図を示しており、１は半絶縁性ＧａＡｓ基板、２は
ゲート電極、３はｎ −ＧａＡｓ層からなる低濃度不純
物チャネル層、４はｎ” −ＧａＡｓ層からなる高濃度
不純物ソース層またはドレイン層、５はソースまたはド
レイン電極、６はｎ ’ −ＧａＡｓ層からなる中間不
純物濃度層、９は中間不純物濃度層下のｐ−−ＧａＡｓ
層からなる埋込層である。
次に、第２図（ａ）〜（ｇ）は本発明にかかるＭＥＳＦ
ＥＴの形成方法の工程順断面図を示しており、以下に順
を追って説明する。
ＥＴの形成方法の工程順断面図を示しており、以下に順
を追って説明する。
第２図（ａ）参照；半絶縁性ＧａＡｓ基板１上にシリコ
ン（Ｓｔ” ）イオンを注入してｎ −ＧａＡｓ層から
なる低濃度不純物チャネルＮ３ （活性層）を形成し
、次いで、ゲート電極とその周囲部分を窓あけしたＳｉ
３ Ｎ４膜マスク２１を形成する。Ｓｉ＋イオン注入条
件は加速電圧３０ＫｅＶ、 ドーズ量２ｘｌＯ／ｃｉ
程度である。
ン（Ｓｔ” ）イオンを注入してｎ −ＧａＡｓ層から
なる低濃度不純物チャネルＮ３ （活性層）を形成し
、次いで、ゲート電極とその周囲部分を窓あけしたＳｉ
３ Ｎ４膜マスク２１を形成する。Ｓｉ＋イオン注入条
件は加速電圧３０ＫｅＶ、 ドーズ量２ｘｌＯ／ｃｉ
程度である。
第２図（ｂ）参照；次いで、化学気相成長（ＣＶ Ｄ）
法により５ｉ０２膜を被着し、弗素系ガスを用いた公知
の異方性エツチングによってパターンニングしてゲート
電極窓周縁の絶縁膜（サイドウオール）２３を形成する
。
法により５ｉ０２膜を被着し、弗素系ガスを用いた公知
の異方性エツチングによってパターンニングしてゲート
電極窓周縁の絶縁膜（サイドウオール）２３を形成する
。
第２図（Ｃ１参照；次いで、その上からスパッタ法によ
ってＷ Ｓ ｉ ｘ膜２を被着し、フォトプロセスによ
ってパターンニングしてゲート電極２を形成する。
ってＷ Ｓ ｉ ｘ膜２を被着し、フォトプロセスによ
ってパターンニングしてゲート電極２を形成する。
第２図（ｄ）参照；次いで、そのＷ Ｓ ｉ ｘ膜２を
エッチバンクして除去し、ゲート電極２に形成する。
エッチバンクして除去し、ゲート電極２に形成する。
第２図ｆｅ）参照；次いで、弗酸系エツチング液により
Ｓｉ３Ｎ３膜と５ｉ０２膜のエツチングレートの違いを
利用してゲート電極周縁のサイドウオール２３のみ除去
し、その部分にベリリウム（Ｂｅ” ）イオンを注入し
てｐ−−ＧａＡｓ層からなる埋込Ｎ９を形成する。Ｂｅ
＋イオン注入条件は加速電圧７０ＫｅＶ。
Ｓｉ３Ｎ３膜と５ｉ０２膜のエツチングレートの違いを
利用してゲート電極周縁のサイドウオール２３のみ除去
し、その部分にベリリウム（Ｂｅ” ）イオンを注入し
てｐ−−ＧａＡｓ層からなる埋込Ｎ９を形成する。Ｂｅ
＋イオン注入条件は加速電圧７０ＫｅＶ。
ドーズ量２ Ｘ １０ ”／ ｃｉ程度である。
第２図（ｆ）参照；次いで、Ｓｉ３Ｎ４膜マスク２１を
弗酸によりエツチング除去し、更に、Ｓｉ＋イオンを注
入してｎ ′−ＧａＡｓ層からなる中間濃度不純物層６
とｎ” −ＧａＡｓ層からなる高濃度不純物ソース層お
よびドレイン層４を形成する。Ｓｉ＋イオン注入条件は
加速電圧１２０ＫｅＶ、 ドーズ量２ Ｘ １０１３
／ｃｄ程度である。この時、ｎ ” −ＧａＡｓ層から
なる中間濃度不純物層６はｐ−−ＧａＡｓ層９との補償
によって形成されるが、予備実験によればシート抵抗な
どが問題でない範囲に両層の濃度を調整することが可能
である。
弗酸によりエツチング除去し、更に、Ｓｉ＋イオンを注
入してｎ ′−ＧａＡｓ層からなる中間濃度不純物層６
とｎ” −ＧａＡｓ層からなる高濃度不純物ソース層お
よびドレイン層４を形成する。Ｓｉ＋イオン注入条件は
加速電圧１２０ＫｅＶ、 ドーズ量２ Ｘ １０１３
／ｃｄ程度である。この時、ｎ ” −ＧａＡｓ層から
なる中間濃度不純物層６はｐ−−ＧａＡｓ層９との補償
によって形成されるが、予備実験によればシート抵抗な
どが問題でない範囲に両層の濃度を調整することが可能
である。
以上のような形成方法によれば、ソース層、ドレイン層
４と中間濃度不純物層６との補償のための濃度調整が必
要であるが、従来の、例えば、囲い込みＢＰ形ＬＤＤ構
造（第４図（Ｃ）参照）を形成する形成法において、ソ
ース層、ドレイン層４の領域にはチャネル層（ｎ−Ｇａ
Ａｓ層）３．中間不純物濃度Ｎ （ｎ ’−ＧａＡｓ層
）６．埋込層（ｐ−−ＧａＡｓ層）８およびソース層ま
たはドレイン層（ｎ ＋−ＧａＡｓｆｆｉ） ４の四回
のイオン注入がおこなわれる場合に比べて非常に簡単化
されて、調整が容易になる。且つ、ゲート電極およびサ
イドウオールを用いたセルファラインで形成する方法で
あり、制御性、再現性に優れた製造方法である。
４と中間濃度不純物層６との補償のための濃度調整が必
要であるが、従来の、例えば、囲い込みＢＰ形ＬＤＤ構
造（第４図（Ｃ）参照）を形成する形成法において、ソ
ース層、ドレイン層４の領域にはチャネル層（ｎ−Ｇａ
Ａｓ層）３．中間不純物濃度Ｎ （ｎ ’−ＧａＡｓ層
）６．埋込層（ｐ−−ＧａＡｓ層）８およびソース層ま
たはドレイン層（ｎ ＋−ＧａＡｓｆｆｉ） ４の四回
のイオン注入がおこなわれる場合に比べて非常に簡単化
されて、調整が容易になる。且つ、ゲート電極およびサ
イドウオールを用いたセルファラインで形成する方法で
あり、制御性、再現性に優れた製造方法である。
次の第３図は本発明にかかるＧａＡｓＭ Ｅ Ｓ Ｆ
Ｅ Ｔのゲート長に対するしきい値電圧Ｖｔｈ、 Ｋ
値の関係図を図示している。白丸は本発明にかかるＧａ
ＡｓＭＥＳＦＥＴ、黒丸は囲み込み形ＢＰ型ＬＤＤ構造
のＧａＡｓＭＥＳＦＥＴ （第４図（Ｃ）に示すＦＥＴ
）のデータ値である。これより、短ゲート化によるＶｔ
ｈ、 Ｋ値の低下は見られずにその依存性は小さく、短
チヤネル効果の抑制が十分に得られていることが判る。
Ｅ Ｔのゲート長に対するしきい値電圧Ｖｔｈ、 Ｋ
値の関係図を図示している。白丸は本発明にかかるＧａ
ＡｓＭＥＳＦＥＴ、黒丸は囲み込み形ＢＰ型ＬＤＤ構造
のＧａＡｓＭＥＳＦＥＴ （第４図（Ｃ）に示すＦＥＴ
）のデータ値である。これより、短ゲート化によるＶｔ
ｈ、 Ｋ値の低下は見られずにその依存性は小さく、短
チヤネル効果の抑制が十分に得られていることが判る。
且つ、Ｋ値はゲート長０．５μｍにおいて７ｍＡ／Ｖ２
程度になる。従って、本発明にかかる構造および製造方
法は極めて効果の大きいものと云える。
程度になる。従って、本発明にかかる構造および製造方
法は極めて効果の大きいものと云える。
なお、上記はｎチャネルＧａＡｓＭＥＳＦＥＴの例であ
るが、本発明はｎチャネルＧａＡｓＭＥＳＦＥＴやその
他のＪＦＥＴ、ヘテロ接合ＦＥＴ、埋込チャネル形ＭＩ
ＳＦＥＴにも応用が可能である。
るが、本発明はｎチャネルＧａＡｓＭＥＳＦＥＴやその
他のＪＦＥＴ、ヘテロ接合ＦＥＴ、埋込チャネル形ＭＩ
ＳＦＥＴにも応用が可能である。
［発明の効果］
以上の説明から明らかなように、本発明によればＬＤＤ
構造のＦＥＴにおいて、短チヤネル効果が十分に抑制さ
れ、しかも、Ｋ値は７ＩＷＡ／ｖ２に向上して、簡単な
工程によって再現性良く形成できる顕著な効果が得られ
、ＩＣの性能向上に大きく寄与するものである。
構造のＦＥＴにおいて、短チヤネル効果が十分に抑制さ
れ、しかも、Ｋ値は７ＩＷＡ／ｖ２に向上して、簡単な
工程によって再現性良く形成できる顕著な効果が得られ
、ＩＣの性能向上に大きく寄与するものである。
第１図は本発明にかかるＬＤＤ構造のＧａＡｓＭＥＳＦ
ＥＴの断面図、 第２図（ａ）〜（ｆｌは本発明にかかるＭＥＳＦＥＴの
形成方法の工程順断面図、 第３図はゲート長に対するＶｔｈ、 Ｋ値の関係図、第
４図（ａ） 〜（Ｃ）は従来のＬＤＤ構造のＧａＡｓＭ
Ｅ Ｓ ＦＥＴの断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はゲート電極、 ３はｎ−ＧａＡｓ層からなる低濃度不純物チャネル層、
４はｎ” −ＧａＡｓ層からなる高濃度不純物ソース層
またはドレイン層、 ５はソースまたはドレイン電極、 ６はｎ“−ＧａＡｓＮからなる中間濃度不純物層、？、
８．９はｐ−−ＧａＡｓ層からなる埋込層、２１はＳｉ
３Ｎ４膜マスク、 ２３はサイドウオール（ゲート電極周縁の絶縁膜）を示
している。 ４裕そ４にｎｓ＞ＳＬＤＤＭ１燵しのＧａＡＳＭＥＳＦ
ＥＴｘ跡ａａ第 １ 閃 Ｏ５α７１．０２３４５ グ°二ｌ長ＣＡｍ） 炸二Ｙ＋にナキｔうｖｔｈ、 に４直りＪｌ’ｌ、ｆ
ゑ巳Ｑ −
ＥＴの断面図、 第２図（ａ）〜（ｆｌは本発明にかかるＭＥＳＦＥＴの
形成方法の工程順断面図、 第３図はゲート長に対するＶｔｈ、 Ｋ値の関係図、第
４図（ａ） 〜（Ｃ）は従来のＬＤＤ構造のＧａＡｓＭ
Ｅ Ｓ ＦＥＴの断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はゲート電極、 ３はｎ−ＧａＡｓ層からなる低濃度不純物チャネル層、
４はｎ” −ＧａＡｓ層からなる高濃度不純物ソース層
またはドレイン層、 ５はソースまたはドレイン電極、 ６はｎ“−ＧａＡｓＮからなる中間濃度不純物層、？、
８．９はｐ−−ＧａＡｓ層からなる埋込層、２１はＳｉ
３Ｎ４膜マスク、 ２３はサイドウオール（ゲート電極周縁の絶縁膜）を示
している。 ４裕そ４にｎｓ＞ＳＬＤＤＭ１燵しのＧａＡＳＭＥＳＦ
ＥＴｘ跡ａａ第 １ 閃 Ｏ５α７１．０２３４５ グ°二ｌ長ＣＡｍ） 炸二Ｙ＋にナキｔうｖｔｈ、 に４直りＪｌ’ｌ、ｆ
ゑ巳Ｑ −
Claims (2)
- （１）ゲート電極下の一導電型低濃度不純物チャネル層
と該チャネル層両側の一導電型高濃度不純物ソース層お
よびドレイン層との間に一導電型中間濃度不純物層が設
けられ、該一導電型中間濃度不純物層の下部付近にのみ
反対導電型不純物層を具備してなることを特徴とする半
導体装置。 - （２）半導体基板に一導電型低濃度不純物チャネル層を
形成する工程と、 ゲート電極窓を有する第１のマスクを形成し、該ゲート
電極窓周縁に第２のマスクを形成した後、ゲート電極を
形成する工程と、 前記ゲート電極窓周縁の第２のマスクを除去した後、前
記第１のマスクおよびゲート電極をマスクとして不純物
を導入して反対導電型不純物層を形成する工程と、 前記第１のマスクを除去した後、不純物を導入して一導
電型中間濃度不純物層と一導電型高濃度不純物ソース層
およびドレイン層とを形成する工程とが含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3443788A JPH01208869A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3443788A JPH01208869A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208869A true JPH01208869A (ja) | 1989-08-22 |
Family
ID=12414203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3443788A Pending JPH01208869A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0665596A1 (en) * | 1993-12-28 | 1995-08-02 | Fujitsu Limited | Mes field effect transistor possessing lightly doped drain and method for production thereof |
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| US5710606A (en) * | 1994-08-24 | 1998-01-20 | Kabushiki Kaisha Toshiba | LCD TFT having two layer region adjacent base region in which the layers have opposite conductivities and have two density gradients |
| US6165827A (en) * | 1996-07-09 | 2000-12-26 | Micron Technology, Inc. | Semiconductor transistor devices and methods for forming semiconductor transistor devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110466A (ja) * | 1984-11-02 | 1986-05-28 | Toshiba Corp | 電界効果型半導体装置及びその製造方法 |
| JPS6279673A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS62245678A (ja) * | 1986-04-18 | 1987-10-26 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-02-16 JP JP3443788A patent/JPH01208869A/ja active Pending
Patent Citations (3)
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| US6333539B1 (en) | 1996-02-22 | 2001-12-25 | Micron Technology, Inc. | Semiconductor transistor devices and methods for forming semiconductor transistor devices |
| US6165827A (en) * | 1996-07-09 | 2000-12-26 | Micron Technology, Inc. | Semiconductor transistor devices and methods for forming semiconductor transistor devices |
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