JPS5887875A - 双ゲ−ト型ｍｉｓ半導体装置 - Google Patents
双ゲ−ト型ｍｉｓ半導体装置Info
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- JPS5887875A JPS5887875A JP18543881A JP18543881A JPS5887875A JP S5887875 A JPS5887875 A JP S5887875A JP 18543881 A JP18543881 A JP 18543881A JP 18543881 A JP18543881 A JP 18543881A JP S5887875 A JPS5887875 A JP S5887875A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は双（チーアル）ゲート型ＭＩＳ半導体装置に関
する。以下、ＭＩＳ半導体装置をＭ■ＳＦ Ｅ Ｔと言
う。
する。以下、ＭＩＳ半導体装置をＭ■ＳＦ Ｅ Ｔと言
う。
テレビジョンチューナ用高周波増幅用に使用される双ゲ
ート型ＭＩＳＦＥＴにおいては高性能化すなわち低雑音
化、低電圧動作化が要求されており、そのためにこのＭ
Ｉ Ｓ Ｆ １２ Ｔの低容１″化ど高順伝達アドミ
ッタンス化が必要となっている。
ート型ＭＩＳＦＥＴにおいては高性能化すなわち低雑音
化、低電圧動作化が要求されており、そのためにこのＭ
Ｉ Ｓ Ｆ １２ Ｔの低容１″化ど高順伝達アドミ
ッタンス化が必要となっている。
本願出願人において提案されているＮチャンネル双ゲー
ト型Ｍ Ｉ Ｓ Ｆ Ｅ Ｔは第１図に示すように、高
抵抗Ｐ型Ｓｉ（シリコン）基体１の主表面にＮ ４−型
ソース領域２及びＮ１型ドレイン領域３を形成し、ソー
ス・ドレイン間Ｓｉ 基体表面上にゲート絶縁膜（Ｓｉ
Ｏ，膜）４を介して第１ＭＯ（モリブデン）ゲートＧ１
及び第２Ｍｏゲート（矛、を形成し、ゲートの形成され
ないソース・ドレイン間８１基体表面に高耐圧部となる
Ｎ一層５ａ、５ｂ、５ｃを形成した構造を有する。とこ
ろで、このような構造のＭＩＳＦＥＴにおいて、低容１
化のために例えば第１ゲートＧ１のチャネル長β１を小
さくするとＣ１５ｓ（入力容量）を小さくできるが、そ
のためパンチスルーを起しやすくなることがわかった。
ト型Ｍ Ｉ Ｓ Ｆ Ｅ Ｔは第１図に示すように、高
抵抗Ｐ型Ｓｉ（シリコン）基体１の主表面にＮ ４−型
ソース領域２及びＮ１型ドレイン領域３を形成し、ソー
ス・ドレイン間Ｓｉ 基体表面上にゲート絶縁膜（Ｓｉ
Ｏ，膜）４を介して第１ＭＯ（モリブデン）ゲートＧ１
及び第２Ｍｏゲート（矛、を形成し、ゲートの形成され
ないソース・ドレイン間８１基体表面に高耐圧部となる
Ｎ一層５ａ、５ｂ、５ｃを形成した構造を有する。とこ
ろで、このような構造のＭＩＳＦＥＴにおいて、低容１
化のために例えば第１ゲートＧ１のチャネル長β１を小
さくするとＣ１５ｓ（入力容量）を小さくできるが、そ
のためパンチスルーを起しやすくなることがわかった。
これを防ぐためにチャネル部の不純物濃度を全体的に上
げるとＣｏ５５（出力容量）が大きくなることがわかっ
た。さらに、上記構造によれば順伝達アドミタンス（ｇ
ｍ）（ゲートの電圧変化分に対するドレイン電流の変化
分）が低くなり、低電圧（■Ｄ８：６■）では雑音指数
が大きくなり前記用途に使用で超ないことがわかり、又
Ｃｒ５ｓ（帰還容量）を小さくするためにゲートＧ、の
チャネル長ｐ、を大きくとると低性能化し、チャネル濃
度を高くするとドレイン側でＣｏ５５が大きくなるなど
の問題があることがわかった。
げるとＣｏ５５（出力容量）が大きくなることがわかっ
た。さらに、上記構造によれば順伝達アドミタンス（ｇ
ｍ）（ゲートの電圧変化分に対するドレイン電流の変化
分）が低くなり、低電圧（■Ｄ８：６■）では雑音指数
が大きくなり前記用途に使用で超ないことがわかり、又
Ｃｒ５ｓ（帰還容量）を小さくするためにゲートＧ、の
チャネル長ｐ、を大きくとると低性能化し、チャネル濃
度を高くするとドレイン側でＣｏ５５が大きくなるなど
の問題があることがわかった。
本発明は上記した諸問題を解決するためσ）もσ）で、
その目的は高周波増幅用のＭ Ｉ Ｓ Ｆ Ｅ１’の高
性能化、腐信順性化にある。
その目的は高周波増幅用のＭ Ｉ Ｓ Ｆ Ｅ１’の高
性能化、腐信順性化にある。
第２図は本発明によるＮチャネル双ゲート型ＭＩＳＦＥ
Ｔの原理的構造を示すものである。このＭＩＳＦＥＴが
第１図で示したこれまでのＭＩＳＦ Ｅ Ｔと鷲なる点
は、第１ゲートＧ、と第２ゲート〔）２の一部を含むソ
ース・ドし・７１ン間のＰｓｉ基体の表面に基体の不純
物濃度よりもＸ）＼′高い濃度のｌ〕型層６を高耐圧部
Ｎ−Ａ：１５ ａ 、 ５ ｂよりも深く形成したこと
に、゛し）る。
Ｔの原理的構造を示すものである。このＭＩＳＦＥＴが
第１図で示したこれまでのＭＩＳＦ Ｅ Ｔと鷲なる点
は、第１ゲートＧ、と第２ゲート〔）２の一部を含むソ
ース・ドし・７１ン間のＰｓｉ基体の表面に基体の不純
物濃度よりもＸ）＼′高い濃度のｌ〕型層６を高耐圧部
Ｎ−Ａ：１５ ａ 、 ５ ｂよりも深く形成したこと
に、゛し）る。
第３図（ａ ｌ〜ｌｄ）は上記第２図でｙＪ＜（、た”
−ｆｒ 不ルベゲー １、Ｍｉ ｓ ｔ；’ ト〕’ｒ
の製清ゾ■コｌニスなノ１り［２、以ド各−Ｌ程ごとに
具体的に説明する。
−ｆｒ 不ルベゲー １、Ｍｉ ｓ ｔ；’ ト〕’ｒ
の製清ゾ■コｌニスなノ１り［２、以ド各−Ｌ程ごとに
具体的に説明する。
ｆａｌ 低損ｌＷの１）−Ｓｉ基体１（不純物ｍＪｉ
Ｎ：ｌｏ”ａｔｏｍｓ／ｃ＋＋！程度）を用意し、図示
されないが保護ダイオードを形成後、表面に形成した厚
い酸化膜（Ｓｉｎ２膜）７をホトエッチ処理１７てこれ
をマスクとし、例えばＰ（リン）の高濃度Ｔポジット・
拡散によりソース及びドし・インとなるＮＦ領域２゜３
を形成する０、 （ｂｌ 次いでソース・ドレインを含めてその間のＳ
ｉ基体表面の酸化膜７を取り除き、ドレイン側の８ｓ基
体表面にホトレジスト膜によるマスク８を形成する。こ
のマスク８は同図（Ｃ）を診照し第２ゲートとなるべき
部分の一部を含む位置に形成する。こノ後、Ｂ（ボロン
）イオン打込み（Ｎ、１０ａｔｏｍｓ／ｃｉ程度）を行
ない、上記マスク８の形成されないＳｉ基体表面に基板
よりやや高い濃度の２層６を充分な深さく例えば１μｍ
）に形成する。この１層６形成は第１ゲー１−Ｇ、θ）
ノくンチスルー防止及び帰還容量Ｃｒ５ｓ低減のために
行なうものであり、この工程（ｂ）はこれまでのプロセ
スに対して新たに付加されたものである。
Ｎ：ｌｏ”ａｔｏｍｓ／ｃ＋＋！程度）を用意し、図示
されないが保護ダイオードを形成後、表面に形成した厚
い酸化膜（Ｓｉｎ２膜）７をホトエッチ処理１７てこれ
をマスクとし、例えばＰ（リン）の高濃度Ｔポジット・
拡散によりソース及びドし・インとなるＮＦ領域２゜３
を形成する０、 （ｂｌ 次いでソース・ドレインを含めてその間のＳ
ｉ基体表面の酸化膜７を取り除き、ドレイン側の８ｓ基
体表面にホトレジスト膜によるマスク８を形成する。こ
のマスク８は同図（Ｃ）を診照し第２ゲートとなるべき
部分の一部を含む位置に形成する。こノ後、Ｂ（ボロン
）イオン打込み（Ｎ、１０ａｔｏｍｓ／ｃｉ程度）を行
ない、上記マスク８の形成されないＳｉ基体表面に基板
よりやや高い濃度の２層６を充分な深さく例えば１μｍ
）に形成する。この１層６形成は第１ゲー１−Ｇ、θ）
ノくンチスルー防止及び帰還容量Ｃｒ５ｓ低減のために
行なうものであり、この工程（ｂ）はこれまでのプロセ
スに対して新たに付加されたものである。
（ｃ） この後、ホトレジスト８を取り除き、熱酸化
によりソース・ドレイン間の８ｓ基体表面に薄い（５０
０〜１０００＾程度）ゲート酸化膜４を形成する。この
ゲート酸化膜形成は同時に工程（ｂ）でイオン打込みし
たＢの拡散と結晶のアニールをかねることになる。次い
で全面にゲート電極のためのＭｏ （モリブデン）を蒸
着又はスノくツタリングにより形成し、ホトエツチング
処理により、第１ゲートＧ１ 、第２ゲートＧ、及び図
示されない配線の一部を残して不要のＭｏを取除く。か
くして得られたＭＯゲート及び厚い酸化膜をマスクとし
て自己整合的に低濃度ＫＰ（ＩＪン）をイオン打込みし
く Ｎ ： １０” ａｔｏｍｓ ／ＣＴＩ程度）、ソ
ースとゲートＧ１間・ゲートＧｌ ・０２間、Ｊ とド
レイン間のＳｉ基板表面に高耐圧層とｌ「るＮ一層５ａ
。
によりソース・ドレイン間の８ｓ基体表面に薄い（５０
０〜１０００＾程度）ゲート酸化膜４を形成する。この
ゲート酸化膜形成は同時に工程（ｂ）でイオン打込みし
たＢの拡散と結晶のアニールをかねることになる。次い
で全面にゲート電極のためのＭｏ （モリブデン）を蒸
着又はスノくツタリングにより形成し、ホトエツチング
処理により、第１ゲートＧ１ 、第２ゲートＧ、及び図
示されない配線の一部を残して不要のＭｏを取除く。か
くして得られたＭＯゲート及び厚い酸化膜をマスクとし
て自己整合的に低濃度ＫＰ（ＩＪン）をイオン打込みし
く Ｎ ： １０” ａｔｏｍｓ ／ＣＴＩ程度）、ソ
ースとゲートＧ１間・ゲートＧｌ ・０２間、Ｊ とド
レイン間のＳｉ基板表面に高耐圧層とｌ「るＮ一層５ａ
。
５ｂ、５ｃを形成する。
（ｄ） 全面に層間絶縁膜９として例えばＣＶＤ、Ｓ
ｉｎ。
ｉｎ。
又はＰＳＧ（リン・シリケート・ガラス）等を形成し、
アニール処理により工程（Ｃ）でイオン打込みしたＰを
活性化した後、ソース・ドレイン部に対しコンタクトホ
トエッチを行ない、Ａｅ（アルミニウム）を蒸着、パタ
ーニングに」゛す、第２層目の配線となるＡ、６電極１
０を形成する。
アニール処理により工程（Ｃ）でイオン打込みしたＰを
活性化した後、ソース・ドレイン部に対しコンタクトホ
トエッチを行ない、Ａｅ（アルミニウム）を蒸着、パタ
ーニングに」゛す、第２層目の配線となるＡ、６電極１
０を形成する。
上記プロセスで工程（ｂ）でＢイオン打込みを行なうこ
とにより、このＢ打込みを行わない場合はゲート長を少
なくとも２．２μｍを必要と［、だのに対し１．６μｍ
以下に短縮することになった。
とにより、このＢ打込みを行わない場合はゲート長を少
なくとも２．２μｍを必要と［、だのに対し１．６μｍ
以下に短縮することになった。
以上実施例で説明した本発明によれば下記の理由で前記
発明の目的が達成できるとともに諸効果が得られる。
発明の目的が達成できるとともに諸効果が得られる。
（１）ショートチャネル化（２，２ｆｉｍ−＋ １．６
μｍ ）ができ、しかもパンチスルーが起ら１．「い
ことで、ｌｍ伝達アドミッタンスが例えば４０％向−ヒ
する。
μｍ ）ができ、しかもパンチスルーが起ら１．「い
ことで、ｌｍ伝達アドミッタンスが例えば４０％向−ヒ
する。
（２）入力容ｉｉ Ｃｉ ｓ ｓは同等であるが、ゲー
トＧ２のチャネルのソース側寄りの一部へＢを打込んだ
ことにより帰還谷址ｃｒｓｓが２０％低減できた。
トＧ２のチャネルのソース側寄りの一部へＢを打込んだ
ことにより帰還谷址ｃｒｓｓが２０％低減できた。
（３）低容緻化により■Ｄ８−６Ｖでの雑音指数（ｆ＝
９００ＭＨ□）が４．２（ＩＢから３．２ ｄ Ｂと大
幅に改善された。
９００ＭＨ□）が４．２（ＩＢから３．２ ｄ Ｂと大
幅に改善された。
本発明は低容量のＰチャネル及びポリシリコンゲートを
含む双ゲー１型Ｍ Ｉ Ｓ Ｆ １２１”一般に適用す
ることができ、・−？レビジョンチーーす用（ＶＨＦ高
周波増幅用）のトランジスタに利用して極めて有効であ
る。
含む双ゲー１型Ｍ Ｉ Ｓ Ｆ １２１”一般に適用す
ることができ、・−？レビジョンチーーす用（ＶＨＦ高
周波増幅用）のトランジスタに利用して極めて有効であ
る。
第１図はこれまでのタイプの双ゲートＭＩＳＦＥ ｉ’
の断面図、第２図は本発明による双ゲートＭＩ Ｓ Ｆ
ＥＴの断面図、第３図１ａ）〜ｆｄｌは本発明による
ヘチャネル双ゲ−） Ｍ Ｉ Ｓ Ｆ Ｅ ’ｌ”の製
造プロセスを下す要部工程断面図である。 Ｉ Ｐ−型Ｓｉ 基板、２・・Ｎ′ ソース、３− Ｎ
”ドレイン、４ ゲート絶縁膜、５ Ｎ一層、６・・
・Ｐ層、７・・酸化膜、８ ホトレジストマスク、９・
・層間絶縁膜、１０・・Ａｅ電極。 １．、、Ｑ 、、： 第 １ 図 第 ２ 図 ？ ’？ ？ｆｚ ？Ｄ
の断面図、第２図は本発明による双ゲートＭＩ Ｓ Ｆ
ＥＴの断面図、第３図１ａ）〜ｆｄｌは本発明による
ヘチャネル双ゲ−） Ｍ Ｉ Ｓ Ｆ Ｅ ’ｌ”の製
造プロセスを下す要部工程断面図である。 Ｉ Ｐ−型Ｓｉ 基板、２・・Ｎ′ ソース、３− Ｎ
”ドレイン、４ ゲート絶縁膜、５ Ｎ一層、６・・
・Ｐ層、７・・酸化膜、８ ホトレジストマスク、９・
・層間絶縁膜、１０・・Ａｅ電極。 １．、、Ｑ 、、： 第 １ 図 第 ２ 図 ？ ’？ ？ｆｚ ？Ｄ
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体表面に互に離隔された第２導
電型高濃度領域を形成してそれぞれをソース及びドレイ
ンとし、ソース・ドレイン間の半導体表面上に絶縁膜を
介して導体層からなる第１ゲート及び第２ゲートを形成
し、これら導体層の形成されないソース・ドレイン間の
半導体表面に第２導電型低濃度層を形成した双ゲート型
ＭＩＳ半導体装置において、ソースから第２ゲートにか
けて第２ゲート下の一部を含み半導体表面に基体の不純
物濃度よりもやや高い濃度の第１導電型層を前第２導電
型低濃度層よりも深く形成して成る双ゲート型ＭＩＳ半
導体装置。 ２、第２導電型半導体基体はＰ型シリコン基体であり、
ソース・ドレインとなる上記第２導電型高濃度領域はＮ
型である特許請求の範囲第１項に記載の双ゲート型ＭＩ
Ｓ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18543881A JPS5887875A (ja) | 1981-11-20 | 1981-11-20 | 双ゲ−ト型ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18543881A JPS5887875A (ja) | 1981-11-20 | 1981-11-20 | 双ゲ−ト型ｍｉｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887875A true JPS5887875A (ja) | 1983-05-25 |
Family
ID=16170785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18543881A Pending JPS5887875A (ja) | 1981-11-20 | 1981-11-20 | 双ゲ−ト型ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887875A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250835A (en) * | 1991-01-16 | 1993-10-05 | Casio Computer Co., Ltd. | Field effect type thin film transistor having a plurality of gate electrodes |
| US5272369A (en) * | 1990-03-28 | 1993-12-21 | Interuniversitair Micro-Elektronica Centrum Vzw | Circuit element with elimination of kink effect |
| EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154074A (ja) * | 1974-05-31 | 1975-12-11 | ||
| JPS50154075A (ja) * | 1974-05-31 | 1975-12-11 | ||
| JPS5367373A (en) * | 1976-11-29 | 1978-06-15 | Hitachi Ltd | Semiconductor device |
| JPS5660060A (en) * | 1979-10-22 | 1981-05-23 | Hitachi Ltd | Mos semiconductor device |
-
1981
- 1981-11-20 JP JP18543881A patent/JPS5887875A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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