JPS62159470A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPS62159470A JPS62159470A JP102386A JP102386A JPS62159470A JP S62159470 A JPS62159470 A JP S62159470A JP 102386 A JP102386 A JP 102386A JP 102386 A JP102386 A JP 102386A JP S62159470 A JPS62159470 A JP S62159470A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- gate electrode
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体集積回路に集積される、特に微細チャ
ネルのＭＯＳ Ｆ ＥＴの製造方法に関する。
ネルのＭＯＳ Ｆ ＥＴの製造方法に関する。
例えば微細ｎチャネルのＭＯＳ Ｆ ＥＴにおいて、ソ
ースから流れてきた電子がピンオフ点に達するとドレイ
ン空乏層の高電界で加速されホットな電子となる。この
電子はここで衝突電離を起こし、新たに電子と正札を生
成する。これらのキャリアがまたホットキャリアになり
得る。このようにして生成したホットキャリアの一部が
ゲート酸化膜中に注入され、ＭＯＳ Ｆ ＥＴ特性の劣
化を引き起こすことが知られている。このようなホット
キャリア注入による特性劣化を抑制するため、第２図に
示す構造を有するＬＤＤ型ＭＯ３ＦＥＴが提案されてい
る。このＬＤＤ型Ｍ ＯＳ Ｆ Ｅ Ｔ ハ、ｐ形基板
１の上にゲート酸化膜２を介してゲート電極３を形成後
、低濃度のｎ形碩域６１．６２を形成し、ついで５ｉＯ
１膜を全面に堆積してから異方的にエツチングして５ｉ
Ｏ１からなるサイ−ドウオール５を形成し、ついでソー
ス、ドレイン領域形成のための高濃度のｎ影領域７１．
７２を設けることにより製造される。このようにしてｎ
〜領域６２を設けることにより、ドレイン空乏層中の電
界が緩和され、従ってドレインブレイクダウン耐圧が向
上し、ホットキャリアの発生が抑えられる。しかし一方
ではソ−ス側に生ずる憂抵抗のｎ−領域６１により電流
駆動能力の低下を引き起こす欠点がある。
ースから流れてきた電子がピンオフ点に達するとドレイ
ン空乏層の高電界で加速されホットな電子となる。この
電子はここで衝突電離を起こし、新たに電子と正札を生
成する。これらのキャリアがまたホットキャリアになり
得る。このようにして生成したホットキャリアの一部が
ゲート酸化膜中に注入され、ＭＯＳ Ｆ ＥＴ特性の劣
化を引き起こすことが知られている。このようなホット
キャリア注入による特性劣化を抑制するため、第２図に
示す構造を有するＬＤＤ型ＭＯ３ＦＥＴが提案されてい
る。このＬＤＤ型Ｍ ＯＳ Ｆ Ｅ Ｔ ハ、ｐ形基板
１の上にゲート酸化膜２を介してゲート電極３を形成後
、低濃度のｎ形碩域６１．６２を形成し、ついで５ｉＯ
１膜を全面に堆積してから異方的にエツチングして５ｉ
Ｏ１からなるサイ−ドウオール５を形成し、ついでソー
ス、ドレイン領域形成のための高濃度のｎ影領域７１．
７２を設けることにより製造される。このようにしてｎ
〜領域６２を設けることにより、ドレイン空乏層中の電
界が緩和され、従ってドレインブレイクダウン耐圧が向
上し、ホットキャリアの発生が抑えられる。しかし一方
ではソ−ス側に生ずる憂抵抗のｎ−領域６１により電流
駆動能力の低下を引き起こす欠点がある。
本発明は、上述の問題を解決して、ホットキャリア注入
による特性劣化を抑制すると同時に電流駆動能力の低下
も起こさないＭＯＳＦＥＴの製造方法を提供することを
目的とする。
による特性劣化を抑制すると同時に電流駆動能力の低下
も起こさないＭＯＳＦＥＴの製造方法を提供することを
目的とする。
本発明は、一導電形の半導体基板上にゲート酸化膜を介
してゲート電極を形成し、そのゲート電極をマスクとし
て不純物を導入して低濃度の他導電形のソースおよびド
レイン領域を形成し、次いでゲート電極およびゲート酸
化膜のドレイン領域側の側面を酸化膜で覆ったのち、ゲ
ートＴｉ極および側面酸化膜をマスクとして不純物を導
入し、高濃度の他導電形のソースおよびドレイン領域を
前記の低濃度ソース、ドレインｗＩｋＡより深く形成す
ることにより、低濃度ソース領域に高濃度ソース領域が
ほとんど重畳して電流駆動能力の低下を抑えることがで
き、上記の目的を達成するものである。
してゲート電極を形成し、そのゲート電極をマスクとし
て不純物を導入して低濃度の他導電形のソースおよびド
レイン領域を形成し、次いでゲート電極およびゲート酸
化膜のドレイン領域側の側面を酸化膜で覆ったのち、ゲ
ートＴｉ極および側面酸化膜をマスクとして不純物を導
入し、高濃度の他導電形のソースおよびドレイン領域を
前記の低濃度ソース、ドレインｗＩｋＡより深く形成す
ることにより、低濃度ソース領域に高濃度ソース領域が
ほとんど重畳して電流駆動能力の低下を抑えることがで
き、上記の目的を達成するものである。
第１図（ａ）〜（ｄｌは本発明の一実施例の製造工程を
示し、第２図と共通の部分には同一の符号が付されてい
る。先ずｐ形シリコン基板１の表面に酸化膜を介して多
結晶シリコン層を堆積後、図（ａｌに示すようにパター
ニングしてゲート酸化膜２およびゲート電極３を形成す
る０次いでゲート電極３をマスクとしてりんのイオン注
入を、例えば２〜５ＸＩＯ１３ｅ１１−”のドーズ量で
行い、拡散によってｎ−ソース領域６１およびｎ−ドレ
イン領域６２を形成する。ｎ−ｊｉｌ域６１．６２の表
面不純物濃度はＩＱ”ｃｍ−”となる０次に、いわゆる
後酸化を行ったのち図Ｃｂ）に示すようにＳｉｎｇ膜５
０をＣＶＤ法によって０．３−程度の厚さに堆積する。 このＳ１０！膜５０の上に図（Ｃ１に示すようなレジス
ト４吃、ターンを形成したのち反応性イオンエツチング
などの方法で異方性エツチングを行い、さらにゲート電
極３上の酸化膜５０を除去して図ｆｄｌに示すようにゲ
ート電極のドレイン領域６２の側にのみＳｉＯ□からな
るサイドウオール５を残す。次いで、従来のＭＯＳＦＥ
Ｔのソース。 ドレイン領域形成工程と同様の、例えば２×１０ＩＳＣ
ｆｉ−’のドーズ量でひ素のイオン注入を行い、拡散に
より表面１度ＩＱ”ｃＩｍ−’程度でｎ−領域６１．６
２よりやや深いｎ゛ソース領域７１＋ｎ” ドレイン
領域７２を図（ｄｌのように形成する。このようにして
製造されたＭＯＳＦＥＴでは、ｎ−ドレイン領域７２に
よりドレインブレイクダウン耐圧が向上するが、低濃度
ソース領域６１はほとんど高濃度ソース領域７１に重な
るため電流駆動能力は低下しない。 【発明の効果］ 本発明は、ソース側はゲートを極をマスクとする自己整
合イオン注入により低濃度領域と高濃度領域を重畳させ
、ドレイン側は高濃度領域形成の際にゲート電極３上に
サイドウオールを設けることによりゲート電極の下方に
延びた低濃度領域を残すもので、ＬＤＤＭＯ３ＦＥＴと
同様に低濃度ドレイン領域によりホントキャリアによる
特性の劣化を阻止すると共に電流駆動能力の低下を抑え
ることができ、ＬＳＴ中の微細チャネルＭＯ３ＦＥＴと
して極めて有効である。
示し、第２図と共通の部分には同一の符号が付されてい
る。先ずｐ形シリコン基板１の表面に酸化膜を介して多
結晶シリコン層を堆積後、図（ａｌに示すようにパター
ニングしてゲート酸化膜２およびゲート電極３を形成す
る０次いでゲート電極３をマスクとしてりんのイオン注
入を、例えば２〜５ＸＩＯ１３ｅ１１−”のドーズ量で
行い、拡散によってｎ−ソース領域６１およびｎ−ドレ
イン領域６２を形成する。ｎ−ｊｉｌ域６１．６２の表
面不純物濃度はＩＱ”ｃｍ−”となる０次に、いわゆる
後酸化を行ったのち図Ｃｂ）に示すようにＳｉｎｇ膜５
０をＣＶＤ法によって０．３−程度の厚さに堆積する。 このＳ１０！膜５０の上に図（Ｃ１に示すようなレジス
ト４吃、ターンを形成したのち反応性イオンエツチング
などの方法で異方性エツチングを行い、さらにゲート電
極３上の酸化膜５０を除去して図ｆｄｌに示すようにゲ
ート電極のドレイン領域６２の側にのみＳｉＯ□からな
るサイドウオール５を残す。次いで、従来のＭＯＳＦＥ
Ｔのソース。 ドレイン領域形成工程と同様の、例えば２×１０ＩＳＣ
ｆｉ−’のドーズ量でひ素のイオン注入を行い、拡散に
より表面１度ＩＱ”ｃＩｍ−’程度でｎ−領域６１．６
２よりやや深いｎ゛ソース領域７１＋ｎ” ドレイン
領域７２を図（ｄｌのように形成する。このようにして
製造されたＭＯＳＦＥＴでは、ｎ−ドレイン領域７２に
よりドレインブレイクダウン耐圧が向上するが、低濃度
ソース領域６１はほとんど高濃度ソース領域７１に重な
るため電流駆動能力は低下しない。 【発明の効果］ 本発明は、ソース側はゲートを極をマスクとする自己整
合イオン注入により低濃度領域と高濃度領域を重畳させ
、ドレイン側は高濃度領域形成の際にゲート電極３上に
サイドウオールを設けることによりゲート電極の下方に
延びた低濃度領域を残すもので、ＬＤＤＭＯ３ＦＥＴと
同様に低濃度ドレイン領域によりホントキャリアによる
特性の劣化を阻止すると共に電流駆動能力の低下を抑え
ることができ、ＬＳＴ中の微細チャネルＭＯ３ＦＥＴと
して極めて有効である。
第１図は本発明の一実施例の工程を順次示す断面図、第
２図はＬ Ｄ Ｄｌｊ；ＩＭＯＳ Ｆ ＥＴ（７）断面
図である。 １；ｐ形シリコン基板、２：ゲート酸化膜、３；ゲート
電極、４ニレジスト１．５：サイドウオール、５０ ：
５ｉｆｔ膜、６１：低濃度ソース領域、６２：低濃度
ドレイン領域、７１：高濃度ソース領域、７２：高濃度
ドレイン領域０．） ｉＪ−、。５、パ ′ｊ
２図はＬ Ｄ Ｄｌｊ；ＩＭＯＳ Ｆ ＥＴ（７）断面
図である。 １；ｐ形シリコン基板、２：ゲート酸化膜、３；ゲート
電極、４ニレジスト１．５：サイドウオール、５０ ：
５ｉｆｔ膜、６１：低濃度ソース領域、６２：低濃度
ドレイン領域、７１：高濃度ソース領域、７２：高濃度
ドレイン領域０．） ｉＪ−、。５、パ ′ｊ
Claims (1)
- １）一導電形の半導体基板上にゲート酸化膜を介してゲ
ート電極を形成し、該ゲート電極をマスクとして不純物
を導入して低濃度の他導電形のソースおよびドレイン領
域を形成し、次いでゲート電極およびゲート酸化膜のド
レイン領域側側面を酸化膜で覆ったのち、ゲート電極お
よび側面酸化膜をマスクとして不純物を導入して高濃度
の他導電形のソースおよびドレイン領域を前記ソース、
ドレイン領域より深く形成することを特徴とするＭＯＳ
ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP102386A JPS62159470A (ja) | 1986-01-07 | 1986-01-07 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP102386A JPS62159470A (ja) | 1986-01-07 | 1986-01-07 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159470A true JPS62159470A (ja) | 1987-07-15 |
Family
ID=11489968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP102386A Pending JPS62159470A (ja) | 1986-01-07 | 1986-01-07 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268466A (ja) * | 1989-04-10 | 1990-11-02 | Matsushita Electron Corp | 半導体装置 |
| KR100328690B1 (ko) * | 1995-12-30 | 2002-11-08 | 주식회사 하이닉스반도체 | 반도체 소자의 접합 형성방법 |
-
1986
- 1986-01-07 JP JP102386A patent/JPS62159470A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268466A (ja) * | 1989-04-10 | 1990-11-02 | Matsushita Electron Corp | 半導体装置 |
| KR100328690B1 (ko) * | 1995-12-30 | 2002-11-08 | 주식회사 하이닉스반도체 | 반도체 소자의 접합 형성방법 |
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