JP3097637B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3097637B2 JP3097637B2 JP09337463A JP33746397A JP3097637B2 JP 3097637 B2 JP3097637 B2 JP 3097637B2 JP 09337463 A JP09337463 A JP 09337463A JP 33746397 A JP33746397 A JP 33746397A JP 3097637 B2 JP3097637 B2 JP 3097637B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- recess
- gate
- gate electrode
- cap layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ソース抵抗が低くかつドレイ
ン耐圧が高く、しかも素子の高性能化を図ることのでき
る電界効果トランジスタ（ＦＥＴ：Field Effect Trans
istor）を備えた半導体装置及びその製造方法に関する
ものである。
の製造方法に関し、特に、ソース抵抗が低くかつドレイ
ン耐圧が高く、しかも素子の高性能化を図ることのでき
る電界効果トランジスタ（ＦＥＴ：Field Effect Trans
istor）を備えた半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】半導体装置、特に、化合物半導体を用い
た高出力用電界効果トランジスタ（以下、単にＦＥＴと
略称する）においては、ソース抵抗の低減とドレイン耐
圧の向上が重要な課題となっている。このソース抵抗と
ドレイン耐圧は、ＦＥＴのゲート電極部が半導体能動層
に接する部分の構造、つまりゲートリセス構造に大きく
依存している。したがって、従来では、ソース抵抗を低
減するためにソース側のリセス長を短くするとともに、
ドレイン耐圧を向上させるためにドレイン側のリセス長
を長くする構造、すなわち、リセス内に形成するゲート
電極をソース側に寄せたオフセットゲート構造が良く用
いられている。
た高出力用電界効果トランジスタ（以下、単にＦＥＴと
略称する）においては、ソース抵抗の低減とドレイン耐
圧の向上が重要な課題となっている。このソース抵抗と
ドレイン耐圧は、ＦＥＴのゲート電極部が半導体能動層
に接する部分の構造、つまりゲートリセス構造に大きく
依存している。したがって、従来では、ソース抵抗を低
減するためにソース側のリセス長を短くするとともに、
ドレイン耐圧を向上させるためにドレイン側のリセス長
を長くする構造、すなわち、リセス内に形成するゲート
電極をソース側に寄せたオフセットゲート構造が良く用
いられている。
【０００３】図１１は、従来のオフセットゲート構造を
有するヘテロ接合型高出力用ＦＥＴを示す断面図であ
り、ＧａＡｓ基板１上に、ｉ−ＧａＡｓチャネル層２、
ｎ−ＡｌＧａＡｓ電子供給層３、ｎ+−ＧａＡｓキャッ
プ層４が順次積層されて半導体基板５とされ、ｎ+−Ｇ
ａＡｓキャップ層４のゲート電極を形成すべき部分を選
択除去したゲートリセス部分６が形成され、このゲート
リセス部分６にＴｉ／Ｐｔ／Ａｕの３層構造からなるオ
フセットゲート電極７が形成されている。
有するヘテロ接合型高出力用ＦＥＴを示す断面図であ
り、ＧａＡｓ基板１上に、ｉ−ＧａＡｓチャネル層２、
ｎ−ＡｌＧａＡｓ電子供給層３、ｎ+−ＧａＡｓキャッ
プ層４が順次積層されて半導体基板５とされ、ｎ+−Ｇ
ａＡｓキャップ層４のゲート電極を形成すべき部分を選
択除去したゲートリセス部分６が形成され、このゲート
リセス部分６にＴｉ／Ｐｔ／Ａｕの３層構造からなるオ
フセットゲート電極７が形成されている。
【０００４】次に、この高出力用ＦＥＴの製造方法につ
いて図１２に基づき説明する。まず、図１２（ａ）に示
すように、ＧａＡｓ基板１上に、ｉ−ＧａＡｓチャネル
層２、ｎ−ＡｌＧａＡｓ電子供給層３、ｎ+−ＧａＡｓ
キャップ層４を順次積層して半導体基板５とし、その後
該半導体基板５に図示しないオーミック電極を形成した
後、ｎ+−ＧａＡｓキャップ層４上にフォトレジスト１
１を塗布し、光学露光にてパターニングして、開口１２
を形成し、ＢＣｌ3とＳＦ6からなる混合ガスを用いた選
択ドライエッチング１３にてｎ+−ＧａＡｓキャップ層
４のゲートリセスを形成すべき部分のみを選択除去する
ことによりゲートリセス部分６を形成する。
いて図１２に基づき説明する。まず、図１２（ａ）に示
すように、ＧａＡｓ基板１上に、ｉ−ＧａＡｓチャネル
層２、ｎ−ＡｌＧａＡｓ電子供給層３、ｎ+−ＧａＡｓ
キャップ層４を順次積層して半導体基板５とし、その後
該半導体基板５に図示しないオーミック電極を形成した
後、ｎ+−ＧａＡｓキャップ層４上にフォトレジスト１
１を塗布し、光学露光にてパターニングして、開口１２
を形成し、ＢＣｌ3とＳＦ6からなる混合ガスを用いた選
択ドライエッチング１３にてｎ+−ＧａＡｓキャップ層
４のゲートリセスを形成すべき部分のみを選択除去する
ことによりゲートリセス部分６を形成する。
【０００５】次いで、図１２（ｂ）に示すように、フォ
トレジスト１１を除去した後、半導体基板５上に新たに
フォトレジスト１４を塗布し、光学露光にてパターニン
グしてゲート開口１５を形成する。次に、図１２（ｃ）
に示すように、電子ガン（Ｅガン）蒸着を用いて、Ｔｉ
／Ｐｔ／Ａｕの３層構造の金属層１６を、Ｔｉを３０ｎ
ｍ、Ｐｔを５０ｎｍ、Ａｕを２５０ｎｍそれぞれ堆積す
る。最後に、ゲート開口１５内の金属層１６のみを残す
ように、フォトレジスト１４を酸素プラズマ処理と有機
洗浄によって除去し、図１２（ｄ）に示すように、残っ
た金属層１６をオフセットゲート電極７とする。
トレジスト１１を除去した後、半導体基板５上に新たに
フォトレジスト１４を塗布し、光学露光にてパターニン
グしてゲート開口１５を形成する。次に、図１２（ｃ）
に示すように、電子ガン（Ｅガン）蒸着を用いて、Ｔｉ
／Ｐｔ／Ａｕの３層構造の金属層１６を、Ｔｉを３０ｎ
ｍ、Ｐｔを５０ｎｍ、Ａｕを２５０ｎｍそれぞれ堆積す
る。最後に、ゲート開口１５内の金属層１６のみを残す
ように、フォトレジスト１４を酸素プラズマ処理と有機
洗浄によって除去し、図１２（ｄ）に示すように、残っ
た金属層１６をオフセットゲート電極７とする。
【０００６】
【発明が解決しようとする課題】ところで、従来の高出
力ＦＥＴでは、オフセットゲート電極７を作製する際
に、ゲートリセス部分６を形成するためのフォトレジス
ト１１のパターンと、オフセットゲート電極７を形成す
るためのフォトレジスト１４のパターンとを、高精度で
目合わせする必要がある。しかしながら、現実的には、
リソグラフィー工程で目合わせマージンが必要になるた
めに、図１３に示すように、ソース電極側のリセス端６
ａとゲート電極７との間隔Ｌｓを０．２μｍ程度以下ま
で小さくすることは困難である。従って、ソース電極と
ゲート電極７との間に発生するソース抵抗Ｒｓを低減す
るには限界があり、このソース抵抗Ｒｓをこの限界値以
下に低減することは困難であるという問題点があった。
力ＦＥＴでは、オフセットゲート電極７を作製する際
に、ゲートリセス部分６を形成するためのフォトレジス
ト１１のパターンと、オフセットゲート電極７を形成す
るためのフォトレジスト１４のパターンとを、高精度で
目合わせする必要がある。しかしながら、現実的には、
リソグラフィー工程で目合わせマージンが必要になるた
めに、図１３に示すように、ソース電極側のリセス端６
ａとゲート電極７との間隔Ｌｓを０．２μｍ程度以下ま
で小さくすることは困難である。従って、ソース電極と
ゲート電極７との間に発生するソース抵抗Ｒｓを低減す
るには限界があり、このソース抵抗Ｒｓをこの限界値以
下に低減することは困難であるという問題点があった。
【０００７】また、ソース電極側のリセス端６ａとゲー
ト電極７との間隔Ｌｓの精度は、リソグラフィーの位置
合わせの精度に依存するが、現状のリソグラフィー技術
における位置合わせの精度は±０．１μｍ程度が限界で
ある。したがって、この間隔Ｌｓがばらつくことにより
ソース抵抗Ｒｓがばらつくため、素子特性の均一性が悪
化するという問題点もあった。
ト電極７との間隔Ｌｓの精度は、リソグラフィーの位置
合わせの精度に依存するが、現状のリソグラフィー技術
における位置合わせの精度は±０．１μｍ程度が限界で
ある。したがって、この間隔Ｌｓがばらつくことにより
ソース抵抗Ｒｓがばらつくため、素子特性の均一性が悪
化するという問題点もあった。
【０００８】本発明は、上記の事情に鑑みてなされたも
のであって、ソース電極側のリセス端とゲート電極との
間隔Ｌｓを自己整合的に規定することができ、ソース抵
抗値及びそのばらつきを低減することができ、かつドレ
イン耐圧の向上を図ることのできる半導体装置及びその
製造方法を提供することを目的とする。
のであって、ソース電極側のリセス端とゲート電極との
間隔Ｌｓを自己整合的に規定することができ、ソース抵
抗値及びそのばらつきを低減することができ、かつドレ
イン耐圧の向上を図ることのできる半導体装置及びその
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の請求項１記載の半導体装置
は、半導体基板上に、半導体素子の能動層及びキャップ
層を含む複数の層が積層され、該積層部分にドレイン電
極、ソース電極及びリセスが形成され、該リセス内にゲ
ート電極が形成され、前記リセスのゲートリセス部分と
前記ドレイン電極との間にある前記キャップ層の少なく
とも一部を高抵抗領域とし、前記ゲートリセス部分とド
レイン電極との間にある前記キャップ層の少なくとも一
部に、第４の電極を設けたものである。
に、本発明は次の様な半導体装置及びその製造方法を提
供する。すなわち、本発明の請求項１記載の半導体装置
は、半導体基板上に、半導体素子の能動層及びキャップ
層を含む複数の層が積層され、該積層部分にドレイン電
極、ソース電極及びリセスが形成され、該リセス内にゲ
ート電極が形成され、前記リセスのゲートリセス部分と
前記ドレイン電極との間にある前記キャップ層の少なく
とも一部を高抵抗領域とし、前記ゲートリセス部分とド
レイン電極との間にある前記キャップ層の少なくとも一
部に、第４の電極を設けたものである。
【００１０】請求項２記載の半導体装置は、半導体基板
上に、半導体素子の能動層及びキャップ層を含む複数の
層が積層され、該積層部分にドレイン電極、ソース電極
及びリセスが形成され、該リセス内にゲート電極が形成
され、前記リセスのゲートリセス部分と前記ドレイン電
極との間にある前記キャップ層の少なくとも一部を該キ
ャップ層と反対導電型の伝導体領域とし、前記ゲートリ
セス部分とドレイン電極との間にある前記キャップ層の
少なくとも一部に、第４の電極を設けたものである。
上に、半導体素子の能動層及びキャップ層を含む複数の
層が積層され、該積層部分にドレイン電極、ソース電極
及びリセスが形成され、該リセス内にゲート電極が形成
され、前記リセスのゲートリセス部分と前記ドレイン電
極との間にある前記キャップ層の少なくとも一部を該キ
ャップ層と反対導電型の伝導体領域とし、前記ゲートリ
セス部分とドレイン電極との間にある前記キャップ層の
少なくとも一部に、第４の電極を設けたものである。
【００１１】請求項３記載の半導体装置の製造方法は、
半導体基板上に、半導体素子の能動層及びキャップ層を
含む複数の層を積層する工程と、該積層部分のゲート電
極を形成する位置にリセスを形成する工程と、該リセス
内にＴ字型のゲート電極を形成する工程と、前記リセス
のゲートリセス部分とドレイン電極との間にある前記キ
ャップ層の少なくとも一部を高抵抗領域または該キャッ
プ層と反対導電型の伝導体領域のいずれかの領域とする
工程と、該領域上に第４の電極を形成する工程とを含む
方法である。
半導体基板上に、半導体素子の能動層及びキャップ層を
含む複数の層を積層する工程と、該積層部分のゲート電
極を形成する位置にリセスを形成する工程と、該リセス
内にＴ字型のゲート電極を形成する工程と、前記リセス
のゲートリセス部分とドレイン電極との間にある前記キ
ャップ層の少なくとも一部を高抵抗領域または該キャッ
プ層と反対導電型の伝導体領域のいずれかの領域とする
工程と、該領域上に第４の電極を形成する工程とを含む
方法である。
【００１２】
【００１３】
【００１４】
【００１５】前記リセスを形成する工程は、前記能動層
上に、有機物または誘電体のいずれかからなる膜を形成
し、該膜のゲート電極を形成する位置に開口を形成し、
該開口を用いて自己整合的にリセスを形成し、該リセス
内にゲート電極を形成する工程としてもよい。
上に、有機物または誘電体のいずれかからなる膜を形成
し、該膜のゲート電極を形成する位置に開口を形成し、
該開口を用いて自己整合的にリセスを形成し、該リセス
内にゲート電極を形成する工程としてもよい。
【００１６】
【００１７】また、前記キャップ層の少なくとも一部を
高抵抗領域または伝導体領域のいずれかの領域とする工
程は、前記キャップ層の少なくとも一部に対してイオン
注入を行う工程としてもよく、このイオン注入は、注入
イオンがゲート電極よりに拡散するよう斜めに注入する
ようにしてもよい。
高抵抗領域または伝導体領域のいずれかの領域とする工
程は、前記キャップ層の少なくとも一部に対してイオン
注入を行う工程としてもよく、このイオン注入は、注入
イオンがゲート電極よりに拡散するよう斜めに注入する
ようにしてもよい。
【００１８】本発明の請求項１記載の半導体装置では、
前記リセスのゲートリセス部分と前記ドレイン電極との
間にある前記キャップ層の少なくとも一部を高抵抗領域
とし、前記ゲートリセス部分とドレイン電極との間にあ
る前記キャップ層の少なくとも一部に、第４の電極を設
けたことにより、その部分の能動層であるチャネル層が
高抵抗領域になっている。
前記リセスのゲートリセス部分と前記ドレイン電極との
間にある前記キャップ層の少なくとも一部を高抵抗領域
とし、前記ゲートリセス部分とドレイン電極との間にあ
る前記キャップ層の少なくとも一部に、第４の電極を設
けたことにより、その部分の能動層であるチャネル層が
高抵抗領域になっている。
【００１９】請求項２記載の半導体装置では、前記リセ
スのゲートリセス部分と前記ドレイン電極との間にある
前記キャップ層の少なくとも一部を該キャップ層と反対
導電型の伝導体領域とし、前記ゲートリセス部分とドレ
イン電極との間にある前記キャップ層の少なくとも一部
に、第４の電極を設けたことにより、前記キャップ層の
少なくとも一部が高抵抗化され、その部分の能動層であ
るチャネル層はこの高抵抗化された領域を介して別の電
極に接続される。
スのゲートリセス部分と前記ドレイン電極との間にある
前記キャップ層の少なくとも一部を該キャップ層と反対
導電型の伝導体領域とし、前記ゲートリセス部分とドレ
イン電極との間にある前記キャップ層の少なくとも一部
に、第４の電極を設けたことにより、前記キャップ層の
少なくとも一部が高抵抗化され、その部分の能動層であ
るチャネル層はこの高抵抗化された領域を介して別の電
極に接続される。
【００２０】以上により、本発明の半導体装置では、ド
レイン電圧を増大させた場合、従来の自己整合型リセス
ゲート電極と比べてゲート電極のドレイン端に起こる電
界集中が緩和され、ドレイン耐圧が向上する。さらに、
ソース電極側のリセス端とゲート電極との間隔Ｌｓは自
己整合的に決まるので、その距離を著しく近づけること
が可能になるうえに、ばらつきも非常に小さくなる。こ
れにより、ソース抵抗の低減とドレイン耐圧の向上を両
立させ、半導体素子の高性能化を図ることが可能にな
る。
レイン電圧を増大させた場合、従来の自己整合型リセス
ゲート電極と比べてゲート電極のドレイン端に起こる電
界集中が緩和され、ドレイン耐圧が向上する。さらに、
ソース電極側のリセス端とゲート電極との間隔Ｌｓは自
己整合的に決まるので、その距離を著しく近づけること
が可能になるうえに、ばらつきも非常に小さくなる。こ
れにより、ソース抵抗の低減とドレイン耐圧の向上を両
立させ、半導体素子の高性能化を図ることが可能にな
る。
【００２１】本発明の半導体装置の製造方法では、半導
体基板上に、半導体素子の能動層及びキャップ層を含む
複数の層を積層する工程と、該積層部分のゲート電極を
形成する位置にリセスを形成する工程と、該リセス内に
Ｔ字型のゲート電極を形成する工程と、前記リセスのゲ
ートリセス部分とドレイン電極との間にある前記キャッ
プ層の少なくとも一部を高抵抗領域または該キャップ層
と反対導電型の伝導体領域のいずれかの領域とする工程
と、該領域上に第４の電極を形成する工程とを含むこと
により、ゲートリセス部分とゲート電極が自己整合的に
形成され、ソース電極側のリセス端とゲート電極との間
隔Ｌｓが極めて短くなる。
体基板上に、半導体素子の能動層及びキャップ層を含む
複数の層を積層する工程と、該積層部分のゲート電極を
形成する位置にリセスを形成する工程と、該リセス内に
Ｔ字型のゲート電極を形成する工程と、前記リセスのゲ
ートリセス部分とドレイン電極との間にある前記キャッ
プ層の少なくとも一部を高抵抗領域または該キャップ層
と反対導電型の伝導体領域のいずれかの領域とする工程
と、該領域上に第４の電極を形成する工程とを含むこと
により、ゲートリセス部分とゲート電極が自己整合的に
形成され、ソース電極側のリセス端とゲート電極との間
隔Ｌｓが極めて短くなる。
【００２２】このため、ソース抵抗Ｒｓの値が小さくな
り、そのばらつきも小さくなる。また、前記キャップ層
の少なくとも一部を高抵抗領域または該キャップ層と反
対導電型の伝導体領域のいずれかの領域とすることによ
り、ドレイン耐圧が容易に向上する。
り、そのばらつきも小さくなる。また、前記キャップ層
の少なくとも一部を高抵抗領域または該キャップ層と反
対導電型の伝導体領域のいずれかの領域とすることによ
り、ドレイン耐圧が容易に向上する。
【００２３】
【発明の実施の形態】本発明の半導体装置及びその製造
方法の各実施形態について図面に基づき説明する。
方法の各実施形態について図面に基づき説明する。
【００２４】［第１の実施形態］本発明の第１の実施形
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）に
ついて図１に基づき説明する。このＦＥＴは、半絶縁性
ＧａＡｓ基板２１上に、厚さが１５ｎｍのｉ−Ｉｎ0. 15
Ｇａ0.85Ａｓ層からなるチャネル層２２、有効ドナー密
度が５×１０18ｃｍ-3で厚さが３０ｎｍのｎ−Ａｌ0.2
Ｇａ0.8Ａｓ層からなる電子供給層２３、有効ドナー密
度が５×１０18ｃｍ-3で厚さが６０ｎｍのｎ+−ＧａＡ
ｓ層からなる低抵抗化のためのｎ+キャップ層２４が形
成されている。
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）に
ついて図１に基づき説明する。このＦＥＴは、半絶縁性
ＧａＡｓ基板２１上に、厚さが１５ｎｍのｉ−Ｉｎ0. 15
Ｇａ0.85Ａｓ層からなるチャネル層２２、有効ドナー密
度が５×１０18ｃｍ-3で厚さが３０ｎｍのｎ−Ａｌ0.2
Ｇａ0.8Ａｓ層からなる電子供給層２３、有効ドナー密
度が５×１０18ｃｍ-3で厚さが６０ｎｍのｎ+−ＧａＡ
ｓ層からなる低抵抗化のためのｎ+キャップ層２４が形
成されている。
【００２５】このｎ+キャップ層２４には、選択的に除
去することによりゲートリセス領域２５が形成され、該
ゲートリセス領域２５内にゲート長が０．２５μｍのＷ
Ｓｉ／Ｔｉ／Ｐｔ／ＡｕからなるＴ型ゲート電極２６が
前記ゲートリセス領域２５に対して自己整合的に形成さ
れている。また、このＴ型ゲート電極２６に対しては、
ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３１が自己整
合的に形成されるとともに、ＡｕＧｅ／Ｎｉ／Ａｕから
なるドレイン電極３２がステッパー等による目合わせ露
光により形成されている。
去することによりゲートリセス領域２５が形成され、該
ゲートリセス領域２５内にゲート長が０．２５μｍのＷ
Ｓｉ／Ｔｉ／Ｐｔ／ＡｕからなるＴ型ゲート電極２６が
前記ゲートリセス領域２５に対して自己整合的に形成さ
れている。また、このＴ型ゲート電極２６に対しては、
ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３１が自己整
合的に形成されるとともに、ＡｕＧｅ／Ｎｉ／Ａｕから
なるドレイン電極３２がステッパー等による目合わせ露
光により形成されている。
【００２６】このＴ型ゲート電極２６とドレイン電極３
２との間には、両オーミック電極２６、３２に対してｎ
+キャップ層２４を自己整合的に選択除去することによ
り第２のリセス領域３３が形成されている。また、この
Ｔ型ゲート電極２６とゲートリセス領域２５との間には
絶縁材料であるＳｉＯ2膜３４が形成され、一方、Ｔ型
ゲート電極２６の上面にはオーミック金属膜３５が形成
され、さらに、このＦＥＴ全面には、厚さが１００ｎｍ
のＳｉＮとＳｉＯ2とからなる保護膜３６が形成されて
いる。
２との間には、両オーミック電極２６、３２に対してｎ
+キャップ層２４を自己整合的に選択除去することによ
り第２のリセス領域３３が形成されている。また、この
Ｔ型ゲート電極２６とゲートリセス領域２５との間には
絶縁材料であるＳｉＯ2膜３４が形成され、一方、Ｔ型
ゲート電極２６の上面にはオーミック金属膜３５が形成
され、さらに、このＦＥＴ全面には、厚さが１００ｎｍ
のＳｉＮとＳｉＯ2とからなる保護膜３６が形成されて
いる。
【００２７】図２は、本実施形態のＦＥＴ（図中Ａ）と
従来のゲートリセス構造を有するＦＥＴ（図中Ｂ）それ
ぞれのドレインの電圧−電流特性を示す図である。ここ
では、それぞれのゲート幅を２０μｍとし、ゲート電極
−ソース電極間の電圧Ｖgsを０．２Ｖの間隔で変化させ
最大０．６Ｖとした。この図によれば、本実施形態のＦ
ＥＴでは、ドレイン電圧を増大させた場合、従来のリセ
スゲート電極のＦＥＴと比べ、ゲート電極のドレイン端
に起こる電界集中が緩和され、ドレイン耐圧が向上する
ことがわかる。
従来のゲートリセス構造を有するＦＥＴ（図中Ｂ）それ
ぞれのドレインの電圧−電流特性を示す図である。ここ
では、それぞれのゲート幅を２０μｍとし、ゲート電極
−ソース電極間の電圧Ｖgsを０．２Ｖの間隔で変化させ
最大０．６Ｖとした。この図によれば、本実施形態のＦ
ＥＴでは、ドレイン電圧を増大させた場合、従来のリセ
スゲート電極のＦＥＴと比べ、ゲート電極のドレイン端
に起こる電界集中が緩和され、ドレイン耐圧が向上する
ことがわかる。
【００２８】本実施形態のＦＥＴによれば、ソース電極
３１側のリセス端２４ａとゲート電極２６との間隔Ｌｓ
は自己整合的に決まるので、その距離を善しく近づける
ことができるうえ、ばらつきも非常に小さくすることが
できる。実際、同じゲート長と同じしきい値を持つ本実
施形態のＦＥＴと、従来の目合わせによるオフセットゲ
ート構造のＦＥＴを比較した場合、その素子の相互コン
ダクタンス（ｇｍ）は２０％程度向上し、ｇｍのばらつ
き（σｇｍ）も約１５％低下するという結果を得た。
３１側のリセス端２４ａとゲート電極２６との間隔Ｌｓ
は自己整合的に決まるので、その距離を善しく近づける
ことができるうえ、ばらつきも非常に小さくすることが
できる。実際、同じゲート長と同じしきい値を持つ本実
施形態のＦＥＴと、従来の目合わせによるオフセットゲ
ート構造のＦＥＴを比較した場合、その素子の相互コン
ダクタンス（ｇｍ）は２０％程度向上し、ｇｍのばらつ
き（σｇｍ）も約１５％低下するという結果を得た。
【００２９】［第２の実施形態］本発明の第２の実施形
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）の
製造方法について図３及び図４に基づき説明する。ま
ず、図３（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、厚さが９ｎｍのｉ一Ｉｎ0.25Ｇａ0.75Ａｓ層か
らなるチャネル層４１、有効ドナー密度が２×１０18ｃ
ｍ-3で厚さが３５ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓ層か
らなる電子供給層４２、有効ドナー密度が５×１０18ｃ
ｍ-3で厚さが６５ｎｍのｎ+−ＧａＡｓ層からなる低抵
抗化のためのｎ+キャップ層４３を形成する。
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）の
製造方法について図３及び図４に基づき説明する。ま
ず、図３（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、厚さが９ｎｍのｉ一Ｉｎ0.25Ｇａ0.75Ａｓ層か
らなるチャネル層４１、有効ドナー密度が２×１０18ｃ
ｍ-3で厚さが３５ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓ層か
らなる電子供給層４２、有効ドナー密度が５×１０18ｃ
ｍ-3で厚さが６５ｎｍのｎ+−ＧａＡｓ層からなる低抵
抗化のためのｎ+キャップ層４３を形成する。
【００３０】次いで、熱ＣＶＤ法にて約３００ｎｍのＳ
ｉＯ2膜４４を形成し、光学露光法を用いてフォトレジ
スト４５をパターンニングし、ＣＦ4ガスを用いたドラ
イエッチング４６により０．３μｍのゲート開口４７を
形成する。次いで、フォトレジスト４５を酸素プラズマ
と有機洗浄により除去した後、図３（ｂ）に示すよう
に、ＢＣｌ3とＳＦ6の混合ガスを用いたＡｌＧａＡｓ／
ＧａＡｓの選択ドライエッチング５１を実施し、自己整
合的にゲートリセス領域５２を形成する。この時、ゲー
トリセス長はエッチングの時間を制御することによって
正確に制御することができる。
ｉＯ2膜４４を形成し、光学露光法を用いてフォトレジ
スト４５をパターンニングし、ＣＦ4ガスを用いたドラ
イエッチング４６により０．３μｍのゲート開口４７を
形成する。次いで、フォトレジスト４５を酸素プラズマ
と有機洗浄により除去した後、図３（ｂ）に示すよう
に、ＢＣｌ3とＳＦ6の混合ガスを用いたＡｌＧａＡｓ／
ＧａＡｓの選択ドライエッチング５１を実施し、自己整
合的にゲートリセス領域５２を形成する。この時、ゲー
トリセス長はエッチングの時間を制御することによって
正確に制御することができる。
【００３１】次いで、図３（ｃ）に示すように、基板全
面にＷＳｉ／Ｔｉ／Ｐｔ／Ａｕ（厚さはそれぞれ４０ｎ
ｍ／２５ｎｍ／３５ｎｍ／３００ｎｍ）からなる多層膜
５３を堆積し、図示しないフォトレジストをマスクとし
て用いてアルゴン（Ａｒ）によるイオンミリングを実施
し、Ｔ型ゲート電極５４を形成する。この時、Ｔ型ゲー
ト電極５４端とオーミック電極側のリセス端５２ａの距
離Ｌｓは、自己整合的に決まるため、目合わせなどのマ
ージンを考慮することなく極端に短くすることができ
る。
面にＷＳｉ／Ｔｉ／Ｐｔ／Ａｕ（厚さはそれぞれ４０ｎ
ｍ／２５ｎｍ／３５ｎｍ／３００ｎｍ）からなる多層膜
５３を堆積し、図示しないフォトレジストをマスクとし
て用いてアルゴン（Ａｒ）によるイオンミリングを実施
し、Ｔ型ゲート電極５４を形成する。この時、Ｔ型ゲー
ト電極５４端とオーミック電極側のリセス端５２ａの距
離Ｌｓは、自己整合的に決まるため、目合わせなどのマ
ージンを考慮することなく極端に短くすることができ
る。
【００３２】次いで、図３（ｄ）に示すように、形成し
たＴ型ゲート電極５４をマスクとして、このＴ型ゲート
電極５４の下部のＳｉＯ2膜４４ａを残してその他の部
分のＳｉＯ2膜４４ｂをＣＦ4ガスによるドライエッチン
グ４６にて除去する。次いで、図４（ｅ）に示すよう
に、Ｔ型ゲート電極５４上とドレイン電極形成位置まで
の間をフォトレジスト６２にて覆い、Ｅガン蒸着により
ＡｕＧｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１００ｎｍ／３
５ｎｍ／５０ｎｍ）からなるオーミック金属６３を堆積
する。
たＴ型ゲート電極５４をマスクとして、このＴ型ゲート
電極５４の下部のＳｉＯ2膜４４ａを残してその他の部
分のＳｉＯ2膜４４ｂをＣＦ4ガスによるドライエッチン
グ４６にて除去する。次いで、図４（ｅ）に示すよう
に、Ｔ型ゲート電極５４上とドレイン電極形成位置まで
の間をフォトレジスト６２にて覆い、Ｅガン蒸着により
ＡｕＧｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１００ｎｍ／３
５ｎｍ／５０ｎｍ）からなるオーミック金属６３を堆積
する。
【００３３】次いで、フォトレジスト６２を有機洗浄に
て除去することで、オーミック金属６３をリフトオフ
し、さらに窒素雰囲気中にて４５０℃のアロイをするこ
とでソース電極６４とドレイン電極６５を形成する。こ
の時、ソース電極６４はＴ型ゲート電極５４に対して自
己整合的に形成されるため、両電極６４、５４間の距離
を短くすることができ、ソース抵抗値はさらに低減する
ことができる。
て除去することで、オーミック金属６３をリフトオフ
し、さらに窒素雰囲気中にて４５０℃のアロイをするこ
とでソース電極６４とドレイン電極６５を形成する。こ
の時、ソース電極６４はＴ型ゲート電極５４に対して自
己整合的に形成されるため、両電極６４、５４間の距離
を短くすることができ、ソース抵抗値はさらに低減する
ことができる。
【００３４】次いで、図４（ｆ）に示すように、ソース
電極６４とＴ型ゲート電極５４上の一部をフォトレジス
ト６６にてマスクし、ＢＣｌ3とＳＦ6の混合ガスを用い
たＡｌＧａＡｓ／ＧａＡｓの選択ドライエッチングに
て、ドレイン電極６５とＴ型ゲート電極の間のｎ+キャ
ップ層４３の一部４３ａのみを除去する。最後に、この
基板全体を覆うようにＳｉＮ／ＳｉＯ2（厚さはそれぞ
れ３５ｎｍ／６５ｎｍ）を堆積することにより保護膜６
８を形成し、ＦＥＴを完成する。
電極６４とＴ型ゲート電極５４上の一部をフォトレジス
ト６６にてマスクし、ＢＣｌ3とＳＦ6の混合ガスを用い
たＡｌＧａＡｓ／ＧａＡｓの選択ドライエッチングに
て、ドレイン電極６５とＴ型ゲート電極の間のｎ+キャ
ップ層４３の一部４３ａのみを除去する。最後に、この
基板全体を覆うようにＳｉＮ／ＳｉＯ2（厚さはそれぞ
れ３５ｎｍ／６５ｎｍ）を堆積することにより保護膜６
８を形成し、ＦＥＴを完成する。
【００３５】本実施形態のＦＥＴの製造方法によれば、
ゲートリセス領域５２とＴ型ゲート電極５４を自己整合
的に形成しているので、リソグラフィーの目合わせ精度
の制約を受けることなく、Ｔ型ゲート電極５４端とオー
ミック電極側のリセス端５２ａの距離Ｌｓを極めて短く
とることができる。また、Ｔ型ゲート電極５４部分を目
合わせマージンとして利用することで、このゲート電極
５４とドレイン電極６５側のキャップ層４３の少なくと
も一部４３ａを容易に除去することができる。したがっ
て、ソース抵抗Ｒｓの値とそのばらつきを小さくし、さ
らにドレイン耐圧の向上を実現したＦＥＴを容易に作製
することができる。
ゲートリセス領域５２とＴ型ゲート電極５４を自己整合
的に形成しているので、リソグラフィーの目合わせ精度
の制約を受けることなく、Ｔ型ゲート電極５４端とオー
ミック電極側のリセス端５２ａの距離Ｌｓを極めて短く
とることができる。また、Ｔ型ゲート電極５４部分を目
合わせマージンとして利用することで、このゲート電極
５４とドレイン電極６５側のキャップ層４３の少なくと
も一部４３ａを容易に除去することができる。したがっ
て、ソース抵抗Ｒｓの値とそのばらつきを小さくし、さ
らにドレイン耐圧の向上を実現したＦＥＴを容易に作製
することができる。
【００３６】［第３の実施形態］本発明の第３の実施形
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）に
ついて図５に基づき説明する。このＦＥＴは、半絶縁性
ＧａＡｓ基板２１上に、有効ドナー密度が２×１０18ｃ
ｍ-3で厚さが３５ｎｍのｎ−ＧａＡｓ層からなるチャネ
ル層７１、有効ドナー密度が２×１０18ｃｍ-3で厚さが
１．５ｎｍのｎ−Ａｌ0.2Ｇａ0.8Ａｓ層からなりリセス
構造を形成するためのエッチングストッパ層７２、有効
ドナー密度が５×１０18ｃｍ-3で厚さが６０ｎｍのｎ+
−ＧａＡｓ層からなる低抵抗化のためのｎ+キャップ層
２４が形成されている。
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）に
ついて図５に基づき説明する。このＦＥＴは、半絶縁性
ＧａＡｓ基板２１上に、有効ドナー密度が２×１０18ｃ
ｍ-3で厚さが３５ｎｍのｎ−ＧａＡｓ層からなるチャネ
ル層７１、有効ドナー密度が２×１０18ｃｍ-3で厚さが
１．５ｎｍのｎ−Ａｌ0.2Ｇａ0.8Ａｓ層からなりリセス
構造を形成するためのエッチングストッパ層７２、有効
ドナー密度が５×１０18ｃｍ-3で厚さが６０ｎｍのｎ+
−ＧａＡｓ層からなる低抵抗化のためのｎ+キャップ層
２４が形成されている。
【００３７】このｎ+キャップ層２４には、選択的に除
去することによりゲートリセス領域２５が形成され、該
ゲートリセス領域２５内にゲート長が０．２５μｍのＷ
ＳｉＮ／Ｔｉ／Ｐｔ／ＡｕからなるＴ型ゲート電極７３
が前記ゲートリセス領域２５に対して自己整合的に形成
されている。また、このＴ型ゲート電極７３に対して
は、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３１が自
己整合的に形成されるとともに、ＡｕＧｅ／Ｎｉ／Ａｕ
からなるドレイン電極３２がステッパー等による目合わ
せ露光により形成されている。
去することによりゲートリセス領域２５が形成され、該
ゲートリセス領域２５内にゲート長が０．２５μｍのＷ
ＳｉＮ／Ｔｉ／Ｐｔ／ＡｕからなるＴ型ゲート電極７３
が前記ゲートリセス領域２５に対して自己整合的に形成
されている。また、このＴ型ゲート電極７３に対して
は、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３１が自
己整合的に形成されるとともに、ＡｕＧｅ／Ｎｉ／Ａｕ
からなるドレイン電極３２がステッパー等による目合わ
せ露光により形成されている。
【００３８】このＴ型ゲート電極７３とドレイン電極３
２との間には、ｎ+キャップ層２４の一部に、Ｔ型ゲー
ト電極７３に対して自己整合的に酸素（Ｏ）を低加速電
圧でイオン注入することで該ｎ+キャップ層２４の一部
を高抵抗化した高抵抗領域７４が形成されている。ま
た、このＴ型ゲート電極７３とゲートリセス領域２５と
の間には絶縁材料であるＳｉＯ2膜３４が形成され、一
方、Ｔ型ゲート電極７３の上面にはオーミック金属膜３
５が形成され、さらに、このＦＥＴ全面には、厚さが８
０ｎｍのＳｉＮとＳｉＯ2とからなる保護膜７５が形成
されている。
２との間には、ｎ+キャップ層２４の一部に、Ｔ型ゲー
ト電極７３に対して自己整合的に酸素（Ｏ）を低加速電
圧でイオン注入することで該ｎ+キャップ層２４の一部
を高抵抗化した高抵抗領域７４が形成されている。ま
た、このＴ型ゲート電極７３とゲートリセス領域２５と
の間には絶縁材料であるＳｉＯ2膜３４が形成され、一
方、Ｔ型ゲート電極７３の上面にはオーミック金属膜３
５が形成され、さらに、このＦＥＴ全面には、厚さが８
０ｎｍのＳｉＮとＳｉＯ2とからなる保護膜７５が形成
されている。
【００３９】本実施形態のＦＥＴによれば、ソース電極
３１側のリセス端２４ａとＴ型ゲート電極７３との間隔
Ｌｓは自己整合的に決まるので、その距離を善しく近づ
けることができるうえ、ばらつきも非常に小さくするこ
とができる。
３１側のリセス端２４ａとＴ型ゲート電極７３との間隔
Ｌｓは自己整合的に決まるので、その距離を善しく近づ
けることができるうえ、ばらつきも非常に小さくするこ
とができる。
【００４０】［第４の実施形態］本発明の第４の実施形
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）の
製造方法について図６及び図７に基づき説明する。ま
ず、図６（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、有効ドナー密度が２×１０18ｃｍ-3で厚さが３
５ｎｍのｎ−ＧａＡｓ層からなるチャネル層７１、有効
ドナー密度が２×１０18ｃｍ-3で厚さが１．５ｎｍのｎ
−Ａｌ0.2Ｇａ0.8Ａｓ層からなりリセス構造を形成する
ためのエッチングストッパ層７２、有効ドナー密度が４
×１０18ｃｍ-3で厚さが８０ｎｍのｎ+−ＧａＡｓ層か
らなる低抵抗化のためのｎ+キャップ層８１を形成す
る。
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）の
製造方法について図６及び図７に基づき説明する。ま
ず、図６（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、有効ドナー密度が２×１０18ｃｍ-3で厚さが３
５ｎｍのｎ−ＧａＡｓ層からなるチャネル層７１、有効
ドナー密度が２×１０18ｃｍ-3で厚さが１．５ｎｍのｎ
−Ａｌ0.2Ｇａ0.8Ａｓ層からなりリセス構造を形成する
ためのエッチングストッパ層７２、有効ドナー密度が４
×１０18ｃｍ-3で厚さが８０ｎｍのｎ+−ＧａＡｓ層か
らなる低抵抗化のためのｎ+キャップ層８１を形成す
る。
【００４１】次いで、熱ＣＶＤ法にて約３００ｎｍのＳ
ｉＯ2膜４４を形成し、光学露光法を用いてフォトレジ
スト４５をパターンニングし、ＣＦ4ガスを用いたドラ
イエッチング４６により０．３０μｍの第１のゲート開
口８２を形成する。次いで、フォトレジスト４５を酸素
プラズマと有機洗浄により除去した後、図６（ｂ）に示
すように、ＢＣｌ3とＳＦ6の混合ガスを用いたＡｌＧａ
Ａｓ／ＧａＡｓの選択ドライエッチング５１を実施し、
ｎ+キャップ層８１の一部を除去し、ゲートリセス領域
５２を第１のゲート開口８２に対して自己整合的に形成
する。
ｉＯ2膜４４を形成し、光学露光法を用いてフォトレジ
スト４５をパターンニングし、ＣＦ4ガスを用いたドラ
イエッチング４６により０．３０μｍの第１のゲート開
口８２を形成する。次いで、フォトレジスト４５を酸素
プラズマと有機洗浄により除去した後、図６（ｂ）に示
すように、ＢＣｌ3とＳＦ6の混合ガスを用いたＡｌＧａ
Ａｓ／ＧａＡｓの選択ドライエッチング５１を実施し、
ｎ+キャップ層８１の一部を除去し、ゲートリセス領域
５２を第１のゲート開口８２に対して自己整合的に形成
する。
【００４２】次いで、図６（ｃ）に示すように、ｐ−Ｃ
ＶＤ法にて、約２００ｎｍのＳｉＯＮ膜を形成し、さら
にＣＦ4ガスを用いたドライエッチング４６を行い、第
１のゲート開口８２とゲートリセス領域５２の内部にＳ
ｉＯＮ膜からなる側壁８３を形成し、第１のゲート開口
８２の開口幅を０．２μｍに縮小する。
ＶＤ法にて、約２００ｎｍのＳｉＯＮ膜を形成し、さら
にＣＦ4ガスを用いたドライエッチング４６を行い、第
１のゲート開口８２とゲートリセス領域５２の内部にＳ
ｉＯＮ膜からなる側壁８３を形成し、第１のゲート開口
８２の開口幅を０．２μｍに縮小する。
【００４３】次いで、図６（ｄ）に示すように、基板全
面にＷＳｉ／Ｔｉ／Ａｕ（厚さはそれぞれ５０ｎｍ／２
５ｎｍ／４００ｎｍ）からなる多層膜８４を堆積し、図
示しないフォトレジストをマスクとして用いてアルゴン
（Ａｒ）によるイオンミリングを実施し、Ｔ型ゲート電
極８５を形成する。この時、Ｔ型ゲート電極８５端とオ
ーミック電極側のリセス端５２ａの距離Ｌｓは、自己整
合的に決まるため、目合わせなどのマージンを考慮する
ことなく極端に短くすることができる。
面にＷＳｉ／Ｔｉ／Ａｕ（厚さはそれぞれ５０ｎｍ／２
５ｎｍ／４００ｎｍ）からなる多層膜８４を堆積し、図
示しないフォトレジストをマスクとして用いてアルゴン
（Ａｒ）によるイオンミリングを実施し、Ｔ型ゲート電
極８５を形成する。この時、Ｔ型ゲート電極８５端とオ
ーミック電極側のリセス端５２ａの距離Ｌｓは、自己整
合的に決まるため、目合わせなどのマージンを考慮する
ことなく極端に短くすることができる。
【００４４】次いで、図７（ｅ）に示すように、形成し
たＴ型ゲート電極８５をマスクとして、このＴ型ゲート
電極８５の下部のＳｉＯ2膜４４ａを残してその他の部
分のＳｉＯ2膜４４ｂをＣＦ4ガスによるドライエッチン
グ４６にて除去する。次いで、図７（ｆ）に示すよう
に、Ｔ型ゲート電極８５上とドレイン電極形成位置まで
の間をフォトレジスト６２にて覆い、Ｅガン蒸着により
ＡｕＧｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１２０ｎｍ／４
０ｎｍ／３０ｎｍ）からなるオーミック金属８６を堆積
する。
たＴ型ゲート電極８５をマスクとして、このＴ型ゲート
電極８５の下部のＳｉＯ2膜４４ａを残してその他の部
分のＳｉＯ2膜４４ｂをＣＦ4ガスによるドライエッチン
グ４６にて除去する。次いで、図７（ｆ）に示すよう
に、Ｔ型ゲート電極８５上とドレイン電極形成位置まで
の間をフォトレジスト６２にて覆い、Ｅガン蒸着により
ＡｕＧｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１２０ｎｍ／４
０ｎｍ／３０ｎｍ）からなるオーミック金属８６を堆積
する。
【００４５】次いで、フォトレジスト６２を有機洗浄に
て除去することで、オーミック金属８６をリフトオフ
し、さらに窒素雰囲気中にて４５０℃のアロイをするこ
とでソース電極８７とドレイン電極８８を形成する。こ
の時、ソース電極８７はＴ型ゲート電極８５に対して自
己整合的に形成されるため、両電極８７、８５間の距離
を短くすることができ、ソース抵抗値はさらに低減する
ことができる。
て除去することで、オーミック金属８６をリフトオフ
し、さらに窒素雰囲気中にて４５０℃のアロイをするこ
とでソース電極８７とドレイン電極８８を形成する。こ
の時、ソース電極８７はＴ型ゲート電極８５に対して自
己整合的に形成されるため、両電極８７、８５間の距離
を短くすることができ、ソース抵抗値はさらに低減する
ことができる。
【００４６】次いで、図７（ｇ）に示すように、ソース
電極８７とＴ型ゲート電極８５上の一部をフォトレジス
ト６６にてマスクし、Ｔ型ゲート電極８５に対して自己
整合的に酸素（Ｏ）を低加速電圧（エネルギー：１５ｋ
ｅＶ、注入量：１×１０13ｃｍ- 2）でイオン注入し、ｎ
+キャップ層８１の一部を高抵抗化した高抵抗領域９０
を形成する。最後に、この基板全体を覆うようにＳｉＮ
／ＳｉＯ2（厚さはそれぞれ５０ｎｍ／５０ｎｍ）を堆
積することにより保護膜９１を形成し、ＦＥＴを完成す
る。
電極８７とＴ型ゲート電極８５上の一部をフォトレジス
ト６６にてマスクし、Ｔ型ゲート電極８５に対して自己
整合的に酸素（Ｏ）を低加速電圧（エネルギー：１５ｋ
ｅＶ、注入量：１×１０13ｃｍ- 2）でイオン注入し、ｎ
+キャップ層８１の一部を高抵抗化した高抵抗領域９０
を形成する。最後に、この基板全体を覆うようにＳｉＮ
／ＳｉＯ2（厚さはそれぞれ５０ｎｍ／５０ｎｍ）を堆
積することにより保護膜９１を形成し、ＦＥＴを完成す
る。
【００４７】本実施形態のＦＥＴの製造方法によれば、
ｎ+キャップ層８１の一部を高抵抗化した高抵抗領域９
０を形成するので、リソグラフィーの目合わせ精度の制
約を受けることなく、Ｔ型ゲート電極８５端とオーミッ
ク電極側のリセス端５２ａの距離Ｌｓを極めて短くとる
ことができる。したがって、ソース抵抗Ｒｓの値とその
ばらつきを小さくし、さらにドレイン耐圧の向上を実現
したＦＥＴを容易に作製することができる。
ｎ+キャップ層８１の一部を高抵抗化した高抵抗領域９
０を形成するので、リソグラフィーの目合わせ精度の制
約を受けることなく、Ｔ型ゲート電極８５端とオーミッ
ク電極側のリセス端５２ａの距離Ｌｓを極めて短くとる
ことができる。したがって、ソース抵抗Ｒｓの値とその
ばらつきを小さくし、さらにドレイン耐圧の向上を実現
したＦＥＴを容易に作製することができる。
【００４８】［第５の実施形態］本発明の第５の実施形
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）に
ついて図８に基づき説明する。このＦＥＴは、半絶縁性
ＧａＡｓ基板２１上に、有効ドナー密度が２×１０18ｃ
ｍ-3で厚さが３５ｎｍのｎ−ＧａＡｓ層からなるチャネ
ル層７１、有効ドナー密度が２×１０18ｃｍ-3で厚さが
１．５ｎｍのｎ−Ａｌ0.2Ｇａ0.8Ａｓ層からなりリセス
構造を形成するためのエッチングストッパ層７２、有効
ドナー密度が５×１０18ｃｍ-3で厚さが６０ｎｍのｎ+
−ＧａＡｓ層からなる低抵抗化のためのｎ+キャップ層
２４が形成されている。
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）に
ついて図８に基づき説明する。このＦＥＴは、半絶縁性
ＧａＡｓ基板２１上に、有効ドナー密度が２×１０18ｃ
ｍ-3で厚さが３５ｎｍのｎ−ＧａＡｓ層からなるチャネ
ル層７１、有効ドナー密度が２×１０18ｃｍ-3で厚さが
１．５ｎｍのｎ−Ａｌ0.2Ｇａ0.8Ａｓ層からなりリセス
構造を形成するためのエッチングストッパ層７２、有効
ドナー密度が５×１０18ｃｍ-3で厚さが６０ｎｍのｎ+
−ＧａＡｓ層からなる低抵抗化のためのｎ+キャップ層
２４が形成されている。
【００４９】このｎ+キャップ層２４には、選択的に除
去することによりゲートリセス領域２５が形成され、該
ゲートリセス領域２５内にゲート長が０．２５μｍのＷ
ＳｉＮ／Ｔｉ／Ｐｔ／ＡｕからなるＴ型ゲート電極７３
が前記ゲートリセス領域２５に対して自己整合的に形成
されている。また、このＴ型ゲート電極７３に対して
は、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３１が自
己整合的に形成されるとともに、ＡｕＧｅ／Ｎｉ／Ａｕ
からなるドレイン電極３２がステッパー等による目合わ
せ露光により形成されている。
去することによりゲートリセス領域２５が形成され、該
ゲートリセス領域２５内にゲート長が０．２５μｍのＷ
ＳｉＮ／Ｔｉ／Ｐｔ／ＡｕからなるＴ型ゲート電極７３
が前記ゲートリセス領域２５に対して自己整合的に形成
されている。また、このＴ型ゲート電極７３に対して
は、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３１が自
己整合的に形成されるとともに、ＡｕＧｅ／Ｎｉ／Ａｕ
からなるドレイン電極３２がステッパー等による目合わ
せ露光により形成されている。
【００５０】このＴ型ゲート電極７３とドレイン電極３
２との間には、ｎ+キャップ層２４の一部に、Ｔ型ゲー
ト電極７３に対して自己整合的に酸素（Ｏ）を低加速電
圧でイオン注入し、さらにアニールすることで、ｎ+キ
ャップ層２４と反対導電型のｐ型伝導体領域１０１が形
成され、ｐ型伝導体領域１０１の上には、Ｔｉ／Ｐｔ／
Ａｕからなる第４の電極１０２が形成されている。
２との間には、ｎ+キャップ層２４の一部に、Ｔ型ゲー
ト電極７３に対して自己整合的に酸素（Ｏ）を低加速電
圧でイオン注入し、さらにアニールすることで、ｎ+キ
ャップ層２４と反対導電型のｐ型伝導体領域１０１が形
成され、ｐ型伝導体領域１０１の上には、Ｔｉ／Ｐｔ／
Ａｕからなる第４の電極１０２が形成されている。
【００５１】また、このＴ型ゲート電極７３とゲートリ
セス領域２５との間には絶縁材料であるＳｉＯ2膜３４
が形成され、一方、Ｔ型ゲート電極７３の上面にはオー
ミック金属膜３５が形成され、さらに、このＦＥＴ全面
には、厚さが８０ｎｍのＳｉＮとＳｉＯ2とからなる保
護膜７５が形成されている。
セス領域２５との間には絶縁材料であるＳｉＯ2膜３４
が形成され、一方、Ｔ型ゲート電極７３の上面にはオー
ミック金属膜３５が形成され、さらに、このＦＥＴ全面
には、厚さが８０ｎｍのＳｉＮとＳｉＯ2とからなる保
護膜７５が形成されている。
【００５２】本実施形態のＦＥＴによれば、ソース電極
３１側のリセス端２５ａとＴ型ゲート電極７３との間隔
Ｌｓは自己整合的に決まるので、その距離を善しく近づ
けることができるうえ、ばらつきも非常に小さくするこ
とができる。また、ｎ+キャップ層２４の一部に、該ｎ+
キャップ層２４と反対導電型のｐ型伝導体領域１０１を
形成し、ｐ型伝導体領域１０１の上にＴｉ／Ｐｔ／Ａｕ
からなる第４の電極１０２を形成したので、該第４の電
極１０２を、例えば、ソース電極３１と同電位にした場
合には、第１の実施形態のＦＥＴよりも、１．３倍以上
のより大きなドレイン耐圧の向上を実現することができ
る。
３１側のリセス端２５ａとＴ型ゲート電極７３との間隔
Ｌｓは自己整合的に決まるので、その距離を善しく近づ
けることができるうえ、ばらつきも非常に小さくするこ
とができる。また、ｎ+キャップ層２４の一部に、該ｎ+
キャップ層２４と反対導電型のｐ型伝導体領域１０１を
形成し、ｐ型伝導体領域１０１の上にＴｉ／Ｐｔ／Ａｕ
からなる第４の電極１０２を形成したので、該第４の電
極１０２を、例えば、ソース電極３１と同電位にした場
合には、第１の実施形態のＦＥＴよりも、１．３倍以上
のより大きなドレイン耐圧の向上を実現することができ
る。
【００５３】［第６の実施形態］本発明の第６の実施形
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）の
製造方法について図９及び図１０に基づき説明する。ま
ず、図９（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、厚さが１５ｎｍのｉ一Ｉｎ0.15Ｇａ0.85Ａｓ層
からなるチャネル層１１１、有効ドナー密度が２×１０
18ｃｍ-3で厚さが３３ｎｍのＡｌ0.2Ｇａ0.8Ａｓ層から
なる電子供給層１１２、有効ドナー密度が４×１０18ｃ
ｍ-3で厚さが６０ｎｍのｎ+−ＧａＡｓ層からなる低抵
抗化のためのｎ+キャップ層１１３を形成する。
態の電界効果型トランジスタ（ＦＥＴ：半導体装置）の
製造方法について図９及び図１０に基づき説明する。ま
ず、図９（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、厚さが１５ｎｍのｉ一Ｉｎ0.15Ｇａ0.85Ａｓ層
からなるチャネル層１１１、有効ドナー密度が２×１０
18ｃｍ-3で厚さが３３ｎｍのＡｌ0.2Ｇａ0.8Ａｓ層から
なる電子供給層１１２、有効ドナー密度が４×１０18ｃ
ｍ-3で厚さが６０ｎｍのｎ+−ＧａＡｓ層からなる低抵
抗化のためのｎ+キャップ層１１３を形成する。
【００５４】次いで、熱ＣＶＤ法とプラズマＣＶＤ法に
て、約２５０ｎｍのＳｉＯ2／ＳｉＯＮの多層膜（膜厚
はそれぞれ５０ｎｍ／２００ｎｍ）１１４を形成し、Ｅ
Ｂ露光法を用いてフォトレジスト１１５をパターンニン
グし、ＣＦ4とＨ2の混合ガスを用いたドライエッチング
１１６により、０．１５μｍのゲート開口１１７を形成
する。
て、約２５０ｎｍのＳｉＯ2／ＳｉＯＮの多層膜（膜厚
はそれぞれ５０ｎｍ／２００ｎｍ）１１４を形成し、Ｅ
Ｂ露光法を用いてフォトレジスト１１５をパターンニン
グし、ＣＦ4とＨ2の混合ガスを用いたドライエッチング
１１６により、０．１５μｍのゲート開口１１７を形成
する。
【００５５】次いで、フォトレジスト１１５を酸素プラ
ズマと有機洗浄により除去した後、図９（ｂ）に示すよ
うに、クエン酸系のエッチャントを用いたＡｌＧａＡｓ
／ＧａＡｓの選択ウェットエッチングを２０℃以下の低
温下で実施し、ｎ+キャップ層１１３の一部を除去し、
ゲートリセス領域５２をゲート開口１１７に対して自己
整合的に形成する。この時、ゲートリセス長はエッチン
グの温度と時間によって正確に制御することができる。
ズマと有機洗浄により除去した後、図９（ｂ）に示すよ
うに、クエン酸系のエッチャントを用いたＡｌＧａＡｓ
／ＧａＡｓの選択ウェットエッチングを２０℃以下の低
温下で実施し、ｎ+キャップ層１１３の一部を除去し、
ゲートリセス領域５２をゲート開口１１７に対して自己
整合的に形成する。この時、ゲートリセス長はエッチン
グの温度と時間によって正確に制御することができる。
【００５６】次いで、図９（ｃ）に示すように、熱ＣＶ
Ｄ法にて約８０ｎｍのＳｉＯ2膜を形成し、さらにＣＦ4
ガスを用いたドライエッチング４６を行い、ゲート開口
１１７とゲートリセス領域５２の内部にＳｉＯ2膜から
なる側壁１２１を形成する。
Ｄ法にて約８０ｎｍのＳｉＯ2膜を形成し、さらにＣＦ4
ガスを用いたドライエッチング４６を行い、ゲート開口
１１７とゲートリセス領域５２の内部にＳｉＯ2膜から
なる側壁１２１を形成する。
【００５７】次いで、図９（ｄ）に示すように、基板全
面にＷＳｉ／Ｔｉ／Ａｕ（厚さはそれぞれ３５ｎｍ／２
５ｎｍ／３５０ｎｍ）からなる多層膜１２２を堆積し、
図示しないフォトレジストをマスクとして用いてアルゴ
ン（Ａｒ）によるイオンミリングとＣＦ4によるドライ
エッチングを実施し、Ｔ型ゲート電極１２３を形成す
る。この時、Ｔ型ゲート電極１２３端とオーミック電極
側のリセス端５２ａの距離Ｌｓは、自己整合的に決まる
ため、目合わせなどのマージンを考慮することなく極端
に短くすることができる。
面にＷＳｉ／Ｔｉ／Ａｕ（厚さはそれぞれ３５ｎｍ／２
５ｎｍ／３５０ｎｍ）からなる多層膜１２２を堆積し、
図示しないフォトレジストをマスクとして用いてアルゴ
ン（Ａｒ）によるイオンミリングとＣＦ4によるドライ
エッチングを実施し、Ｔ型ゲート電極１２３を形成す
る。この時、Ｔ型ゲート電極１２３端とオーミック電極
側のリセス端５２ａの距離Ｌｓは、自己整合的に決まる
ため、目合わせなどのマージンを考慮することなく極端
に短くすることができる。
【００５８】次いで、図１０（ｅ）に示すように、形成
したＴ型ゲート電極１２３をマスクとして、多層膜１１
４の内ＳｉＯＮ膜のみをＣＦ4ガスによるドライエッチ
ング４６にて除去する。次いで、図１０（ｆ）に示すよ
うに、Ｔ型ゲート電極１２３上とドレイン電極形成位置
をフォトレジスト１２４にて覆い、Ｔ型ゲート電極１２
３に対して自己整合的にマンガン（Ｍｎ）を比較的低加
速の電圧でイオン注入（エネルギー：２５ｋｅＶ、注入
量：２×１０13ｃｍ- 2）１２５し、ｎ+キャップ層１１
３の一部にｐ型の伝導体領域１２６を形成する。
したＴ型ゲート電極１２３をマスクとして、多層膜１１
４の内ＳｉＯＮ膜のみをＣＦ4ガスによるドライエッチ
ング４６にて除去する。次いで、図１０（ｆ）に示すよ
うに、Ｔ型ゲート電極１２３上とドレイン電極形成位置
をフォトレジスト１２４にて覆い、Ｔ型ゲート電極１２
３に対して自己整合的にマンガン（Ｍｎ）を比較的低加
速の電圧でイオン注入（エネルギー：２５ｋｅＶ、注入
量：２×１０13ｃｍ- 2）１２５し、ｎ+キャップ層１１
３の一部にｐ型の伝導体領域１２６を形成する。
【００５９】次いで、フォトレジスト１２４を酸素プラ
ズマと有機洗浄にて除去した後、図１０（ｇ）に示すよ
うに、Ｔ型ゲート電極１２３上とドレイン電極形成部位
までの間をフォトレジスト６２にて覆い、バッファード
フッ酸にて基板面上に残存した多層膜１１４のＳｉＯ2
膜を除去し、真空蒸着によりＡｕＧｅ／Ｎｉ／Ａｕ（厚
さはそれぞれ１００ｎｍ／３３ｎｍ／３０ｎｍ）からな
るオーミック金属１３１を堆積する。
ズマと有機洗浄にて除去した後、図１０（ｇ）に示すよ
うに、Ｔ型ゲート電極１２３上とドレイン電極形成部位
までの間をフォトレジスト６２にて覆い、バッファード
フッ酸にて基板面上に残存した多層膜１１４のＳｉＯ2
膜を除去し、真空蒸着によりＡｕＧｅ／Ｎｉ／Ａｕ（厚
さはそれぞれ１００ｎｍ／３３ｎｍ／３０ｎｍ）からな
るオーミック金属１３１を堆積する。
【００６０】次いで、フォトレジスト６２を有機洗浄に
て除去した後、図１０（ｈ）に示すように、ｐ型伝導体
領域１２６の上に開口を有するフォトレジスト１３２を
形成し、バッファードフッ酸にて基板面上に残存した多
層膜１１４のＳｉＯ2膜を除去し、真空蒸着によりＡｕ
Ｍｎ／Ａｕ（厚さはそれぞれ２０ｎｍ／１５ｎｍ）から
なるオーミック金属１３３を堆積する。
て除去した後、図１０（ｈ）に示すように、ｐ型伝導体
領域１２６の上に開口を有するフォトレジスト１３２を
形成し、バッファードフッ酸にて基板面上に残存した多
層膜１１４のＳｉＯ2膜を除去し、真空蒸着によりＡｕ
Ｍｎ／Ａｕ（厚さはそれぞれ２０ｎｍ／１５ｎｍ）から
なるオーミック金属１３３を堆積する。
【００６１】次いで、フォトレジスト１３２を有機洗浄
にて除去することで、オーミック金属１３３をリフトオ
フし、さらに窒素雰囲気中にて４５０℃のアロイをする
ことでソース電極１３５、ドレイン電極１３６及び第４
の電極１３７を形成する。
にて除去することで、オーミック金属１３３をリフトオ
フし、さらに窒素雰囲気中にて４５０℃のアロイをする
ことでソース電極１３５、ドレイン電極１３６及び第４
の電極１３７を形成する。
【００６２】この時、ソース電極１３５はＴ型ゲート電
極１２３に対して自己整合的に形成されるため、両電極
１３５、１２３間の距離を短くすることができ、ソース
抵抗値をさらに低減することができる。最後に、この基
板全体を覆うようにＳｉＮ／ＳｉＯ2（厚さはそれぞれ
５０ｎｍ／５０ｎｍ）を堆積することにより保護膜９１
を形成し、ＦＥＴを完成する。
極１２３に対して自己整合的に形成されるため、両電極
１３５、１２３間の距離を短くすることができ、ソース
抵抗値をさらに低減することができる。最後に、この基
板全体を覆うようにＳｉＮ／ＳｉＯ2（厚さはそれぞれ
５０ｎｍ／５０ｎｍ）を堆積することにより保護膜９１
を形成し、ＦＥＴを完成する。
【００６３】本実施形態のＦＥＴの製造方法によれば、
ゲートリセス領域５２とＴ型ゲート電極１２３を自己整
合的に形成しているので、リソグラフィーの目合わせ精
度の制約を受けることなく、Ｔ型ゲート電極１２３端と
オーミック電極側のリセス端５２ａの距離Ｌｓを極めて
短くとることができる。
ゲートリセス領域５２とＴ型ゲート電極１２３を自己整
合的に形成しているので、リソグラフィーの目合わせ精
度の制約を受けることなく、Ｔ型ゲート電極１２３端と
オーミック電極側のリセス端５２ａの距離Ｌｓを極めて
短くとることができる。
【００６４】また、Ｔ型ゲート電極１２３部分をマスク
として利用することで、このゲート電極１２３とドレイ
ン電極１３６側のキャップ層１１３の少なくとも一部に
ｐ型の伝導体領域１２６を形成することができる。した
がって、ソース抵抗Ｒｓの値とそのばらつきを小さく
し、さらにドレイン耐圧の向上を実現したＦＥＴを容易
に作製することができる。
として利用することで、このゲート電極１２３とドレイ
ン電極１３６側のキャップ層１１３の少なくとも一部に
ｐ型の伝導体領域１２６を形成することができる。した
がって、ソース抵抗Ｒｓの値とそのばらつきを小さく
し、さらにドレイン耐圧の向上を実現したＦＥＴを容易
に作製することができる。
【００６５】
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、ドレイン電圧を増大させた場合においても、
従来の自己整合型リセスゲート電極と比べてゲート電極
のドレイン端に起こる電界集中を緩和することができ、
ドレイン耐圧を向上させることができる。また、ソース
電極側のリセス端とゲート電極との間隔Ｌｓは自己整合
的に決まるので、その距離を著しく近づけることがで
き、しかもばらつきを非常に小さくすることができる。
したがって、ソース抵抗の低減とドレイン耐圧の向上を
両立させることができ、半導体素子の高性能化を図るこ
とができる。
によれば、ドレイン電圧を増大させた場合においても、
従来の自己整合型リセスゲート電極と比べてゲート電極
のドレイン端に起こる電界集中を緩和することができ、
ドレイン耐圧を向上させることができる。また、ソース
電極側のリセス端とゲート電極との間隔Ｌｓは自己整合
的に決まるので、その距離を著しく近づけることがで
き、しかもばらつきを非常に小さくすることができる。
したがって、ソース抵抗の低減とドレイン耐圧の向上を
両立させることができ、半導体素子の高性能化を図るこ
とができる。
【００６６】本発明の半導体装置の製造方法によれば、
リセス内にＴ字型のゲート電極を形成する工程と、前記
リセスのゲートリセス部分とドレイン電極との間にある
前記キャップ層の少なくとも一部を高抵抗領域または該
キャップ層と反対導電型の伝導体領域のいずれかの領域
とする工程と、該領域上に第４の電極を形成する工程と
を含むこととしたので、ゲートリセス部分とゲート電極
を自己整合的に形成することができ、ソース電極側のリ
セス端とゲート電極との間隔Ｌｓを極めて短くすること
ができる。したがって、ソース抵抗Ｒｓの値が小さく、
そのばらつきも小さく、さらにドレイン耐圧が向上した
半導体装置を容易に作製することができる。
リセス内にＴ字型のゲート電極を形成する工程と、前記
リセスのゲートリセス部分とドレイン電極との間にある
前記キャップ層の少なくとも一部を高抵抗領域または該
キャップ層と反対導電型の伝導体領域のいずれかの領域
とする工程と、該領域上に第４の電極を形成する工程と
を含むこととしたので、ゲートリセス部分とゲート電極
を自己整合的に形成することができ、ソース電極側のリ
セス端とゲート電極との間隔Ｌｓを極めて短くすること
ができる。したがって、ソース抵抗Ｒｓの値が小さく、
そのばらつきも小さく、さらにドレイン耐圧が向上した
半導体装置を容易に作製することができる。
【図１】 本発明の第１の実施形態のＦＥＴを示す断面
図である。
図である。
【図２】 本発明の第１の実施形態のＦＥＴと従来のゲ
ートリセス構造を有するＦＥＴそれぞれのドレインの電
圧−電流特性を示す図である。
ートリセス構造を有するＦＥＴそれぞれのドレインの電
圧−電流特性を示す図である。
【図３】 本発明の第２の実施形態のＦＥＴの製造方法
を示す過程図である。
を示す過程図である。
【図４】 本発明の第２の実施形態のＦＥＴの製造方法
を示す過程図である。
を示す過程図である。
【図５】 本発明の第３の実施形態のＦＥＴを示す断面
図である。
図である。
【図６】 本発明の第４の実施形態のＦＥＴの製造方法
を示す過程図である。
を示す過程図である。
【図７】 本発明の第４の実施形態のＦＥＴの製造方法
を示す過程図である。
を示す過程図である。
【図８】 本発明の第５の実施形態のＦＥＴを示す断面
図である。
図である。
【図９】 本発明の第６の実施形態のＦＥＴの製造方法
を示す過程図である。
を示す過程図である。
【図１０】 本発明の第６の実施形態のＦＥＴの製造方
法を示す過程図である。
法を示す過程図である。
【図１１】 従来のオフセットゲート構造を有するヘテ
ロ接合型高出力用ＦＥＴを示す断面図である。
ロ接合型高出力用ＦＥＴを示す断面図である。
【図１２】 従来のオフセットゲート構造を有するヘテ
ロ接合型高出力用ＦＥＴの製造方法を示す過程図であ
る。
ロ接合型高出力用ＦＥＴの製造方法を示す過程図であ
る。
【図１３】 従来のオフセットゲート構造を有するヘテ
ロ接合型高出力用ＦＥＴの不具合を示す断面図である。
ロ接合型高出力用ＦＥＴの不具合を示す断面図である。
１ ＧａＡｓ基板 ２ ｉ−ＧａＡｓチャネル層 ３ ｎ−ＡｌＧａＡｓ電子供給層 ４ ｎ+−ＧａＡｓキャップ層 ５ 半導体基板 ６ ゲートリセス部分 ７ オフセットゲート電極 １１ フォトレジスト １２ 開口 １３ 選択ドライエッチング １４ フォトレジスト １５ ゲート開口 １６ 金属層 ２１ 半絶縁性ＧａＡｓ基板 ２２ チャネル層 ２３ 電子供給層 ２４ ｎ+キャップ層 ２５ ゲートリセス領域 ２６ Ｔ型ゲート電極 ３１ ソース電極 ３２ ドレイン電極 ３３ 第２のリセス領域 ３４ ＳｉＯ2膜 ３５ オーミック金属膜 ３６ 保護膜 ４１ チャネル層 ４２ 電子供給層 ４３ ｎ+キャップ層 ４４、４４ａ、４４ｂ ＳｉＯ2膜 ４５ フォトレジスト ４６ ドライエッチング ４７ ゲート開口 ５１ 選択ドライエッチング ５２ ゲートリセス領域 ５２ａ リセス端 ５３ 多層膜 ５４ Ｔ型ゲート電極 ６２ フォトレジスト ６３ オーミック金属 ６４ ソース電極 ６５ ドレイン電極 ６６ フォトレジスト ６８ 保護膜 ７１ チャネル層 ７２ エッチングストッパ層 ７３ Ｔ型ゲート電極 ７４ 高抵抗領域 ７５ 保護膜 ８１ ｎ+キャップ層 ８２ 第１のゲート開口 ８３ 側壁 ８４ 多層膜 ８５ Ｔ型ゲート電極 ８６ オーミック金属 ８７ ソース電極 ８８ ドレイン電極 ９０ 高抵抗領域 ９１ 保護膜 １０１ ｐ型伝導体領域 １０２ 第４の電極 １１１ チャネル層 １１２ 電子供給層 １１３ ｎ+キャップ層 １１４ 多層膜 １１５ フォトレジスト １１６ ドライエッチング １１７ ゲート開口 １２１ 側壁 １２２ 多層膜 １２３ Ｔ型ゲート電極 １２４ フォトレジスト １２５ イオン注入 １２６ ｐ型の伝導体領域 １３１ オーミック金属 １３２ フォトレジスト １３３ オーミック金属 １３５ ソース電極 １３６ ドレイン電極 １３７ 第４の電極 Ｌｓ ソース電極側のリセス端とゲート電極との間隔
（距離） Ｒｓ ソース抵抗
（距離） Ｒｓ ソース抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (3)
- 【請求項１】 半導体基板上に、半導体素子の能動層及
びキャップ層を含む複数の層が積層され、該積層部分に
ドレイン電極、ソース電極及びリセスが形成され、該リ
セス内にゲート電極が形成された半導体装置において、 前記リセスのゲートリセス部分と前記ドレイン電極との
間にある前記キャップ層の少なくとも一部を高抵抗領域
とし、 前記ゲートリセス部分とドレイン電極との間にある前記
キャップ層の少なくとも一部に、第４の電極を設けたこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、半導体素子の能動層及
びキャップ層を含む複数の層が積層され、該積層部分に
ドレイン電極、ソース電極及びリセスが形成され、該リ
セス内にゲート電極が形成された半導体装置において、 前記リセスのゲートリセス部分と前記ドレイン電極との
間にある前記キャップ層の少なくとも一部を該キャップ
層と反対導電型の伝導体領域とし、 前記ゲートリセス部分とドレイン電極との間にある前記
キャップ層の少なくとも一部に、第４の電極を設けたこ
とを特徴とする半導体装置。 - 【請求項３】 半導体基板上に、半導体素子の能動層及
びキャップ層を含む複数の層を積層する工程と、該積層
部分のゲート電極を形成する位置にリセスを形成する工
程と、該リセス内にＴ字型のゲート電極を形成する工程
と、前記リセスのゲートリセス部分とドレイン電極との
間にある前記キャップ層の少なくとも一部を高抵抗領域
または該キャップ層と反対導電型の伝導体領域のいずれ
かの領域とする工程と、該領域上に第４の電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09337463A JP3097637B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09337463A JP3097637B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176839A JPH11176839A (ja) | 1999-07-02 |
| JP3097637B2 true JP3097637B2 (ja) | 2000-10-10 |
Family
ID=18308886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09337463A Expired - Fee Related JP3097637B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097637B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4385206B2 (ja) * | 2003-01-07 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2007027224A (ja) * | 2005-07-13 | 2007-02-01 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP5777586B2 (ja) | 2012-09-20 | 2015-09-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP6268725B2 (ja) * | 2013-03-18 | 2018-01-31 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-12-08 JP JP09337463A patent/JP3097637B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11176839A (ja) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1214575A (en) | Method of manufacturing gaas semiconductor device | |
| US6627473B1 (en) | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof | |
| JP2599381B2 (ja) | Ｆｅｔデバイスの製造方法 | |
| JP3111985B2 (ja) | 電界効果型トランジスタ | |
| US6822307B2 (en) | Semiconductor triode device having a compound-semiconductor channel layer | |
| US6329230B1 (en) | High-speed compound semiconductor device having an improved gate structure | |
| JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
| JP3097637B2 (ja) | 半導体装置及びその製造方法 | |
| JP3119248B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| US5231040A (en) | Method of making a field effect transistor | |
| JP2001093913A (ja) | 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法 | |
| US20010019123A1 (en) | Compound semiconductor field effect transistor with improved ohmic contact layer structure and method of forming the same | |
| JP2006303393A (ja) | 半導体装置とその製造方法 | |
| JPS60251671A (ja) | 電界効果形トランジスタおよびその製造方法 | |
| JPS622666A (ja) | 電界効果トランジスタ | |
| JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0523497B2 (ja) | ||
| JP3653652B2 (ja) | 半導体装置 | |
| JP3438124B2 (ja) | 半導体装置 | |
| JPH05129344A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2002100640A (ja) | 電界効果型化合物半導体装置 | |
| JP3710613B2 (ja) | 半導体装置 | |
| JP3106747B2 (ja) | 化合物半導体ｆｅｔの製造方法 | |
| JP3073685B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
|
| LAPS | Cancellation because of no payment of annual fees |