JP3485711B2 - スイッチ回路装置 - Google Patents
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- JP3485711B2 JP3485711B2 JP04247096A JP4247096A JP3485711B2 JP 3485711 B2 JP3485711 B2 JP 3485711B2 JP 04247096 A JP04247096 A JP 04247096A JP 4247096 A JP4247096 A JP 4247096A JP 3485711 B2 JP3485711 B2 JP 3485711B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成された電界効果型トランジスタ（ＦＥＴ）からなるス
イッチ回路装置に関する。
成された電界効果型トランジスタ（ＦＥＴ）からなるス
イッチ回路装置に関する。
【０００２】
【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。図２７はＭＥＳＦ
ＥＴ（金属−半導体電界効果トランジスタ；以下、ＦＥ
Ｔと略記する）を用いた従来のスイッチ回路装置の一例
を示す回路図である。
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。図２７はＭＥＳＦ
ＥＴ（金属−半導体電界効果トランジスタ；以下、ＦＥ
Ｔと略記する）を用いた従来のスイッチ回路装置の一例
を示す回路図である。
【０００３】図２７のスイッチ回路装置においては、端
子Ａ，Ｂ間にＦＥＴ３０が接続され、端子Ａ，Ｃ間にＦ
ＥＴ４０が接続され、端子Ｂと接地端子との間にＦＥＴ
７０が接続され、端子Ｃと接地端子との間にＦＥＴ８０
が接続されている。ＦＥＴ３０，８０のゲートにはそれ
ぞれゲート抵抗を介して制御電圧ＶCTL が与えられ、Ｆ
ＥＴ４０，７０のゲートにはそれぞれゲート抵抗を介し
て制御電圧／ＶCTL が与えられる。制御電圧ＶCTL ，／
ＶCTL は互いに相補な電圧である。
子Ａ，Ｂ間にＦＥＴ３０が接続され、端子Ａ，Ｃ間にＦ
ＥＴ４０が接続され、端子Ｂと接地端子との間にＦＥＴ
７０が接続され、端子Ｃと接地端子との間にＦＥＴ８０
が接続されている。ＦＥＴ３０，８０のゲートにはそれ
ぞれゲート抵抗を介して制御電圧ＶCTL が与えられ、Ｆ
ＥＴ４０，７０のゲートにはそれぞれゲート抵抗を介し
て制御電圧／ＶCTL が与えられる。制御電圧ＶCTL ，／
ＶCTL は互いに相補な電圧である。
【０００４】例えば、制御電圧ＶCTL が０Ｖになり、制
御電圧／ＶCTL が−１０Ｖになると、ＦＥＴ３０，８０
がオンし、ＦＥＴ４０，７０がオフする。それにより、
端子Ａ，Ｂ間で信号の伝送が行われる。一方、制御電圧
ＶCTL が−１０Ｖとなり、制御電圧／ＶCTL が０Ｖにな
ると、ＦＥＴ３０，８０がオフし、ＦＥＴ４０，７０が
オンする。それにより、端子Ａ，Ｃ間で信号の伝送が行
われる。
御電圧／ＶCTL が−１０Ｖになると、ＦＥＴ３０，８０
がオンし、ＦＥＴ４０，７０がオフする。それにより、
端子Ａ，Ｂ間で信号の伝送が行われる。一方、制御電圧
ＶCTL が−１０Ｖとなり、制御電圧／ＶCTL が０Ｖにな
ると、ＦＥＴ３０，８０がオフし、ＦＥＴ４０，７０が
オンする。それにより、端子Ａ，Ｃ間で信号の伝送が行
われる。
【０００５】
【発明が解決しようとする課題】マイクロ波通信におけ
る通信機器の小型化および高性能化を図るためには、低
電圧動作が可能でかつ高出力伝送が可能なスイッチ回路
装置が必要となる。上記のスイッチ回路装置において、
端子Ａ，Ｂ間および端子Ａ，Ｃ間に複数のＦＥＴを直列
に接続することにより大きな電力を低い制御電圧
ＶCTL ，／ＶCTL でオンオフすることができる。すなわ
ち、低電圧動作でかつ高出力伝送が可能となる。本発明
者らは、このようなスイッチ回路装置において、歪みの
ない高出力伝送を実現するための条件を導き出し、報告
している（信学技報ＭＷ９５−１１（１９９５−０
５））。しかしながら、複数のＦＥＴを直列に接続する
必要があるので、スイッチ回路装置のチップサイズが大
きくなるという問題がある。
る通信機器の小型化および高性能化を図るためには、低
電圧動作が可能でかつ高出力伝送が可能なスイッチ回路
装置が必要となる。上記のスイッチ回路装置において、
端子Ａ，Ｂ間および端子Ａ，Ｃ間に複数のＦＥＴを直列
に接続することにより大きな電力を低い制御電圧
ＶCTL ，／ＶCTL でオンオフすることができる。すなわ
ち、低電圧動作でかつ高出力伝送が可能となる。本発明
者らは、このようなスイッチ回路装置において、歪みの
ない高出力伝送を実現するための条件を導き出し、報告
している（信学技報ＭＷ９５−１１（１９９５−０
５））。しかしながら、複数のＦＥＴを直列に接続する
必要があるので、スイッチ回路装置のチップサイズが大
きくなるという問題がある。
【０００６】上記のようなスイッチ回路装置をアンテナ
スイッチとして用いる場合には、端子Ａにアンテナが接
続され、端子Ｂに送信回路が接続され、端子Ｃに受信回
路が接続される。この場合、端子Ａ，Ｂ間では送信時に
大きな電力を伝送する必要があり、端子Ａ，Ｃ間では受
信時に微小な信号を伝送する必要がある。そこで、本発
明者らは、２種類のピンチオフ電圧を有するＦＥＴを用
いたスイッチ回路装置を提案している（１９９３年電子
情報通信学会春季大会予稿集Ｃ−８９およびIEEE JOURN
AL OF SOLID-STATE CIRCUITS,VOL.29,NO.10,OCTOBER 19
94,pp.1262-1269 ）。
スイッチとして用いる場合には、端子Ａにアンテナが接
続され、端子Ｂに送信回路が接続され、端子Ｃに受信回
路が接続される。この場合、端子Ａ，Ｂ間では送信時に
大きな電力を伝送する必要があり、端子Ａ，Ｃ間では受
信時に微小な信号を伝送する必要がある。そこで、本発
明者らは、２種類のピンチオフ電圧を有するＦＥＴを用
いたスイッチ回路装置を提案している（１９９３年電子
情報通信学会春季大会予稿集Ｃ−８９およびIEEE JOURN
AL OF SOLID-STATE CIRCUITS,VOL.29,NO.10,OCTOBER 19
94,pp.1262-1269 ）。
【０００７】一方、本発明者らは、スイッチ回路装置の
端子Ｂ，Ｃ間にチップインダクタを付加することにより
高いアイソレーション（絶縁度）が得られることを報告
している（信学技報ＥＤ９５−１６５，ＭＷ９５−１５
０，ＩＣＤ９５−２２１（１９９６−０１））。
端子Ｂ，Ｃ間にチップインダクタを付加することにより
高いアイソレーション（絶縁度）が得られることを報告
している（信学技報ＥＤ９５−１６５，ＭＷ９５−１５
０，ＩＣＤ９５−２２１（１９９６−０１））。
【０００８】 しかしながら、上記の技術に基づいて低
電圧動作および高出力伝送が可能なスイッチ回路装置を
構成しても、チップサイズの小型化を実現することがで
きない。
電圧動作および高出力伝送が可能なスイッチ回路装置を
構成しても、チップサイズの小型化を実現することがで
きない。
【０００９】 本発明の目的は、低電圧動作および高出
力伝送が可能でかつ優れた入出力電力伝送特性を有する
小型のスイッチ回路装置を提供することである。
力伝送が可能でかつ優れた入出力電力伝送特性を有する
小型のスイッチ回路装置を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】本発明
者は、スイッチ回路装置の小型化を図るためにマルチゲ
ート電界効果トランジスタにおける電圧分配に着目し、
種々のシミュレーションおよび評価を行った結果、ｎ本
のゲート電極を有するマルチゲート電界効果トランジス
タにおける電圧分配をｎ個の電界効果トランジスタの直
列接続における電圧分配と同等にすることが可能である
ことを見出し、以下の発明を創作した。
者は、スイッチ回路装置の小型化を図るためにマルチゲ
ート電界効果トランジスタにおける電圧分配に着目し、
種々のシミュレーションおよび評価を行った結果、ｎ本
のゲート電極を有するマルチゲート電界効果トランジス
タにおける電圧分配をｎ個の電界効果トランジスタの直
列接続における電圧分配と同等にすることが可能である
ことを見出し、以下の発明を創作した。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】 第１の発明に係るスイッチ回路装置は、
共通端子と第１の端子との間に接続されかつ第１の電力
Ｐ1 の信号を伝送する第１のマルチゲート電界効果トラ
ンジスタと、共通端子と第２の端子との間に接続されか
つ第１の電力Ｐ1 よりも小さい第２の電力Ｐ2 の信号を
伝送する第２のマルチゲート電界効果トランジスタとを
備え、第１のマルチゲート電界効果トランジスタは第１
のピンチオフ電圧ＶP1を有し、第２のマルチゲート電界
効果トランジスタは第１のピンチオフ電圧ＶP1よりも浅
い第２のピンチオフ電圧ＶP2を有する。
共通端子と第１の端子との間に接続されかつ第１の電力
Ｐ1 の信号を伝送する第１のマルチゲート電界効果トラ
ンジスタと、共通端子と第２の端子との間に接続されか
つ第１の電力Ｐ1 よりも小さい第２の電力Ｐ2 の信号を
伝送する第２のマルチゲート電界効果トランジスタとを
備え、第１のマルチゲート電界効果トランジスタは第１
のピンチオフ電圧ＶP1を有し、第２のマルチゲート電界
効果トランジスタは第１のピンチオフ電圧ＶP1よりも浅
い第２のピンチオフ電圧ＶP2を有する。
【００１７】なお、ピンチオフ電圧が浅いとは、ピンチ
オフ電圧の絶対値が小さいことを意味し、ピンチオフ電
圧が深いとは、ピンチオフ電圧の絶対値が大きいことを
意味する。
オフ電圧の絶対値が小さいことを意味し、ピンチオフ電
圧が深いとは、ピンチオフ電圧の絶対値が大きいことを
意味する。
【００１８】 第１の発明に係るスイッチ回路装置にお
いては、第１のマルチゲート電界効果トランジスタによ
り大きな電力の信号が伝送され、第２のマルチゲート電
界効果トランジスタにより小さな電力の信号が伝送され
る。
いては、第１のマルチゲート電界効果トランジスタによ
り大きな電力の信号が伝送され、第２のマルチゲート電
界効果トランジスタにより小さな電力の信号が伝送され
る。
【００１９】第１のマルチゲート電界効果トランジスタ
は深いピンチオフ電圧Ｖを有するので、オン抵抗が低
く、かつドレイン飽和電流が大きい。したがって、大き
な電力の信号を歪みなく伝送することができる。一方、
第２のマルチゲート電界効果トランジスタは浅いピンチ
オフ電圧を有するので、第１のマルチゲート電界効果ト
ランジスタによる大きな電力の伝送時に完全なオフ状態
を維持することができる。
は深いピンチオフ電圧Ｖを有するので、オン抵抗が低
く、かつドレイン飽和電流が大きい。したがって、大き
な電力の信号を歪みなく伝送することができる。一方、
第２のマルチゲート電界効果トランジスタは浅いピンチ
オフ電圧を有するので、第１のマルチゲート電界効果ト
ランジスタによる大きな電力の伝送時に完全なオフ状態
を維持することができる。
【００２０】また、第２のマルチゲート電界効果トラン
ジスタにより伝送される信号は小さいので、第２のマル
チゲート電界効果トランジスタのピンチオフ電圧が浅く
ても、歪みのない信号伝送が可能となる。このとき、第
２のマルチゲート電界効果トランジスタにより伝送され
る電力が小さいので、第１のマルチゲート電界効果トラ
ンジスタのピンチオフ電圧が深くても、第１のマルチゲ
ート電界効果トランジスタは完全なオフ状態を維持する
ことができる。
ジスタにより伝送される信号は小さいので、第２のマル
チゲート電界効果トランジスタのピンチオフ電圧が浅く
ても、歪みのない信号伝送が可能となる。このとき、第
２のマルチゲート電界効果トランジスタにより伝送され
る電力が小さいので、第１のマルチゲート電界効果トラ
ンジスタのピンチオフ電圧が深くても、第１のマルチゲ
ート電界効果トランジスタは完全なオフ状態を維持する
ことができる。
【００２１】特に、第１および第２のマルチゲート電界
効果トランジスタにより複数のシングルゲート電界効果
トランジスタの直列接続と同等の機能が達成されるの
で、良好な高周波特性を維持しつつ小型化を図ることが
できる。
効果トランジスタにより複数のシングルゲート電界効果
トランジスタの直列接続と同等の機能が達成されるの
で、良好な高周波特性を維持しつつ小型化を図ることが
できる。
【００２２】 したがって、低い動作電圧で高い電力お
よび低い電力の信号を歪みなく選択的に伝送することが
できる小型で安価なスイッチ回路装置が得られる。第２
の発明に係るスイッチ回路装置は、第１の発明に係るス
イッチ回路装置の構成において、共通端子ならびに第１
および第２の端子に接続される信号源の内部抵抗および
負荷抵抗の値をそれぞれＲとし、第１のマルチゲート電
界効果トランジスタのゲート数をｎ1 とし、第２のマル
チゲート電界効果トランジスタのゲート数をｎ2 とし、
第１の電力Ｐ1 における最大電圧振幅をＶ1maxとし、第
２の電力Ｐ2 における最大電圧振幅をＶ2maxとした場合
に、第１のマルチゲート電界効果トランジスタの第１の
ピンチオフ電圧ＶP1、耐圧Ｖr1およびドレイン飽和電流
ＩDSS1ならびに第２のマルチゲート電界効果トランジス
タの第２のピンチオフ電圧ＶP2、耐圧Ｖr2およびドレイ
ン飽和電流ＩDSS2が、次式（Ｃ）、（Ｄ）、（Ｅ）およ
び（Ｆ）を満足するものである。
よび低い電力の信号を歪みなく選択的に伝送することが
できる小型で安価なスイッチ回路装置が得られる。第２
の発明に係るスイッチ回路装置は、第１の発明に係るス
イッチ回路装置の構成において、共通端子ならびに第１
および第２の端子に接続される信号源の内部抵抗および
負荷抵抗の値をそれぞれＲとし、第１のマルチゲート電
界効果トランジスタのゲート数をｎ1 とし、第２のマル
チゲート電界効果トランジスタのゲート数をｎ2 とし、
第１の電力Ｐ1 における最大電圧振幅をＶ1maxとし、第
２の電力Ｐ2 における最大電圧振幅をＶ2maxとした場合
に、第１のマルチゲート電界効果トランジスタの第１の
ピンチオフ電圧ＶP1、耐圧Ｖr1およびドレイン飽和電流
ＩDSS1ならびに第２のマルチゲート電界効果トランジス
タの第２のピンチオフ電圧ＶP2、耐圧Ｖr2およびドレイ
ン飽和電流ＩDSS2が、次式（Ｃ）、（Ｄ）、（Ｅ）およ
び（Ｆ）を満足するものである。
【００２３】
｜ＶP1−Ｖr1｜＞Ｖ2max／（２ｎ1 ） ・・・（Ｃ）
ＩDSS1＞Ｖ1max／（２Ｒ） ・・・（Ｄ）
｜ＶP2−Ｖr2｜＞Ｖ1max／（２ｎ2 ） ・・・（Ｅ）
ＩDSS2＞Ｖ2max／（２Ｒ） ・・・（Ｆ）第２
の発明に係るスイッチ回路装置においては、式
（Ｄ）を満足することにより、第１のマルチゲート電界
効果トランジスタのオン時に、第１のマルチゲート電界
効果トランジスタが第１の電力Ｐ1 の信号を歪みなく伝
送することができる。このとき、式（Ｅ）を満足するこ
とにより、第２のマルチゲート電界効果トランジスタが
第１の電力Ｐ1 に対して完全なオフ状態を維持すること
ができる。一方、式（Ｆ）を満足することにより、第２
のマルチゲート電界効果トランジスタのオン時に、第２
のマルチゲート電界効果トランジスタが第２の電力Ｐ2
の信号を歪みなく伝送することができる。このとき、式
（Ｃ）を満足することにより、第１のマルチゲート電界
効果トランジスタが第２の電力Ｐ2 に対して完全なオフ
状態を維持することができる。
（Ｄ）を満足することにより、第１のマルチゲート電界
効果トランジスタのオン時に、第１のマルチゲート電界
効果トランジスタが第１の電力Ｐ1 の信号を歪みなく伝
送することができる。このとき、式（Ｅ）を満足するこ
とにより、第２のマルチゲート電界効果トランジスタが
第１の電力Ｐ1 に対して完全なオフ状態を維持すること
ができる。一方、式（Ｆ）を満足することにより、第２
のマルチゲート電界効果トランジスタのオン時に、第２
のマルチゲート電界効果トランジスタが第２の電力Ｐ2
の信号を歪みなく伝送することができる。このとき、式
（Ｃ）を満足することにより、第１のマルチゲート電界
効果トランジスタが第２の電力Ｐ2 に対して完全なオフ
状態を維持することができる。
【００２４】したがって、低い動作電圧で大きい電力お
よび小さい電力の信号を歪みなくかつ信号の漏れを生じ
ることなく選択的に伝送することができる小型で安価な
スイッチ回路装置が得られる。
よび小さい電力の信号を歪みなくかつ信号の漏れを生じ
ることなく選択的に伝送することができる小型で安価な
スイッチ回路装置が得られる。
【００２５】 第３の発明に係るスイッチ回路装置は、
第１または第２の発明に係るスイッチ回路装置の構成に
おいて、第１の端子と第２の端子との間に接続されたイ
ンダクタをさらに備えたものである。
第１または第２の発明に係るスイッチ回路装置の構成に
おいて、第１の端子と第２の端子との間に接続されたイ
ンダクタをさらに備えたものである。
【００２６】 第３の発明に係るスイッチ回路装置にお
いては、第１の端子と第２の端子との間に接続されたイ
ンダクタとオフ状態のマルチゲート電界効果トランジス
タのソース・ドレイン間容量とが共振を起こし、特定の
周波数領域で高いアイソレーションが得られる。したが
って、低い動作電圧で大きな電力および小さな電力の信
号を選択的に伝送可能で、かつ高いアイソレーションを
有する小型で安価なスイッチ回路装置が得られる。
いては、第１の端子と第２の端子との間に接続されたイ
ンダクタとオフ状態のマルチゲート電界効果トランジス
タのソース・ドレイン間容量とが共振を起こし、特定の
周波数領域で高いアイソレーションが得られる。したが
って、低い動作電圧で大きな電力および小さな電力の信
号を選択的に伝送可能で、かつ高いアイソレーションを
有する小型で安価なスイッチ回路装置が得られる。
【００２７】
【発明の実施の形態】以下、本発明の実施例を説明する
に前に、まず、図１〜図１８を用いて本発明のスイッチ
回路装置の基本原理を説明する。
に前に、まず、図１〜図１８を用いて本発明のスイッチ
回路装置の基本原理を説明する。
【００２８】図１は２つのシングルゲートＦＥＴからな
るスイッチ回路装置の回路図である。図１のスイッチ回
路装置は、３つの端子Ａ，Ｂ，Ｃを有し、端子Ａ，Ｂ間
にシングルゲートＦＥＴ３０が接続され、端子Ａ，Ｃ間
にシングルゲートＦＥＴ４０が接続されている。ＦＥＴ
３０，４０のゲートにはそれぞれゲート抵抗を介して互
いに相補な制御電圧ＶCTL , ／ＶCTL が与えられる。端
子Ａには信号源ＳＧが接続され、端子Ｂ，Ｃにはそれぞ
れ負荷が接続される。図において、Ｒｉは信号源ＳＧの
内部抵抗を表し、ＲＬは負荷抵抗を表す。
るスイッチ回路装置の回路図である。図１のスイッチ回
路装置は、３つの端子Ａ，Ｂ，Ｃを有し、端子Ａ，Ｂ間
にシングルゲートＦＥＴ３０が接続され、端子Ａ，Ｃ間
にシングルゲートＦＥＴ４０が接続されている。ＦＥＴ
３０，４０のゲートにはそれぞれゲート抵抗を介して互
いに相補な制御電圧ＶCTL , ／ＶCTL が与えられる。端
子Ａには信号源ＳＧが接続され、端子Ｂ，Ｃにはそれぞ
れ負荷が接続される。図において、Ｒｉは信号源ＳＧの
内部抵抗を表し、ＲＬは負荷抵抗を表す。
【００２９】ここで、ＦＥＴ３０がオンし、ＦＥＴ４０
がオフしているものとする。この場合、信号源ＳＧの内
部抵抗Ｒｉ、ＦＥＴ３０および負荷抵抗ＲＬに電流が流
れる。信号源ＳＧからスイッチ回路装置に入力される電
力をＰとし、内部抵抗Ｒｉおよび負荷抵抗ＲＬの抵抗値
をそれぞれＲとすると、信号源ＳＧの最大電圧振幅Ｖ
max は次式で与えられる。
がオフしているものとする。この場合、信号源ＳＧの内
部抵抗Ｒｉ、ＦＥＴ３０および負荷抵抗ＲＬに電流が流
れる。信号源ＳＧからスイッチ回路装置に入力される電
力をＰとし、内部抵抗Ｒｉおよび負荷抵抗ＲＬの抵抗値
をそれぞれＲとすると、信号源ＳＧの最大電圧振幅Ｖ
max は次式で与えられる。
【００３０】
Ｖmax ＝√（４Ｒ・Ｐ）・√２ ・・・（１）
通常、抵抗値Ｒは５０Ωである。内部抵抗Ｒｉの抵抗値
および負荷抵抗ＲＬの抵抗値が等しいので、端子Ａに印
加される最大電圧はＶmax ／２となる。このとき、ＦＥ
Ｔ４０はオフしているので、端子Ａ，Ｃ間に印加される
最大電圧もＶma x ／２となる。
および負荷抵抗ＲＬの抵抗値が等しいので、端子Ａに印
加される最大電圧はＶmax ／２となる。このとき、ＦＥ
Ｔ４０はオフしているので、端子Ａ，Ｃ間に印加される
最大電圧もＶma x ／２となる。
【００３１】図２はオフ状態にあるＦＥＴ４０の模式的
断面図である。図２においてＧａＡｓ基板１００上にＰ
- 層１０７が形成されている。Ｐ- 層１０７上にソース
（またはドレイン）となるｎ++層１０１およびドレイン
（またはソース）となるｎ++層１０２が所定間隔を隔て
て形成され、ｎ++層１０１，１０２間にｎ層１０３が形
成されている。ｎ層１０３上にはゲート電極１０４が形
成されている。ゲート電極１０４とｎ++層１０１との間
にはゲート・ソース間容量Ｃgsが存在し、ゲート電極１
０４とｎ++層１０２との間にはゲート・ドレイン間容量
Ｃgdが存在し、ｎ++層１０１，１０２間にはソース・ド
レイン間容量Ｃdsが存在する。
断面図である。図２においてＧａＡｓ基板１００上にＰ
- 層１０７が形成されている。Ｐ- 層１０７上にソース
（またはドレイン）となるｎ++層１０１およびドレイン
（またはソース）となるｎ++層１０２が所定間隔を隔て
て形成され、ｎ++層１０１，１０２間にｎ層１０３が形
成されている。ｎ層１０３上にはゲート電極１０４が形
成されている。ゲート電極１０４とｎ++層１０１との間
にはゲート・ソース間容量Ｃgsが存在し、ゲート電極１
０４とｎ++層１０２との間にはゲート・ドレイン間容量
Ｃgdが存在し、ｎ++層１０１，１０２間にはソース・ド
レイン間容量Ｃdsが存在する。
【００３２】図３に図２のＦＥＴ４０の等価回路図を示
す。ＦＥＴ４０において、ゲートに対してソースおよび
ドレインが対称な構造を有する場合には、Ｃgs＝Ｃgdと
なり、ゲート・ソース間およびゲート・ドレイン間に電
圧が等分配される。したがって、ゲート・ソース間およ
びゲート・ドレイン間に印加される最大電圧はＶmax／
４となる。
す。ＦＥＴ４０において、ゲートに対してソースおよび
ドレインが対称な構造を有する場合には、Ｃgs＝Ｃgdと
なり、ゲート・ソース間およびゲート・ドレイン間に電
圧が等分配される。したがって、ゲート・ソース間およ
びゲート・ドレイン間に印加される最大電圧はＶmax／
４となる。
【００３３】次に、図４は４つのシングルゲートＦＥＴ
からなるスイッチ回路装置の回路図である。図４のスイ
ッチ回路装置においては、端子Ａ，Ｂ間に２つのシング
ルゲートＦＥＴ１１，１２が直列に接続され、端子Ａ，
Ｃ間に２つのシングルゲートＦＥＴ２１，２２が直列に
接続されている。
からなるスイッチ回路装置の回路図である。図４のスイ
ッチ回路装置においては、端子Ａ，Ｂ間に２つのシング
ルゲートＦＥＴ１１，１２が直列に接続され、端子Ａ，
Ｃ間に２つのシングルゲートＦＥＴ２１，２２が直列に
接続されている。
【００３４】ここで、ＦＥＴ１１，１２がオンし、ＦＥ
Ｔ２１，２２がオフしているものとする。この場合、端
子Ａに印加される最大電圧はＶmax ／２となるので、端
子Ａ，Ｃ間に印加される最大電圧もＶmax ／２となる。
したがって、ＦＥＴ２１，２２が同じ特性を有する場合
には、ＦＥＴ２１，２２のソース・ドレイン間に印加さ
れる最大電圧はそれぞれＶmax ／４となる。
Ｔ２１，２２がオフしているものとする。この場合、端
子Ａに印加される最大電圧はＶmax ／２となるので、端
子Ａ，Ｃ間に印加される最大電圧もＶmax ／２となる。
したがって、ＦＥＴ２１，２２が同じ特性を有する場合
には、ＦＥＴ２１，２２のソース・ドレイン間に印加さ
れる最大電圧はそれぞれＶmax ／４となる。
【００３５】図５はオフ状態にあるＦＥＴ２１，２２の
模式的断面図である。図５において、ＦＥＴ２１，２２
の各々の構造は、図２に示したＦＥＴ４０の構造と同様
である。ＦＥＴ２１のｎ++層１０２とＦＥＴ２２のｎ++
層１０１とは金属層１０５により接続されている。これ
らのｎ++層１０２およびｎ++層１０１を共通のｎ++層１
０６で置き換えれば、図６に示す構造となる。この構造
においては、ｎ++層１０６がＦＥＴ２１のドレイン（ま
たはソース）およびＦＥＴ２２のソース（またはドレイ
ン）となる。
模式的断面図である。図５において、ＦＥＴ２１，２２
の各々の構造は、図２に示したＦＥＴ４０の構造と同様
である。ＦＥＴ２１のｎ++層１０２とＦＥＴ２２のｎ++
層１０１とは金属層１０５により接続されている。これ
らのｎ++層１０２およびｎ++層１０１を共通のｎ++層１
０６で置き換えれば、図６に示す構造となる。この構造
においては、ｎ++層１０６がＦＥＴ２１のドレイン（ま
たはソース）およびＦＥＴ２２のソース（またはドレイ
ン）となる。
【００３６】図７に図６のＦＥＴ２１，２２の等価回路
図を示す。こららのＦＥＴ２１，２２において、ゲート
に対してソースおよびドレインが対称な構造を有する場
合には、Ｃgs＝Ｃgdとなり、ゲート・ソース間およびゲ
ート・ドレイン間に印加される最大電圧はそれぞれＶ
max ／８となる。
図を示す。こららのＦＥＴ２１，２２において、ゲート
に対してソースおよびドレインが対称な構造を有する場
合には、Ｃgs＝Ｃgdとなり、ゲート・ソース間およびゲ
ート・ドレイン間に印加される最大電圧はそれぞれＶ
max ／８となる。
【００３７】図６の構造においてｎ++層１０６を取り除
くと、図８に示すデュアルゲートＦＥＴ２０の構造とな
る。図８のデュアルゲートＦＥＴ２０においては、Ｇａ
Ａｓ基板１００上のＰ- 層１０７上に、ソース（または
ドレイン）となるｎ++層１０１およびドレイン（または
ソース）となるｎ++層１０２が所定間隔を隔てて形成さ
れ、ｎ++層１０１，１０２間にｎ層１０３が形成されて
いる。ｎ層１０３上には２つのゲート電極１０４が形成
されている。
くと、図８に示すデュアルゲートＦＥＴ２０の構造とな
る。図８のデュアルゲートＦＥＴ２０においては、Ｇａ
Ａｓ基板１００上のＰ- 層１０７上に、ソース（または
ドレイン）となるｎ++層１０１およびドレイン（または
ソース）となるｎ++層１０２が所定間隔を隔てて形成さ
れ、ｎ++層１０１，１０２間にｎ層１０３が形成されて
いる。ｎ層１０３上には２つのゲート電極１０４が形成
されている。
【００３８】図９に図８のＦＥＴ２０の等価回路図を示
す。このＦＥＴ２０においては、２つのゲート間の容量
は図７に示したＦＥＴ２１のゲート・ドレイン間容量Ｃ
gdおよびＦＥＴ２２のゲート・ソース間容量Ｃgsの合成
容量となり、Ｃgs／２となる。
す。このＦＥＴ２０においては、２つのゲート間の容量
は図７に示したＦＥＴ２１のゲート・ドレイン間容量Ｃ
gdおよびＦＥＴ２２のゲート・ソース間容量Ｃgsの合成
容量となり、Ｃgs／２となる。
【００３９】ソース・ドレイン間に印加される最大電圧
はＶmax ／２であるので、一方のゲートとソースとの間
および他方のゲートとドレインとの間に印加される最大
電圧はそれぞれＶmax ／８となり、２つのゲート間に印
加される最大電圧はＶmax ／４となる。
はＶmax ／２であるので、一方のゲートとソースとの間
および他方のゲートとドレインとの間に印加される最大
電圧はそれぞれＶmax ／８となり、２つのゲート間に印
加される最大電圧はＶmax ／４となる。
【００４０】このように、直列に接続された２つのシン
グルゲートＦＥＴを１つのデュアルゲートＦＥＴで置き
換えた場合にも、同様の電圧分配が起こることがわか
る。図１０は２つのデュアルゲートＦＥＴからなるスイ
ッチ回路装置の回路図である。図１０のスイッチ回路装
置においては、端子Ａ，Ｂ間にデュアルゲートＦＥＴ１
０が接続され、端子Ａ，Ｃ間にデュアルゲートＦＥＴ２
０が接続されている。ＦＥＴ１０の２つのゲートにはゲ
ート抵抗を介して制御電圧ＶCTL 与えられ、ＦＥＴ２０
の２つのゲートにはゲート抵抗を介して制御電圧／Ｖ
CTL が与えられる。
グルゲートＦＥＴを１つのデュアルゲートＦＥＴで置き
換えた場合にも、同様の電圧分配が起こることがわか
る。図１０は２つのデュアルゲートＦＥＴからなるスイ
ッチ回路装置の回路図である。図１０のスイッチ回路装
置においては、端子Ａ，Ｂ間にデュアルゲートＦＥＴ１
０が接続され、端子Ａ，Ｃ間にデュアルゲートＦＥＴ２
０が接続されている。ＦＥＴ１０の２つのゲートにはゲ
ート抵抗を介して制御電圧ＶCTL 与えられ、ＦＥＴ２０
の２つのゲートにはゲート抵抗を介して制御電圧／Ｖ
CTL が与えられる。
【００４１】ここで、ＦＥＴ１０がオンし、ＦＥＴ２０
がオフしているものとする。この場合、端子Ａに印加さ
れる最大電圧はＶmax ／２となるので、図９を用いて説
明したように、ＦＥＴ２０の一方のゲートとソースとの
間および他方のゲートとドレインとの間に印加される最
大電圧はそれぞれＶmax ／８となる。
がオフしているものとする。この場合、端子Ａに印加さ
れる最大電圧はＶmax ／２となるので、図９を用いて説
明したように、ＦＥＴ２０の一方のゲートとソースとの
間および他方のゲートとドレインとの間に印加される最
大電圧はそれぞれＶmax ／８となる。
【００４２】したがって、図４のスイッチ回路装置にお
ける２つのシングルゲートＦＥＴ１１，１２を１つのデ
ュアルゲートＦＥＴ１０で置き換え、かつ２つのシング
ルゲートＦＥＴ２１，２２を１つのデュアルゲートＦＥ
Ｔ２０で置き換えることにより、同じ電圧配分を保ちな
がらスイッチ回路装置の小型化を図ることが可能とな
る。
ける２つのシングルゲートＦＥＴ１１，１２を１つのデ
ュアルゲートＦＥＴ１０で置き換え、かつ２つのシング
ルゲートＦＥＴ２１，２２を１つのデュアルゲートＦＥ
Ｔ２０で置き換えることにより、同じ電圧配分を保ちな
がらスイッチ回路装置の小型化を図ることが可能とな
る。
【００４３】次に、図１０のスイッチ回路装置における
デュアルゲートＦＥＴ１０，２０の特性を図１のスイッ
チ回路装置におけるシングルゲートＦＥＴ３０，４０の
特性と比較しながら説明する。図１１はＦＥＴにおける
ドレイン電流ＩD −ゲート電圧ＶG 特性を示す図であ
る。ＦＥＴをオフ状態にするためには、ゲート電圧ＶG
をピンチオフ電圧ＶP よりも低く設定する必要がある。
デュアルゲートＦＥＴ１０，２０の特性を図１のスイッ
チ回路装置におけるシングルゲートＦＥＴ３０，４０の
特性と比較しながら説明する。図１１はＦＥＴにおける
ドレイン電流ＩD −ゲート電圧ＶG 特性を示す図であ
る。ＦＥＴをオフ状態にするためには、ゲート電圧ＶG
をピンチオフ電圧ＶP よりも低く設定する必要がある。
【００４４】図１のスイッチ回路装置においては、オフ
状態にあるＦＥＴ４０のゲート・ソース間に印加される
最大電圧はＶmax ／４となる。したがって、予め定めら
れたオフ時の制御電圧／ＶCTL が与えられたときにＦＥ
Ｔ４０がオフ状態を維持するためには、図１１（ａ）に
示すように、オフ時の制御電圧／ＶCTL にＶmax ／４を
加えた値よりもピンチオフ電圧ＶP が浅い（０Ｖに近
い）ことが必要である。
状態にあるＦＥＴ４０のゲート・ソース間に印加される
最大電圧はＶmax ／４となる。したがって、予め定めら
れたオフ時の制御電圧／ＶCTL が与えられたときにＦＥ
Ｔ４０がオフ状態を維持するためには、図１１（ａ）に
示すように、オフ時の制御電圧／ＶCTL にＶmax ／４を
加えた値よりもピンチオフ電圧ＶP が浅い（０Ｖに近
い）ことが必要である。
【００４５】一方、図１０のスイッチ回路装置において
は、オフ状態にあるＦＥＴ２０の一方のゲートとソース
との間に印加される最大電圧はＶmax ／８となる。した
がって、予め定められたオフ時の制御電圧／ＶCTL が与
えられたときにＦＥＴ２０がオフ状態を維持するために
は、図１１（ｂ）に示すように、オフ時の制御電圧／Ｖ
CTL にＶmax ／８を加えた値よりもピンチオフ電圧ＶP
が浅い（０Ｖに近い）ことが必要である。
は、オフ状態にあるＦＥＴ２０の一方のゲートとソース
との間に印加される最大電圧はＶmax ／８となる。した
がって、予め定められたオフ時の制御電圧／ＶCTL が与
えられたときにＦＥＴ２０がオフ状態を維持するために
は、図１１（ｂ）に示すように、オフ時の制御電圧／Ｖ
CTL にＶmax ／８を加えた値よりもピンチオフ電圧ＶP
が浅い（０Ｖに近い）ことが必要である。
【００４６】ここで、ＦＥＴにおけるピンチオフ電圧と
直流特性の関係を説明する。図１２はピンチオフ電圧Ｖ
P ＝−２．４ＶのＦＥＴおよびピンチオフ電圧ＶP ＝−
０．８ＶのＦＥＴにおけるドレイン電流ＩD −ソース・
ドレイン間電圧ＶDS特性を示す図である。ゲート幅ＷG
は１０００μｍであり、ゲート電圧ＶG は０Ｖである。
直流特性の関係を説明する。図１２はピンチオフ電圧Ｖ
P ＝−２．４ＶのＦＥＴおよびピンチオフ電圧ＶP ＝−
０．８ＶのＦＥＴにおけるドレイン電流ＩD −ソース・
ドレイン間電圧ＶDS特性を示す図である。ゲート幅ＷG
は１０００μｍであり、ゲート電圧ＶG は０Ｖである。
【００４７】この特性曲線の線形領域におけるソース・
ドレイン間電圧ＶDSとドレイン電流ＩD の比がオン抵抗
に相当し、飽和領域におけるドレイン電流ＩD がドレイ
ン飽和電流ＩDSS に相当する。図１２からわかるよう
に、ピンチオフ電圧ＶP が深いほどオン抵抗が小さく、
ドレイン飽和電流ＩDSS が大きい。したがって、ピンチ
オフ電圧ＶP が深いほど良好な直流特性が得られること
がわかる。
ドレイン間電圧ＶDSとドレイン電流ＩD の比がオン抵抗
に相当し、飽和領域におけるドレイン電流ＩD がドレイ
ン飽和電流ＩDSS に相当する。図１２からわかるよう
に、ピンチオフ電圧ＶP が深いほどオン抵抗が小さく、
ドレイン飽和電流ＩDSS が大きい。したがって、ピンチ
オフ電圧ＶP が深いほど良好な直流特性が得られること
がわかる。
【００４８】ここで、動作電圧が低い場合を考える。例
えば、オフ時の制御電圧／ＶCTL を−２．４Ｖに設定す
る。信号源ＳＧからの入力電力が２２ｄＢｍ（＝１５８
ｍＷ）である場合には、信号源ＳＧの最大電圧振幅Ｖ
max は７．９Ｖ（＝約８Ｖ）となる。
えば、オフ時の制御電圧／ＶCTL を−２．４Ｖに設定す
る。信号源ＳＧからの入力電力が２２ｄＢｍ（＝１５８
ｍＷ）である場合には、信号源ＳＧの最大電圧振幅Ｖ
max は７．９Ｖ（＝約８Ｖ）となる。
【００４９】この場合、図１のスイッチ回路装置におい
ては、ＦＥＴ４０のゲート・ソース間電圧はＶmax ／４
＝２Ｖとなる。ＦＥＴ４０をオフ状態に維持するために
は、ピンチオフ電圧ＶP は−０．４Ｖよりも浅いことが
必要である。すなわち、ＦＥＴ４０としては−０．４Ｖ
よりも浅いピンチオフ電圧ＶP を有するＦＥＴを用いる
必要がある。このようにピンチオフ電圧ＶP が浅いＦＥ
Ｔは作製が困難である。また、作製できたとしても、オ
ン抵抗が高く、またドレイン飽和電流が小さくなり、直
流特性が悪い。
ては、ＦＥＴ４０のゲート・ソース間電圧はＶmax ／４
＝２Ｖとなる。ＦＥＴ４０をオフ状態に維持するために
は、ピンチオフ電圧ＶP は−０．４Ｖよりも浅いことが
必要である。すなわち、ＦＥＴ４０としては−０．４Ｖ
よりも浅いピンチオフ電圧ＶP を有するＦＥＴを用いる
必要がある。このようにピンチオフ電圧ＶP が浅いＦＥ
Ｔは作製が困難である。また、作製できたとしても、オ
ン抵抗が高く、またドレイン飽和電流が小さくなり、直
流特性が悪い。
【００５０】一方、図１０のスイッチ回路装置において
は、ＦＥＴ２０の一方のゲートとソースとの間に印加さ
れる最大電圧はＶmax ／８＝１Ｖとなる。ＦＥＴ２０を
オフ状態に維持するためには、ピンチオフ電圧ＶP は−
１．４Ｖよりも浅いことが必要である。すなわち、ＦＥ
Ｔ２０としては−１．４Ｖよりも浅いピンチオフ電圧Ｖ
P を有するＦＥＴを用いればよい。
は、ＦＥＴ２０の一方のゲートとソースとの間に印加さ
れる最大電圧はＶmax ／８＝１Ｖとなる。ＦＥＴ２０を
オフ状態に維持するためには、ピンチオフ電圧ＶP は−
１．４Ｖよりも浅いことが必要である。すなわち、ＦＥ
Ｔ２０としては−１．４Ｖよりも浅いピンチオフ電圧Ｖ
P を有するＦＥＴを用いればよい。
【００５１】このように、図１０のスイッチ回路装置で
は、図１のスイッチ回路装置に比べて深いピンチオフ電
圧ＶP を有するＦＥＴを用いることができる。したがっ
て、動作電圧を低くしても良好な直流特性が得られる。
また、図１０のスイッチ回路装置を図４のスイッチ回路
装置と比較すると、ＦＥＴの数が少なくなるので、小型
化を図ることができる。
は、図１のスイッチ回路装置に比べて深いピンチオフ電
圧ＶP を有するＦＥＴを用いることができる。したがっ
て、動作電圧を低くしても良好な直流特性が得られる。
また、図１０のスイッチ回路装置を図４のスイッチ回路
装置と比較すると、ＦＥＴの数が少なくなるので、小型
化を図ることができる。
【００５２】以上の結果から、スイッチ回路装置をマル
チゲートＦＥＴで構成することにより低電圧動作および
高出力伝送を実現しつつかつ小型化が図られる。図１３
は２つのマルチゲートＦＥＴからなるスイッチ回路装置
の回路図である。図１３のスイッチ回路装置において
は、端子Ａ，Ｂ間にマルチゲートＦＥＴ１０ｎが接続さ
れ、端子Ａ，Ｃ間にマルチゲートＦＥＴ２０ｎが接続さ
れている。マルチゲートＦＥＴ１０ｎ，２０ｎのゲート
数はｎ本である。ｎは２以上の整数である。ＦＥＴ１０
ｎのｎ本のゲートにはゲート抵抗を介して制御電圧Ｖ
CTL が与えられ、ＦＥＴ２０ｎのｎ本のゲートにはゲー
ト抵抗を介して制御電圧／ＶCT L が与えられる。ここ
で、ＦＥＴ１０ｎがオンし、ＦＥＴ２０ｎがオフしてい
るものとする。
チゲートＦＥＴで構成することにより低電圧動作および
高出力伝送を実現しつつかつ小型化が図られる。図１３
は２つのマルチゲートＦＥＴからなるスイッチ回路装置
の回路図である。図１３のスイッチ回路装置において
は、端子Ａ，Ｂ間にマルチゲートＦＥＴ１０ｎが接続さ
れ、端子Ａ，Ｃ間にマルチゲートＦＥＴ２０ｎが接続さ
れている。マルチゲートＦＥＴ１０ｎ，２０ｎのゲート
数はｎ本である。ｎは２以上の整数である。ＦＥＴ１０
ｎのｎ本のゲートにはゲート抵抗を介して制御電圧Ｖ
CTL が与えられ、ＦＥＴ２０ｎのｎ本のゲートにはゲー
ト抵抗を介して制御電圧／ＶCT L が与えられる。ここ
で、ＦＥＴ１０ｎがオンし、ＦＥＴ２０ｎがオフしてい
るものとする。
【００５３】図１４に図１３のスイッチ回路装置と等価
な電圧分配を有するスイッチ回路装置の回路図を示す。
図１４のスイッチ回路装置においては、端子Ａ，Ｂ間に
ｎ個のシングルゲートＦＥＴ１１，１２，…，１ｎが接
続され、端子Ａ，Ｃ間にｎ個のシングルゲートＦＥＴ２
１，２２，…，２ｎが接続されている。
な電圧分配を有するスイッチ回路装置の回路図を示す。
図１４のスイッチ回路装置においては、端子Ａ，Ｂ間に
ｎ個のシングルゲートＦＥＴ１１，１２，…，１ｎが接
続され、端子Ａ，Ｃ間にｎ個のシングルゲートＦＥＴ２
１，２２，…，２ｎが接続されている。
【００５４】ＦＥＴ１１〜１ｎのゲートにはゲート抵抗
を介して制御電極ＶCTL が与えられ、ＦＥＴ２１〜２ｎ
のゲートにはゲート抵抗を介して制御電圧／ＶCTL が与
えられる。ここで、ＦＥＴ１１〜１ｎがオンし、ＦＥＴ
２１〜２ｎがオフしているものとする。
を介して制御電極ＶCTL が与えられ、ＦＥＴ２１〜２ｎ
のゲートにはゲート抵抗を介して制御電圧／ＶCTL が与
えられる。ここで、ＦＥＴ１１〜１ｎがオンし、ＦＥＴ
２１〜２ｎがオフしているものとする。
【００５５】この場合、端子Ａに印加される最大電圧は
Ｖmax ／２となるので、各ＦＥＴ２１〜２ｎのソース・
ドレイン間に印加される最大電圧はＶmax ／（２ｎ）と
なり、ゲート・ソース間およびゲート・ドレイン間に印
加される最大電圧はそれぞれＶmax ／（４ｎ）となる。
Ｖmax ／２となるので、各ＦＥＴ２１〜２ｎのソース・
ドレイン間に印加される最大電圧はＶmax ／（２ｎ）と
なり、ゲート・ソース間およびゲート・ドレイン間に印
加される最大電圧はそれぞれＶmax ／（４ｎ）となる。
【００５６】図１３のスイッチ回路装置は図１４のスイ
ッチ回路装置と等価な電圧分配を有するので、ＦＥＴ２
０ｎの一端部のゲートとソースとの間および他端部のゲ
ートとドレインとの間に印加される最大電圧はそれぞれ
Ｖmax ／（４ｎ）となる。
ッチ回路装置と等価な電圧分配を有するので、ＦＥＴ２
０ｎの一端部のゲートとソースとの間および他端部のゲ
ートとドレインとの間に印加される最大電圧はそれぞれ
Ｖmax ／（４ｎ）となる。
【００５７】図１５にＦＥＴのドレイン電流ＩD −ゲー
ト電圧ＶG 特性と入力電圧との関係を示す。図１３のス
イッチ回路装置において、オフ状態にあるＦＥＴ２０ｎ
の一端部のゲートとソースとの間および他端部のゲート
とドレインとの間にそれぞれ印加される最大電圧はＶ
max ／（４ｎ）となる。したがって、オフ時の制御電圧
／ＶCTL がゲート電圧ＶG として与えられたときにＦＥ
Ｔ２０ｎがオフ状態を維持するためには、図１５に示す
ように、制御電圧／ＶCTL を中心として振れる電圧振幅
がピンチオフ電圧ＶP と耐圧Ｖr との間になければなら
ない。すなわち、次式が成り立つ必要がある。
ト電圧ＶG 特性と入力電圧との関係を示す。図１３のス
イッチ回路装置において、オフ状態にあるＦＥＴ２０ｎ
の一端部のゲートとソースとの間および他端部のゲート
とドレインとの間にそれぞれ印加される最大電圧はＶ
max ／（４ｎ）となる。したがって、オフ時の制御電圧
／ＶCTL がゲート電圧ＶG として与えられたときにＦＥ
Ｔ２０ｎがオフ状態を維持するためには、図１５に示す
ように、制御電圧／ＶCTL を中心として振れる電圧振幅
がピンチオフ電圧ＶP と耐圧Ｖr との間になければなら
ない。すなわち、次式が成り立つ必要がある。
【００５８】
｜ＶP −Ｖr ｜＞Ｖmax ／（２ｎ） ・・・（２）
また、図１６に図１３のスイッチ回路装置のＦＥＴにお
けるドレイン電流ＩD−ソース・ドレイン間電圧ＶDS特
性と負荷線と関係を示す。オン状態のＦＥＴ１０ｎに印
加される電圧をＶABすると、信号源ＳＧの電圧が最大振
幅のとき、ＦＥＴ１０ｎには次式で示されるドレイン電
流ＩD が流れる。
けるドレイン電流ＩD−ソース・ドレイン間電圧ＶDS特
性と負荷線と関係を示す。オン状態のＦＥＴ１０ｎに印
加される電圧をＶABすると、信号源ＳＧの電圧が最大振
幅のとき、ＦＥＴ１０ｎには次式で示されるドレイン電
流ＩD が流れる。
【００５９】
ＩD ＝−ＶAB／（２Ｒ）＋Ｖmax ／（２Ｒ）・・・（３）
オン状態のＦＥＴ１０ｎの抵抗が非常に小さいと仮定す
ると、ＶAB＝０となり、上式（３）は次式のようにな
る。
ると、ＶAB＝０となり、上式（３）は次式のようにな
る。
【００６０】
ＩD ＝Ｖmax ／（２Ｒ） ・・・（４）
したがって、ＶDS＝０のとき、すなわちオン状態でのド
レイン電流ＩD はＶma x ／（２Ｒ）となる。また、ＩD
＝０となる状態、すなわちオフ状態では、上述した議論
から、ＦＥＴのソース・ドレイン間に印加される最大電
圧はＶmax ／（２ｎ）となる。したがって、オン状態の
ＦＥＴ１０ｎにおける最大電圧振幅時の負荷線は、図１
６に示すようになる。
レイン電流ＩD はＶma x ／（２Ｒ）となる。また、ＩD
＝０となる状態、すなわちオフ状態では、上述した議論
から、ＦＥＴのソース・ドレイン間に印加される最大電
圧はＶmax ／（２ｎ）となる。したがって、オン状態の
ＦＥＴ１０ｎにおける最大電圧振幅時の負荷線は、図１
６に示すようになる。
【００６１】図１６からわかるように、最大Ｖmax ／
（２Ｒ）のドレイン電流ＶDSが流れた状態でも線型性を
保つには、ＦＥＴの飽和ドレイン電流ＩDSS がその最大
電流以上必要となる。したがって、オン状態のＦＥＴ１
０ｎの飽和ドレイン電流ＩDSSは次式を満たす必要があ
る。
（２Ｒ）のドレイン電流ＶDSが流れた状態でも線型性を
保つには、ＦＥＴの飽和ドレイン電流ＩDSS がその最大
電流以上必要となる。したがって、オン状態のＦＥＴ１
０ｎの飽和ドレイン電流ＩDSSは次式を満たす必要があ
る。
【００６２】
ＩDSS ＞Ｖmax ／（２Ｒ） ・・・（５）
上記の考察から、図１３のスイッチ回路装置におけるＦ
ＥＴ１０ｎ，２０ｎはオフ時の条件から式（２）を満た
し、オン時の条件から式（５）を満たす必要がある。
ＥＴ１０ｎ，２０ｎはオフ時の条件から式（２）を満た
し、オン時の条件から式（５）を満たす必要がある。
【００６３】以上の結果、式（２）および（５）を満た
すようなピンチオフ電圧ＶP を有するマルチゲートＦＥ
Ｔを用いることにより、低い動作電圧で信号の漏れを生
じることなくかつ信号歪みのない高出力伝送が可能な小
型のスイッチ回路装置が実現される。
すようなピンチオフ電圧ＶP を有するマルチゲートＦＥ
Ｔを用いることにより、低い動作電圧で信号の漏れを生
じることなくかつ信号歪みのない高出力伝送が可能な小
型のスイッチ回路装置が実現される。
【００６４】図１７は４つのマルチゲートＦＥＴからな
るシャントスイッチ回路装置の回路図である。図１７の
スイッチ回路装置においては、端子Ａ，Ｂ間にマルチゲ
ートＦＥＴ１０ｎが接続され、端子Ａ，Ｃ間にマルチゲ
ートＦＥＴ２０ｎが接続されている。また、端子Ｂと接
地端子との間にマルチゲートＦＥＴ５０ｎが接続され、
端子Ｃと接地端子との間にマルチゲートＦＥＴ６０ｎが
接続されている。マルチゲートＦＥＴ１０ｎ，２０ｎ，
５０ｎ，６０ｎのゲート数はｎ本である。
るシャントスイッチ回路装置の回路図である。図１７の
スイッチ回路装置においては、端子Ａ，Ｂ間にマルチゲ
ートＦＥＴ１０ｎが接続され、端子Ａ，Ｃ間にマルチゲ
ートＦＥＴ２０ｎが接続されている。また、端子Ｂと接
地端子との間にマルチゲートＦＥＴ５０ｎが接続され、
端子Ｃと接地端子との間にマルチゲートＦＥＴ６０ｎが
接続されている。マルチゲートＦＥＴ１０ｎ，２０ｎ，
５０ｎ，６０ｎのゲート数はｎ本である。
【００６５】ＦＥＴ１０ｎのｎ本のゲートおよびＦＥＴ
６０ｎのｎ本のゲートにはそれぞれゲート抵抗を介して
制御電圧ＶCTL が与えられる。また、ＦＥＴ２０ｎのｎ
本のゲートおよびＦＥＴ５０ｎのｎ本のゲートにはそれ
ぞれゲート抵抗を介して制御電圧／ＶCTL が与えられ
る。ここで、ＦＥＴ１０ｎ，６０ｎがオンし、ＦＥＴ２
０ｎ，５０ｎがオフしているものとする。
６０ｎのｎ本のゲートにはそれぞれゲート抵抗を介して
制御電圧ＶCTL が与えられる。また、ＦＥＴ２０ｎのｎ
本のゲートおよびＦＥＴ５０ｎのｎ本のゲートにはそれ
ぞれゲート抵抗を介して制御電圧／ＶCTL が与えられ
る。ここで、ＦＥＴ１０ｎ，６０ｎがオンし、ＦＥＴ２
０ｎ，５０ｎがオフしているものとする。
【００６６】図１８に図１７のスイッチ回路装置と等価
な電圧分配を有するスイッチ回路装置の回路図を示す。
図１８のスイッチ回路装置においては、端子Ａ，Ｂ間に
ｎ個のシングルゲートＦＥＴ１１，１２，…，１ｎが接
続され、端子Ａ，Ｃ間にｎ個のシングルゲートＦＥＴ２
１，２２，…、２ｎが接続されている。また、端子Ｂと
接地端子との間にｎ個のシングルゲートＦＥＴ５１，５
２，…，５ｎが接続され、端子Ｃと接地端子との間にｎ
個のシングルゲートＦＥＴ６１，６２，…，６ｎが接続
されている。
な電圧分配を有するスイッチ回路装置の回路図を示す。
図１８のスイッチ回路装置においては、端子Ａ，Ｂ間に
ｎ個のシングルゲートＦＥＴ１１，１２，…，１ｎが接
続され、端子Ａ，Ｃ間にｎ個のシングルゲートＦＥＴ２
１，２２，…、２ｎが接続されている。また、端子Ｂと
接地端子との間にｎ個のシングルゲートＦＥＴ５１，５
２，…，５ｎが接続され、端子Ｃと接地端子との間にｎ
個のシングルゲートＦＥＴ６１，６２，…，６ｎが接続
されている。
【００６７】ＦＥＴ１１〜１ｎおよびＦＥＴ６１〜６ｎ
のゲートにはそれぞれゲート抵抗を介して制御電圧Ｖ
CTL が与えられ、ＦＥＴ２１〜２ｎおよびＦＥＴ５１〜
５ｎのゲートにはそれぞれゲート抵抗を介して制御電圧
／ＶCTL が与えられる。ＦＥＴ１１〜１ｎがＦＥＴ１０
ｎに対応し、ＦＥＴ２１〜２ｎがＦＥＴ２０ｎに対応
し、ＦＥＴ５１〜５ｎがＦＥＴ５０ｎに対応し、ＦＥＴ
６１〜６ｎがＦＥＴ６０ｎに対応する。
のゲートにはそれぞれゲート抵抗を介して制御電圧Ｖ
CTL が与えられ、ＦＥＴ２１〜２ｎおよびＦＥＴ５１〜
５ｎのゲートにはそれぞれゲート抵抗を介して制御電圧
／ＶCTL が与えられる。ＦＥＴ１１〜１ｎがＦＥＴ１０
ｎに対応し、ＦＥＴ２１〜２ｎがＦＥＴ２０ｎに対応
し、ＦＥＴ５１〜５ｎがＦＥＴ５０ｎに対応し、ＦＥＴ
６１〜６ｎがＦＥＴ６０ｎに対応する。
【００６８】ＦＥＴ１１〜１ｎおよびＦＥＴ６１〜６ｎ
がオンし、ＦＥＴ２１〜２ｎおよびＦＥＴ５１〜５ｎが
オフしている場合、端子Ａに印加される最大電圧はＶ
max ／２となる。したがって、各ＦＥＴ２１〜２ｎのソ
ース・ドレイン間に印加される最大電圧はＶmax ／（２
ｎ）となり、ゲート・ソース間およびゲート・ドレイン
間に印加される最大電圧はそれぞれＶmax ／（４ｎ）と
なる。同様に、各ＦＥＴ５１〜５ｎのソース・ドレイン
間に印加される最大電圧はＶmax ／（２ｎ）となり、ゲ
ート・ソース間およびゲート・ドレイン間に印加される
最大電圧はそれぞれＶmax ／（４ｎ）となる。
がオンし、ＦＥＴ２１〜２ｎおよびＦＥＴ５１〜５ｎが
オフしている場合、端子Ａに印加される最大電圧はＶ
max ／２となる。したがって、各ＦＥＴ２１〜２ｎのソ
ース・ドレイン間に印加される最大電圧はＶmax ／（２
ｎ）となり、ゲート・ソース間およびゲート・ドレイン
間に印加される最大電圧はそれぞれＶmax ／（４ｎ）と
なる。同様に、各ＦＥＴ５１〜５ｎのソース・ドレイン
間に印加される最大電圧はＶmax ／（２ｎ）となり、ゲ
ート・ソース間およびゲート・ドレイン間に印加される
最大電圧はそれぞれＶmax ／（４ｎ）となる。
【００６９】図１７のスイッチ回路装置は図１８のスイ
ッチ回路装置と等価な電圧分配を有するので、ＦＥＴ２
０ｎの一端部のゲートとソースとの間および他端部のゲ
ートとドレインとの間に印加される最大電圧はそれぞれ
Ｖmax ／（４ｎ）となる。同様に、ＦＥＴ５０ｎの一端
部のゲートとソースとの間および他端部のゲートとドレ
インとの間に印加される最大電圧はそれぞれＶmax ／
（４ｎ）となる。
ッチ回路装置と等価な電圧分配を有するので、ＦＥＴ２
０ｎの一端部のゲートとソースとの間および他端部のゲ
ートとドレインとの間に印加される最大電圧はそれぞれ
Ｖmax ／（４ｎ）となる。同様に、ＦＥＴ５０ｎの一端
部のゲートとソースとの間および他端部のゲートとドレ
インとの間に印加される最大電圧はそれぞれＶmax ／
（４ｎ）となる。
【００７０】図１７のスイッチ回路装置においても、Ｆ
ＥＴ１０ｎ，２０ｎが完全にオフ状態を維持するために
は、上記の式（２）の関係を満たす必要がある。また、
ＦＥＴ１０ｎ，２０ｎがオン時に入力電力Ｐに対して線
型性を保つためには上記の式（５）の関係を満たす必要
がある。
ＥＴ１０ｎ，２０ｎが完全にオフ状態を維持するために
は、上記の式（２）の関係を満たす必要がある。また、
ＦＥＴ１０ｎ，２０ｎがオン時に入力電力Ｐに対して線
型性を保つためには上記の式（５）の関係を満たす必要
がある。
【００７１】以下、上記の基本原理を利用した本発明の
実施例を説明する。図１９は本発明の第１の実施例によ
るスイッチ回路装置の回路図である。図１９のスイッチ
回路装置は、ＧａＡｓ基板１００上に形成されたデュア
ルゲートＦＥＴ１０，２０およびゲート抵抗Ｒ１，Ｒ
２，Ｒ３，Ｒ４を含む。ＦＥＴ１０は端子Ａ，Ｂ間に接
続され、ＦＥＴ２０は端子Ａ，Ｃ間に接続されている。
ＦＥＴ１０の２つのゲートはそれぞれゲート抵抗Ｒ１，
Ｒ２を介して端子Ｄに接続され、ＦＥＴ２０の２つのゲ
ートはそれぞれゲート抵抗Ｒ３，Ｒ４を介して端子Ｅに
接続されている。
実施例を説明する。図１９は本発明の第１の実施例によ
るスイッチ回路装置の回路図である。図１９のスイッチ
回路装置は、ＧａＡｓ基板１００上に形成されたデュア
ルゲートＦＥＴ１０，２０およびゲート抵抗Ｒ１，Ｒ
２，Ｒ３，Ｒ４を含む。ＦＥＴ１０は端子Ａ，Ｂ間に接
続され、ＦＥＴ２０は端子Ａ，Ｃ間に接続されている。
ＦＥＴ１０の２つのゲートはそれぞれゲート抵抗Ｒ１，
Ｒ２を介して端子Ｄに接続され、ＦＥＴ２０の２つのゲ
ートはそれぞれゲート抵抗Ｒ３，Ｒ４を介して端子Ｅに
接続されている。
【００７２】端子Ａは例えばアンテナに接続され、端子
Ｂは例えば送信回路８１に接続され、端子Ｃは例えば受
信回路８２に接続される。送信回路８１から端子Ｂに高
周波信号ＲＦ１が入力され、ＦＥＴ１０を介して端子Ａ
から高周波信号ＲＦ０としてアンテナに出力される。ま
た、アンテナからの高周波信号ＲＦ０は端子Ａに入力さ
れ、ＦＥＴ２０を介して端子Ｃから受信回路８０に高周
波信号ＲＦ２として与えられる。また、端子Ｄ，Ｅには
それぞれ互いに相補な制御電圧ＶCTL ，／ＶCT L が与え
られる。制御信号ＶCTL ，／ＶCTL は、例えば＋５Ｖお
よび０Ｖ、＋３Ｖおよび−３Ｖ、または０Ｖおよび−５
Ｖに設定される。
Ｂは例えば送信回路８１に接続され、端子Ｃは例えば受
信回路８２に接続される。送信回路８１から端子Ｂに高
周波信号ＲＦ１が入力され、ＦＥＴ１０を介して端子Ａ
から高周波信号ＲＦ０としてアンテナに出力される。ま
た、アンテナからの高周波信号ＲＦ０は端子Ａに入力さ
れ、ＦＥＴ２０を介して端子Ｃから受信回路８０に高周
波信号ＲＦ２として与えられる。また、端子Ｄ，Ｅには
それぞれ互いに相補な制御電圧ＶCTL ，／ＶCT L が与え
られる。制御信号ＶCTL ，／ＶCTL は、例えば＋５Ｖお
よび０Ｖ、＋３Ｖおよび−３Ｖ、または０Ｖおよび−５
Ｖに設定される。
【００７３】一般に、送信回路８１からＦＥＴ１０を介
してアンテナに伝送される信号の電力Ｐ1 はアンテナか
らＦＥＴ２０を介して受信回路８２に伝送される信号の
電力Ｐ2 に比べて大きい。すなわち、ＦＥＴ１０による
電力Ｐ1 の伝送時には、ＦＥＴ１０は信号歪みのない大
電力の伝送を行い、ＦＥＴ２０は大きい電力Ｐ1 に対し
て完全にオフ状態を維持しなければならない。この場
合、ＦＥＴ１０としてピンチオフ電圧の深いＦＥＴを使
用し、ＦＥＴ２０としてピンチオフ電圧の浅いＦＥＴを
使用することにより、ＦＥＴ１０は信号歪みのない高出
力伝送を行うことができ、ＦＥＴ２０は大きい電力に対
して完全にオフ状態を維持することが可能となる。
してアンテナに伝送される信号の電力Ｐ1 はアンテナか
らＦＥＴ２０を介して受信回路８２に伝送される信号の
電力Ｐ2 に比べて大きい。すなわち、ＦＥＴ１０による
電力Ｐ1 の伝送時には、ＦＥＴ１０は信号歪みのない大
電力の伝送を行い、ＦＥＴ２０は大きい電力Ｐ1 に対し
て完全にオフ状態を維持しなければならない。この場
合、ＦＥＴ１０としてピンチオフ電圧の深いＦＥＴを使
用し、ＦＥＴ２０としてピンチオフ電圧の浅いＦＥＴを
使用することにより、ＦＥＴ１０は信号歪みのない高出
力伝送を行うことができ、ＦＥＴ２０は大きい電力に対
して完全にオフ状態を維持することが可能となる。
【００７４】一方、ＦＥＴ２０による電力Ｐ2 の信号の
伝送時には、ＦＥＴ２０は歪みのない小電力の伝送を行
い、かつＦＥＴ１０が小さい電力Ｐ2 に対して完全にオ
フ状態を維持すればよい。この場合、ＦＥＴ２０が伝送
する信号は微小であるので、ＦＥＴ２０のピンチオフ電
圧が浅くても、信号歪みが生じない。また、電力Ｐ2は
小さいので、ＦＥＴ１０はピンチオフ電圧が深くても容
易にオフ状態を維持することができる。
伝送時には、ＦＥＴ２０は歪みのない小電力の伝送を行
い、かつＦＥＴ１０が小さい電力Ｐ2 に対して完全にオ
フ状態を維持すればよい。この場合、ＦＥＴ２０が伝送
する信号は微小であるので、ＦＥＴ２０のピンチオフ電
圧が浅くても、信号歪みが生じない。また、電力Ｐ2は
小さいので、ＦＥＴ１０はピンチオフ電圧が深くても容
易にオフ状態を維持することができる。
【００７５】したがって、図１９のスイッチ回路装置に
おいては、ＦＥＴ１０のピンチオフ電圧ＶP は深く設定
され、ＦＥＴ２０のピンチオフ電圧ＶP は浅く設定され
ている。
おいては、ＦＥＴ１０のピンチオフ電圧ＶP は深く設定
され、ＦＥＴ２０のピンチオフ電圧ＶP は浅く設定され
ている。
【００７６】ここで、ＦＥＴ１０のピンチオフ電圧をＶ
P1とし、耐圧をＶr1とし、ドレイン飽和電流をＩDSS1と
する。また、ＦＥＴ２０のピンチオフ電圧をＶP2とし、
耐圧をＶr2とし、ドレイン飽和電流をＩDSS2とする。ま
た、電力Ｐ1 の伝送時の最大電圧振幅をＶ1maxとし、電
力Ｐ2 の伝送時の最大電圧振幅をＶ2maxとする。さら
に、信号源の内部抵抗の値および負荷抵抗の値をそれぞ
れＲとする。ここで、Ｐ 1 ＞Ｐ2 である。
P1とし、耐圧をＶr1とし、ドレイン飽和電流をＩDSS1と
する。また、ＦＥＴ２０のピンチオフ電圧をＶP2とし、
耐圧をＶr2とし、ドレイン飽和電流をＩDSS2とする。ま
た、電力Ｐ1 の伝送時の最大電圧振幅をＶ1maxとし、電
力Ｐ2 の伝送時の最大電圧振幅をＶ2maxとする。さら
に、信号源の内部抵抗の値および負荷抵抗の値をそれぞ
れＲとする。ここで、Ｐ 1 ＞Ｐ2 である。
【００７７】電力Ｐ1 の伝送時の最大電圧振幅Ｖ1maxは
次式で与えられる。 Ｖ1max＝√（４Ｒ・Ｐ1 ）・√２ ・・・（６） 電力Ｐ2 の伝送時の最大電圧振幅Ｖ2maxは次式で与えら
れる。
次式で与えられる。 Ｖ1max＝√（４Ｒ・Ｐ1 ）・√２ ・・・（６） 電力Ｐ2 の伝送時の最大電圧振幅Ｖ2maxは次式で与えら
れる。
【００７８】
Ｖ2max＝√（４Ｒ・Ｐ2 ）・√２ ・・・（７）
ＦＥＴ１０のピンチオフ電圧ＶP1およびドレイン飽和電
流ＩDSS1は次式を満足する。
流ＩDSS1は次式を満足する。
【００７９】
｜ＶP1−Ｖr1｜＞Ｖ2max／（２ｎ） ・・・（８）
ＩDSS1＞Ｖ1max／（２Ｒ） ・・・（９）
ＦＥＴ２０のピンチオフ電圧ＶP2およびドレイン飽和電
流ＩDSS2は次式を満足する。
流ＩDSS2は次式を満足する。
【００８０】
｜ＶP2−Ｖr2｜＞Ｖ1max／（２ｎ） ・・・（１０）
ＩDSS2＞Ｖ2max／（２Ｒ） ・・・（１１）
ＦＥＴ１０，２０の特性の一例を表１に示す。表１は、
ゲート幅ＷG ＝１０００μｍについての特性を表す。
ゲート幅ＷG ＝１０００μｍについての特性を表す。
【００８１】
【表１】
【００８２】本実施例では、ＦＥＴ１０，２０のゲート
幅を１８００μｍとし、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，
Ｒ４の抵抗値はそれぞれ５ｋΩよりも大きく設定した。
図２０に図１９のスイッチ回路装置の回路パターンを示
す。図２０に示すように、ＧａＡｓ基板１００上に、デ
ュアルゲートＦＥＴ１０，２０およびゲート抵抗Ｒ１
０，Ｒ２０が形成されている。ゲート抵抗Ｒ１０は図１
９に示すゲート抵抗Ｒ１，Ｒ２に相当し、ゲート抵抗Ｒ
２０はゲート抵抗Ｒ３，Ｒ４に相当する。さらに、Ｇａ
Ａｓ基板１上には、端子Ａに対応するパッドＰＡ、端子
Ｂに対応するパッドＰＢ、端子Ｃに対応するパッドＰ
Ｃ、端子Ｄに対応するパッドＰＤ、端子Ｅに対応するパ
ッドＰＥ、ＦＥＴ１０のゲート電極に接続されるパッド
ＰＧ１０、およびＦＥＴ２０のゲート電極に接続される
パッドＰＧ２０が形成されている。
幅を１８００μｍとし、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，
Ｒ４の抵抗値はそれぞれ５ｋΩよりも大きく設定した。
図２０に図１９のスイッチ回路装置の回路パターンを示
す。図２０に示すように、ＧａＡｓ基板１００上に、デ
ュアルゲートＦＥＴ１０，２０およびゲート抵抗Ｒ１
０，Ｒ２０が形成されている。ゲート抵抗Ｒ１０は図１
９に示すゲート抵抗Ｒ１，Ｒ２に相当し、ゲート抵抗Ｒ
２０はゲート抵抗Ｒ３，Ｒ４に相当する。さらに、Ｇａ
Ａｓ基板１上には、端子Ａに対応するパッドＰＡ、端子
Ｂに対応するパッドＰＢ、端子Ｃに対応するパッドＰ
Ｃ、端子Ｄに対応するパッドＰＤ、端子Ｅに対応するパ
ッドＰＥ、ＦＥＴ１０のゲート電極に接続されるパッド
ＰＧ１０、およびＦＥＴ２０のゲート電極に接続される
パッドＰＧ２０が形成されている。
【００８３】図２１に図２０のデュアルゲートＦＥＴ１
０の電極パターンを示す。図２１に示すように、ＦＥＴ
１０おいては、櫛形のソース電極Ｓおよび櫛形のドレイ
ン電極Ｄが相互に嵌まり合うように配置され、ソース電
極Ｓとドレイン電極との間に２本のゲート電極Ｇが配置
されている。ソース電極Ｓは図２０のパッドＰＡに接続
され、ドレイン電極ＢはパッドＰＢに接続され、ゲート
電極Ｇはパッド電極ＰＧ１０に接続されている。
０の電極パターンを示す。図２１に示すように、ＦＥＴ
１０おいては、櫛形のソース電極Ｓおよび櫛形のドレイ
ン電極Ｄが相互に嵌まり合うように配置され、ソース電
極Ｓとドレイン電極との間に２本のゲート電極Ｇが配置
されている。ソース電極Ｓは図２０のパッドＰＡに接続
され、ドレイン電極ＢはパッドＰＢに接続され、ゲート
電極Ｇはパッド電極ＰＧ１０に接続されている。
【００８４】比較のために図２２にシングルゲートＦＥ
Ｔを用いた図４のスイッチ回路装置の回路パターンを示
す。図２２に示すように、ＧａＡｓ基板１００上に、シ
ングルゲートＦＥＴ１１，１２，１３，１４およびゲー
ト抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４が形成されてい
る。さらに、ＧａＡｓ基板１００上に、パッドＰＡ，Ｐ
Ｂ，ＰＣ，ＰＤ，ＰＥ、およびＦＥＴ１１〜１４のゲー
ト電極にそれぞれ接続されるパッドＰＧ１１，ＰＧ１
２，ＰＧ１３，ＰＧ１４が形成されている。
Ｔを用いた図４のスイッチ回路装置の回路パターンを示
す。図２２に示すように、ＧａＡｓ基板１００上に、シ
ングルゲートＦＥＴ１１，１２，１３，１４およびゲー
ト抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４が形成されてい
る。さらに、ＧａＡｓ基板１００上に、パッドＰＡ，Ｐ
Ｂ，ＰＣ，ＰＤ，ＰＥ、およびＦＥＴ１１〜１４のゲー
ト電極にそれぞれ接続されるパッドＰＧ１１，ＰＧ１
２，ＰＧ１３，ＰＧ１４が形成されている。
【００８５】図２３に図２２のシングルゲートＦＥＴ１
１の電極パターンを示す。図２３に示すように、ＦＥＴ
１１においては、櫛形のソース電極Ｓおよび櫛形のドレ
イン電極Ｄが互いに嵌まり合うように配置され、ソース
電極Ｓとドレイン電極Ｄとの間に１本のゲート電極Ｇが
配置されている。ソース電極Ｓは図２２のパッドＰＡに
接続され、ドレイン電極ＤはパッドＰＢに接続され、ゲ
ート電極ＧはパッドＰＧ１１に接続されている。
１の電極パターンを示す。図２３に示すように、ＦＥＴ
１１においては、櫛形のソース電極Ｓおよび櫛形のドレ
イン電極Ｄが互いに嵌まり合うように配置され、ソース
電極Ｓとドレイン電極Ｄとの間に１本のゲート電極Ｇが
配置されている。ソース電極Ｓは図２２のパッドＰＡに
接続され、ドレイン電極ＤはパッドＰＢに接続され、ゲ
ート電極ＧはパッドＰＧ１１に接続されている。
【００８６】図２０のスイッチ回路装置の短辺の長さＬ
１は３６０μｍとなり、長辺の長さＬ２は８４０μｍと
なる。これに対して、図２２のスイッチ回路装置の短辺
の長さＬ３は４２５μｍとなり、長辺の長さＬ４は１０
００μｍとなる。
１は３６０μｍとなり、長辺の長さＬ２は８４０μｍと
なる。これに対して、図２２のスイッチ回路装置の短辺
の長さＬ３は４２５μｍとなり、長辺の長さＬ４は１０
００μｍとなる。
【００８７】このように、２つのデュアルゲートＦＥＴ
１０，２０からなる図１９のスイッチ回路装置では、４
つのシングルゲートＦＥＴ１１〜１４からなる図４のス
イッチ回路装置に比べてチップサイズが約３０％小型化
されている。
１０，２０からなる図１９のスイッチ回路装置では、４
つのシングルゲートＦＥＴ１１〜１４からなる図４のス
イッチ回路装置に比べてチップサイズが約３０％小型化
されている。
【００８８】図２４に図１９のスイッチ回路装置におけ
る挿入損失およびアイソレーションの周波数依存性のシ
ミュレーション結果を示す。図２４に示すように、挿入
損失は１．０ｄＢよりも小さく、アイソレーションは
１．９ＧＨｚで１６ｄＢよりも大きくなっている。この
ように、チップサイズが小型化されても低い挿入損失お
よび高いアイソレーションが得られることがわかる。
る挿入損失およびアイソレーションの周波数依存性のシ
ミュレーション結果を示す。図２４に示すように、挿入
損失は１．０ｄＢよりも小さく、アイソレーションは
１．９ＧＨｚで１６ｄＢよりも大きくなっている。この
ように、チップサイズが小型化されても低い挿入損失お
よび高いアイソレーションが得られることがわかる。
【００８９】図２５は本発明の第２の実施例によるスイ
ッチ回路装置の回路図である。図２５のスイッチ回路装
置が図１９のスイッチ回路装置と異なるのは、端子Ｂ，
Ｃ間にチップインダクタＬが接続されている点である。
他の部分の構成は、図１９に示した構成と同様である。
ッチ回路装置の回路図である。図２５のスイッチ回路装
置が図１９のスイッチ回路装置と異なるのは、端子Ｂ，
Ｃ間にチップインダクタＬが接続されている点である。
他の部分の構成は、図１９に示した構成と同様である。
【００９０】本実施例のスイッチ回路装置においては、
チップインダクタＬとオフ状態のデュアルゲートＦＥＴ
１０，２０のソース・ドレイン間容量とが共振を起こす
ことにより、特定の周波数領域でのアイソレーションが
高くなる。
チップインダクタＬとオフ状態のデュアルゲートＦＥＴ
１０，２０のソース・ドレイン間容量とが共振を起こす
ことにより、特定の周波数領域でのアイソレーションが
高くなる。
【００９１】図２６に図２５のスイッチ回路装置におけ
る挿入損失およびアイソレーションの周波数依存性のシ
ミュレーション結果を示す。このシュミレーション結果
は、チップインダクタＬのインダクタンスの値を２３ｎ
Ｈとした場合に得られたものである。図２６に示すよう
に、挿入損失が低く、アイソレーションが１．９ＧＨｚ
で２６ｄＢと大きくなっている。このように、チップイ
ンダクタＬを接続することにより挿入損失を低く保ちつ
つ特定の周波数領域でのアイソレーションを高くできる
ことがわかる。チップインダクタＬのインダクタンスを
調整することにより高いアイソレーションが得られる周
波数領域を調整することができる。
る挿入損失およびアイソレーションの周波数依存性のシ
ミュレーション結果を示す。このシュミレーション結果
は、チップインダクタＬのインダクタンスの値を２３ｎ
Ｈとした場合に得られたものである。図２６に示すよう
に、挿入損失が低く、アイソレーションが１．９ＧＨｚ
で２６ｄＢと大きくなっている。このように、チップイ
ンダクタＬを接続することにより挿入損失を低く保ちつ
つ特定の周波数領域でのアイソレーションを高くできる
ことがわかる。チップインダクタＬのインダクタンスを
調整することにより高いアイソレーションが得られる周
波数領域を調整することができる。
【００９２】上記第１および第２の実施例では、デュア
ルゲートＦＥＴを用いたスイッチ回路装置について説明
したが、デュアルゲートＦＥＴの代わりに３つのゲート
電極を有するトリプルゲートＦＥＴを用いてもよく、２
以上の任意の数のゲート電極を有するマルチゲートＦＥ
Ｔを用いてもよい。また、上記第１および第２の実施例
における条件を図１７に示したシャントスイッチ回路装
置にも同様にして適用することができる。
ルゲートＦＥＴを用いたスイッチ回路装置について説明
したが、デュアルゲートＦＥＴの代わりに３つのゲート
電極を有するトリプルゲートＦＥＴを用いてもよく、２
以上の任意の数のゲート電極を有するマルチゲートＦＥ
Ｔを用いてもよい。また、上記第１および第２の実施例
における条件を図１７に示したシャントスイッチ回路装
置にも同様にして適用することができる。
【図１】２つのシングルゲートＦＥＴからなるスイッチ
回路装置の回路図である。
回路装置の回路図である。
【図２】オフ状態にあるシングルゲートＦＥＴの模式的
断面図である。
断面図である。
【図３】図２のシングルゲートＦＥＴの等価回路図であ
る。
る。
【図４】４つのシングルゲートＦＥＴからなるスイッチ
回路装置の回路図である。
回路装置の回路図である。
【図５】オフ状態にある２つのシングルゲートＦＥＴの
模式的断面図である。
模式的断面図である。
【図６】図５に示される２つのシングルゲートＦＥＴの
ｎ++層を共通のｎ++層で置き換えた構造を示す模式的断
面図である。
ｎ++層を共通のｎ++層で置き換えた構造を示す模式的断
面図である。
【図７】図６の構造を有するＦＥＴの等価回路図であ
る。
る。
【図８】デュアルゲートＦＥＴの模式的断面図である。
【図９】図８のデュアルゲートＦＥＴの等価回路図であ
る。
る。
【図１０】２つのデュアルゲートＦＥＴからなるスイッ
チ回路装置の回路図である。
チ回路装置の回路図である。
【図１１】異なるピンチオフ電圧を有するＦＥＴにおけ
るドレイン電流−ゲート電圧特性を示す図である。
るドレイン電流−ゲート電圧特性を示す図である。
【図１２】異なるピンチオフ電圧を有するＦＥＴにおけ
るドレイン電流−ソース・ドレイン間電圧特性を示す図
である。
るドレイン電流−ソース・ドレイン間電圧特性を示す図
である。
【図１３】２つのマルチゲートＦＥＴからなるスイッチ
回路装置の回路図である。
回路装置の回路図である。
【図１４】図１３のスイッチ回路装置と等価な電圧分配
を有するスイッチ回路装置の回路図である。
を有するスイッチ回路装置の回路図である。
【図１５】ＦＥＴのドレイン電流−ゲート電圧特性と入
力電圧との関係を示す図である。
力電圧との関係を示す図である。
【図１６】図１３のスイッチ回路装置のＦＥＴにおける
ドレイン電流−ソース・ドレイン間電圧特性と負荷線と
の関係を示す図である。
ドレイン電流−ソース・ドレイン間電圧特性と負荷線と
の関係を示す図である。
【図１７】４つのデュアルゲートＦＥＴからなるスイッ
チ回路装置の回路図である。
チ回路装置の回路図である。
【図１８】図１７のスイッチ回路装置と等価な電圧分配
を有するスイッチ回路装置の回路図である。
を有するスイッチ回路装置の回路図である。
【図１９】本発明の第１の実施例によるスイッチ回路装
置の回路図である。
置の回路図である。
【図２０】図１９のスイッチ回路装置の回路パターンを
示す平面図である。
示す平面図である。
【図２１】図２０のスイッチ回路装置におけるデュアル
ゲートＦＥＴの電極パターンを示す図である。
ゲートＦＥＴの電極パターンを示す図である。
【図２２】図４のスイッチ回路装置の回路パターンを示
す平面図である。
す平面図である。
【図２３】図２２のスイッチ回路装置におけるシングル
ゲートＦＥＴの電極パターンを示す図である。
ゲートＦＥＴの電極パターンを示す図である。
【図２４】図１９のスイッチ回路装置における挿入損失
およびアイソレーションの周波数依存性のシミュレーシ
ョン結果を示す図である。
およびアイソレーションの周波数依存性のシミュレーシ
ョン結果を示す図である。
【図２５】本発明の第２の実施例によるスイッチ回路装
置の回路図である。
置の回路図である。
【図２６】図２５のスイッチ回路装置における挿入損失
およびアイソレーションの周波数依存性のシミュレーシ
ョン結果を示す図である。
およびアイソレーションの周波数依存性のシミュレーシ
ョン結果を示す図である。
【図２７】従来のスイッチ回路装置の一例を示す回路図
である。
である。
１０，２０ デュアルゲートＦＥＴ
１０ｎ，２０ｎ，５０ｎ，６０ｎ マルチゲートＦＥＴ
１００ ＧａＡｓ基板
Ａ，Ｂ，Ｃ，Ｄ，Ｅ 端子
Ｌ チップインダクタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 本多 圭一
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(72)発明者 原田 八十雄
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(56)参考文献 特開 平７−273322（ＪＰ，Ａ)
特開 平７−263705（ＪＰ，Ａ)
特開 平７−86609（ＪＰ，Ａ)
特開 平６−334506（ＪＰ，Ａ)
特開 平８−23270（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/687
H03K 17/693
Claims (3)
- 【請求項１】 共通端子と第１の端子との間に接続され
かつ第１の電力Ｐ1の信号を伝送する第１のマルチゲー
ト電界効果トランジスタと、 前記共通端子と第２の端子との間に接続されかつ前記第
１の電力Ｐ1よりも小さい第２の電力Ｐ2の信号を伝送す
る第２のマルチゲート電界効果トランジスタとを備え、 前記第１のマルチゲート電界効果トランジスタは第１の
ピンチオフ電圧ＶP1を有し、前記第２のマルチゲート電
界効果トランジスタは前記第１のピンチオフ電圧ＶP1よ
りも浅い第２のピンチオフ電圧ＶP2を有することを特徴
とするスイッチ回路装置。 - 【請求項２】 前記共通端子ならびに前記第１および第
２の端子に接続される信号源の内部抵抗および負荷抵抗
の値をそれぞれＲとし、前記第１のマルチゲート電界効
果トランジスタのゲート数をｎ1とし、前記第２のマル
チゲート電界効果トランジスタのゲート数をｎ2とし、
前記第１の電力Ｐ1における最大電圧振幅をＶ1maxと
し、前記第２の電力Ｐ2における最大電圧振幅をＶ2max
とした場合に、前記第１のマルチゲート電界効果トラン
ジスタの前記第１のピンチオフ電圧ＶP1、耐圧Ｖr1およ
びドレイン飽和電流ＩDSS1ならびに前記第２のマルチゲ
ート電界効果トランジスタの前記第２のピンチオフ電圧
ＶP2、耐圧Ｖr2およびドレイン飽和電流ＩDSS2は、 ｜ＶP1−Ｖr1｜＞Ｖ2max／（２ｎ1） ・・・（Ｃ） ＩDSS1＞Ｖ1max／（２Ｒ） ・・・（Ｄ） ｜ＶP2−Ｖr2｜＞Ｖ1max／（２ｎ2） ・・・（Ｅ） ＩDSS2＞Ｖ2max／（２Ｒ） ・・・（Ｆ） 上式（Ｃ）、（Ｄ）、（Ｅ）および（Ｆ）を満足するこ
とを特徴とする請求項１記載のスイッチ回路装置。 - 【請求項３】 前記第１の端子と前記第２の端子との間
に接続されたインダクタをさらに備えたことを特徴とす
る請求項１または２記載のスイッチ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04247096A JP3485711B2 (ja) | 1996-02-29 | 1996-02-29 | スイッチ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04247096A JP3485711B2 (ja) | 1996-02-29 | 1996-02-29 | スイッチ回路装置 |
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