JP3031227B2 - 半導体スイッチ - Google Patents
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Description
し、特に移動体通信装置の中において送受切換スイッ
チ、ダイバーシチー切換スイッチ、VCO切換スイッチ
などの各種スイッチング素子として使用される半導体ス
イッチに関する。
ETを用い、そのon抵抗、off抵抗を利用してスイ
ッチング動作を行う様構成されていた。
型(ノーマリーオン型)FETでしきい値(Vth)が負
電圧である。従って0VバイアスでFETはオン状態に
あり、FETをカットオフさせるためには、しきい値
(Vth)より低い電圧が必要である。一般にこの種のF
ETスイッチではコントロール電圧に負電圧を用いてい
るが(特開平6−152361等)正電源化した例とし
て(1994電子情報学会春季大会2−265)があ
る。
うために図3に示す様な基準になる電位を正電圧に固定
する正電源外部印加端子VD と、スイッチを構成する各
FETのドレイン・ソースに高抵抗Rを介して正電位が
印加されるバイアス回路と、DCを除去するコンデンサ
C1 ,C2 ,C3 ,C4 ,C5 で構成されている。
る。
記電源電圧VD と同電位を印加し、スイッチ制御端子2
(Vc2)にFETのしきい値電圧の絶対値|Vth|よ
り低電位を印加したとき、FETのしきい値電圧が−
1.5Vのときには|−1.5|>Vc2例えば0Vとす
ると、スイッチを構成するFET1とFET4のゲート
電位はドレイン・ソース電位と同電位となり、オン状態
つまり低インピーダンスとなる。又、FET2とFET
3はドレイン・ソース電位に比べ、ゲート電位はFET
のしきい値電圧より低電位のためオフ状態つまりドレイ
ン・ソース間は高インピーダンスとなる。この状態にお
いて高周波信号が入力端子1Nより入力すると、低イン
ピーダンスのFET1を介し出力端子OUT1へ出力さ
れる。反対に、前記VC1に0V、前記VC2に前記VD と
同電位を印加すると、FET1とFET4はオフ状態と
なり、FET2とFET3はオン状態となるため入力端
子1Nより入力された信号はFET2を介し出力端子O
UT2へ出力されることになる。これがスイッチング動
作の基本である。
めには基準電位を与えるために高抵抗Rを信号が通過す
るFETのドレインもしくはソースに並列に接続するた
め、少なからず、信号成分の漏洩がある。従ってスイッ
チに要求される最も重要な特性の挿入損失が増加すると
いう問題がある。
の技術において正電圧の基準電位を与えるためにスイッ
チに要求される最も重要な特性の1つである。挿入損失
が増加することである。
めに、高抵抗が信号の通過する線路に並列に接続される
ため、少なからず信号成分の漏洩があるからである。
電圧の印加用のバイアス回路が必要であり回路が複雑化
することと、バイアス回路が必要な分、チップ内部で構
成しようとしたときにチップ面積の増加をもたらすこと
である。
めの外部バイアス回路を接続していたためである。
という事である。その理由は外部バイアス回路を接続す
るための端子が必要でありPKGの必要端子数の増加を
もたらすためである。
て、基準バイアスを発生させることによって、従来まで
必要であった正電源基準電位印加用バイアス回路を不要
とし同等以上の特性を得ることができる。さらに回路簡
略化、チップ小型化、PKG小型化の効果を得ることに
より、正電源のコントロール電圧で動作する小型、高性
能のFETスイッチを提供する。
構成するすべてのFETのドレインとソースがDCカッ
トコンデンサによりFETにDC電流が流れ得ない事に
注目しFETの内部容量により自動的に各電位が決まる
ことを利用することにより、外部からの基準電位印加用
バイアス回路を一掃し、外部からの同バイアス回路を無
くした型でスイッチ動作を実現することにより挿入損失
の改善、チップサイズ小型化、端子数削減を実現した。
図面を参照して詳細に説明する。
態はFET1,2,3,4でSPDTスイッチを構成し
ており図3に示す従来のSPDTスイッチの構成に対し
てR5 ,R6 ,R7 ,R8 ,R9 を介して供給されるバ
イアス回路を排除した構成となっている。
1 はそれぞれコンデンサC1 ,C2を介して入力端子,
出力端子1に接続されFET2のドレインD2 はFET
1のソースS1 と接続しFET2のソースS2 はコンデ
ンサC4 を介して接地されている。
インD1 と接続され、FET3のソースS3 はコンデン
サC3 を介して出力端子2に接続される。FET4のド
レインD4 はFET3のソースS3 と接続し、FET4
のソースS4 はコンデンサC5 を介して接地されてい
る。
トG4 はそれぞれR1 ,R4 を介してコントロール端子
VC1に接続され、FET2のゲートG2 及びFET3の
ゲートG3 はそれぞれR2 ,R3 を介してコントロール
電圧Vc2に接続されている。
1を参照して詳細に説明する。本構成のスイッチにおい
て例えば、Vc1,Vc2に各々+VD ,0Vを印加する
と、V C1 、V C2 に接続している各点の電位の関係は V
C1 >G 1 >S 1 =D 3 >G 3 >V C2 となる。G 1 S 1 間はダイ
オードの順バイアス、D 3 G 3 間はダイオードの逆バイア
スとなるので、流れる電流は同じである事を考えれば
V(G 1 −S 1 )<< V(D 3 −S 3 )となっている。ま
た、D 3 G 3 間はダイオードの逆バイアスとなっているの
で流れる電流は極めて微小でありR 1 、R 3 による電圧ド
ロップは非常に小さい。従ってS1 =D3 であるからD
3 ≒VDとなる。次にS3を考える。D3=VD G3=0
VであるためFET3のG3 −D3 間には空乏層が広が
った状態になっているがこの空乏層の広がりはS3側へ
はG3 −S3 間がピンチオフするところまで広がる。従
ってS3 の電位はFETのピンチオフ電圧VP となる。
FF状態になる。
V D となる。この結果FET2はOFF状態FET4は
ON状態となる。
位印加バイアスがなくともある場合の同様の動作が可能
であり、FET1,2,3,4をスイッチとして機能さ
せる事ができる。
することにより、通過損入損失の改善、チップサイズ小
型化、端子数削減等の効果があり、正電源のみでコント
ロールするスイッチにおいてスイッチング性能の向上と
PKG小型化を同時に実現できる。
面を参照して説明する。
回路図であるが第1の実施の形態例と異なる点はFET
2,FET4及びFET2,FET4に接続されていた
R2,R4 ,C5 ,C3 等の回路が無い点である。この
場合、FET1とFET3でSPSTを構成するが、こ
の場合でも第1の実施の形態で説明した様にFET1と
FET3を正電位基準電位印加バイアスがなくとも正電
圧でコントロールできるスイッチを得る事ができる。
入損失改善ができ、スイッチ性能が向上する。
を排除したことによりそれによる損失がなくなるため
(0.1〜0.2dB)である。
る(約10%)。
を排除したことにより回路が簡略化されるためである。
である。
を排除したことにより必要な端子数が減るため(端子削
減1端子)である。
Claims (2)
- 【請求項1】 第1のFETのソースとドレインが第1
のコンデンサーを介して入力端子、第1の出力端子と接
続され、第2のFETのドレインが第1のFETのソー
スと接続され、前記第2のFETのソースは第2のコン
デンサーを介して接地され、第3のFETのドレインは
前記第1のFETのドレインが接続され、前記第3のF
ETのソースは第3のコンデンサーを介して第2の出力
端子と接続され、第4のFETのドレインは前記第3の
FETのソースと接続され、前記第4のFETのソース
は、第4のコンデンサーを介して接地され、前記第1及
び第4のFETのゲートが抵抗を介して第1のバイアス
端子に接続され、前記第2及び第3のFETのゲートが
抵抗を介して第2のバイアス端子に接続され、前記第1
及び第2のバイアス端子に正電圧を交互に印加すること
を特徴とする半導体スイッチ。 - 【請求項2】 第1のFETのソースとドレインがコン
デンサーを介してそれぞれが入力端子1、出力端子1と
なり、第2のFETのドレインが第1のFETのソース
と接続され、コンデンサを介して第2のFETのソース
が接地され、第1のFETのゲート及び第2のFETの
ゲートに各々正電位、0Vを印加することによりスイッ
チングを行うFETスイッチ。
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