JP2002252335A - 化合物半導体スイッチ回路装置 - Google Patents
化合物半導体スイッチ回路装置Info
- Publication number
- JP2002252335A JP2002252335A JP2001051861A JP2001051861A JP2002252335A JP 2002252335 A JP2002252335 A JP 2002252335A JP 2001051861 A JP2001051861 A JP 2001051861A JP 2001051861 A JP2001051861 A JP 2001051861A JP 2002252335 A JP2002252335 A JP 2002252335A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- circuit device
- compound semiconductor
- fets
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 150000001875 compounds Chemical class 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 101100326920 Caenorhabditis elegans ctl-1 gene Proteins 0.000 description 13
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 108091006146 Channels Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000003780 insertion Methods 0.000 description 7
- 230000037431 insertion Effects 0.000 description 7
- 101100494773 Caenorhabditis elegans ctl-2 gene Proteins 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 102100029777 Eukaryotic translation initiation factor 3 subunit M Human genes 0.000 description 1
- 101001012700 Homo sapiens Eukaryotic translation initiation factor 3 subunit M Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Junction Field-Effect Transistors (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】化合物半導体スイッチ回路装置では、スイッチ
動作させるために各ＦＥＴ毎に制御端子を設けていた。
このためにプリント基板の実装面積が大きくなる問題点
があった。 【解決手段】第１および第２のＦＥＴと、前記両ＦＥＴ
のソース電極あるいはドレイン電極に接続された共通入
力端子と、前記両ＦＥＴのドレイン電極あるいはソース
電極に接続された第１および第２の出力端子と、前記第
１のＦＥＴの前記第１の出力端子に所定のバイアスを与
えるバイアス手段と、制御端子と前記第２の出力端子と
を接続する接続手段と、前記第２のＦＥＴのゲート電極
を接地する接地手段と、前記共通入力端子と前記第２の
ＦＥＴのソース電極あるいはドレイン電極間を直流的に
分離する分離手段とを具備し、前記第１のＦＥＴのゲー
ト電極に接続された制御端子に制御信号を印加すること
に特徴を有する。
動作させるために各ＦＥＴ毎に制御端子を設けていた。
このためにプリント基板の実装面積が大きくなる問題点
があった。 【解決手段】第１および第２のＦＥＴと、前記両ＦＥＴ
のソース電極あるいはドレイン電極に接続された共通入
力端子と、前記両ＦＥＴのドレイン電極あるいはソース
電極に接続された第１および第２の出力端子と、前記第
１のＦＥＴの前記第１の出力端子に所定のバイアスを与
えるバイアス手段と、制御端子と前記第２の出力端子と
を接続する接続手段と、前記第２のＦＥＴのゲート電極
を接地する接地手段と、前記共通入力端子と前記第２の
ＦＥＴのソース電極あるいはドレイン電極間を直流的に
分離する分離手段とを具備し、前記第１のＦＥＴのゲー
ト電極に接続された制御端子に制御信号を印加すること
に特徴を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波スイッチン
グ用途に用いられる化合物半導体スイッチ回路装置、特
に制御端子を１つにする化合物半導体スイッチ回路装置
に関する。
グ用途に用いられる化合物半導体スイッチ回路装置、特
に制御端子を１つにする化合物半導体スイッチ回路装置
に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図７（Ａ）は、ＧａＡｓ ＭＥＳＦＥＴの
断面図を示している。ノンドープのＧａＡｓ基板１の表
面部分にＮ型不純物をドープしてＮ型のチャネル領域２
を形成し、チャネル領域２表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
断面図を示している。ノンドープのＧａＡｓ基板１の表
面部分にＮ型不純物をドープしてＮ型のチャネル領域２
を形成し、チャネル領域２表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
【０００４】図7（Ｂ）は、ＧａＡｓ ＦＥＴを用いた
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】図８は、図７（Ｂ）に示す化合物半導体ス
イッチ回路装置を集積化した化合物半導体チップの１例
を示している。
イッチ回路装置を集積化した化合物半導体チップの１例
を示している。
【０００７】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図８では、パッド金属層と重なるために図示さ
れていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図８では、パッド金属層と重なるために図示さ
れていない。
【０００８】図９（Ａ）に図８に示したＦＥＴ１の部分
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の第３層目のパッド
金属層３０が出力端子ＯＵＴ１に接続されるソース電極
１３（あるいはドレイン電極）であり、この下に第１層
目オーミック金属層１０で形成されるソース電極１４
（あるいはドレイン電極）がある。また右側から伸びる
櫛歯状の第３層目のパッド金属層３０が共通入力端子Ｉ
Ｎに接続されるドレイン電極１５（あるいはソース電
極）であり、この下に第１層目のオーミック金属層１０
で形成されるドレイン電極１６（あるいはソース電極）
がある。この両電極は櫛歯をかみ合わせた形状に配置さ
れ、その間に第２層目のゲート金属層２０で形成される
ゲート電極１７がチャネル領域１２上に櫛歯形状に配置
されている。
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の第３層目のパッド
金属層３０が出力端子ＯＵＴ１に接続されるソース電極
１３（あるいはドレイン電極）であり、この下に第１層
目オーミック金属層１０で形成されるソース電極１４
（あるいはドレイン電極）がある。また右側から伸びる
櫛歯状の第３層目のパッド金属層３０が共通入力端子Ｉ
Ｎに接続されるドレイン電極１５（あるいはソース電
極）であり、この下に第１層目のオーミック金属層１０
で形成されるドレイン電極１６（あるいはソース電極）
がある。この両電極は櫛歯をかみ合わせた形状に配置さ
れ、その間に第２層目のゲート金属層２０で形成される
ゲート電極１７がチャネル領域１２上に櫛歯形状に配置
されている。
【０００９】図９（Ｂ）にこのＦＥＴの一部の断面図を
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の高濃度領域が設けられ、チャネル領域１２にはゲ
ート電極１７が設けられ、高濃度領域には第１層目のオ
ーミック金属層１０で形成されるドレイン電極１４およ
びソース電極１６が設けられる。更にこの上に前述した
ように３層目のパッド金属層３０で形成されるドレイン
電極１３およびソース電極１５が設けられ、各素子の配
線等を行っている。
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の高濃度領域が設けられ、チャネル領域１２にはゲ
ート電極１７が設けられ、高濃度領域には第１層目のオ
ーミック金属層１０で形成されるドレイン電極１４およ
びソース電極１６が設けられる。更にこの上に前述した
ように３層目のパッド金属層３０で形成されるドレイン
電極１３およびソース電極１５が設けられ、各素子の配
線等を行っている。
【００１０】
【発明が解決しようとする課題】上記した化合物半導体
スイッチ回路装置では、各ＦＥＴ１、ＦＥＴ２のゲート
が抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ
-１、Ｃｔｌ-２に接続されているので、相補信号である
２つの制御信号を第１と第２の制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２に印加する必要がある。そのために化合物半導
体スイッチ回路装置を組み込んだ集積回路では、必ず２
つの第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２となる
外部リードが必要となり、集積回路の小型パッケージ化
を阻害する要因となっていた。これを避けるためにイン
バータ回路を内蔵させて１制御端子化を実現する方法が
あるが、インバータ回路を構成する余分なＦＥＴが必要
となり、消費電力やパッケージサイズの増加などの問題
点がある。
スイッチ回路装置では、各ＦＥＴ１、ＦＥＴ２のゲート
が抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ
-１、Ｃｔｌ-２に接続されているので、相補信号である
２つの制御信号を第１と第２の制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２に印加する必要がある。そのために化合物半導
体スイッチ回路装置を組み込んだ集積回路では、必ず２
つの第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２となる
外部リードが必要となり、集積回路の小型パッケージ化
を阻害する要因となっていた。これを避けるためにイン
バータ回路を内蔵させて１制御端子化を実現する方法が
あるが、インバータ回路を構成する余分なＦＥＴが必要
となり、消費電力やパッケージサイズの増加などの問題
点がある。
【００１１】また、各ＦＥＴ１、ＦＥＴ２はＧａＡｓ
ＭＥＳＦＥＴを用いるので、スイッチング動作はゲート
電極に電圧を印加しチャネルの空乏層の開閉を制御する
ことにより行う。通常、ＧａＡｓ ＭＥＳＦＥＴはデプ
レッション型ＦＥＴであるため、制御電圧として負電圧
を必要とする。従って、上記した化合物半導体スイッチ
回路装置では負電圧で動作させるために、別途負電圧発
生回路を必要とする問題点もあった。
ＭＥＳＦＥＴを用いるので、スイッチング動作はゲート
電極に電圧を印加しチャネルの空乏層の開閉を制御する
ことにより行う。通常、ＧａＡｓ ＭＥＳＦＥＴはデプ
レッション型ＦＥＴであるため、制御電圧として負電圧
を必要とする。従って、上記した化合物半導体スイッチ
回路装置では負電圧で動作させるために、別途負電圧発
生回路を必要とする問題点もあった。
【００１２】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたもので、インバータ回路を用いずに
１制御端子化を実現するものである。
事情に鑑み成されたもので、インバータ回路を用いずに
１制御端子化を実現するものである。
【００１３】すなわち、チャネル層表面にソース電極、
ゲート電極およびドレイン電極を設けた第１および第２
のＦＥＴと、前記両ＦＥＴのソース電極あるいはドレイ
ン電極に接続された共通入力端子と、前記両ＦＥＴのド
レイン電極あるいはソース電極に接続された第１および
第２の出力端子と、前記第１のＦＥＴの前記第１の出力
端子に所定のバイアスを与えるバイアス手段と、制御端
子と前記第２の出力端子とを接続する接続手段と、前記
第２のＦＥＴのゲート電極を接地する接地手段と、前記
共通入力端子と前記第２のＦＥＴのソース電極あるいは
ドレイン電極間を直流的に分離する分離手段とを具備
し、前記第１のＦＥＴのゲート電極に接続された前記制
御端子に制御信号を印加することに特徴を有する。
ゲート電極およびドレイン電極を設けた第１および第２
のＦＥＴと、前記両ＦＥＴのソース電極あるいはドレイ
ン電極に接続された共通入力端子と、前記両ＦＥＴのド
レイン電極あるいはソース電極に接続された第１および
第２の出力端子と、前記第１のＦＥＴの前記第１の出力
端子に所定のバイアスを与えるバイアス手段と、制御端
子と前記第２の出力端子とを接続する接続手段と、前記
第２のＦＥＴのゲート電極を接地する接地手段と、前記
共通入力端子と前記第２のＦＥＴのソース電極あるいは
ドレイン電極間を直流的に分離する分離手段とを具備
し、前記第１のＦＥＴのゲート電極に接続された前記制
御端子に制御信号を印加することに特徴を有する。
【００１４】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図６を参照して説明する。
て図１から図６を参照して説明する。
【００１５】図１は、本発明の化合物半導体スイッチ回
路装置を示す回路図である。チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１のＦＥ
Ｔ１および第２のＦＥＴ２と、両ＦＥＴ１、２のソース
電極（あるいはドレイン電極）に接続された共通入力端
子ＩＮと、両ＦＥＴ１、２のドレイン電極（あるいはソ
ース電極）に接続された第１の出力端子ＯＵＴ１および
第２の出力端子ＯＵＴ２と、第１のＦＥＴ１の第１の出
力端子ＯＵＴ１に所定のバイアスを与えるバイアス手段
と、制御端子と第２の出力端子ＯＵＴ２とを接続する接
続手段と、第２のＦＥＴ２のゲート電極を接地する接地
手段と、共通入力端子ＩＮと第２のＦＥＴ２のソース電
極(あるいはドレイン電極)間を直流的に分離する分離手
段と、第１のＦＥＴ１のゲート電極のみに制御信号を印
加する制御端子Ｃｔｌ−１とから構成される。
路装置を示す回路図である。チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１のＦＥ
Ｔ１および第２のＦＥＴ２と、両ＦＥＴ１、２のソース
電極（あるいはドレイン電極）に接続された共通入力端
子ＩＮと、両ＦＥＴ１、２のドレイン電極（あるいはソ
ース電極）に接続された第１の出力端子ＯＵＴ１および
第２の出力端子ＯＵＴ２と、第１のＦＥＴ１の第１の出
力端子ＯＵＴ１に所定のバイアスを与えるバイアス手段
と、制御端子と第２の出力端子ＯＵＴ２とを接続する接
続手段と、第２のＦＥＴ２のゲート電極を接地する接地
手段と、共通入力端子ＩＮと第２のＦＥＴ２のソース電
極(あるいはドレイン電極)間を直流的に分離する分離手
段と、第１のＦＥＴ１のゲート電極のみに制御信号を印
加する制御端子Ｃｔｌ−１とから構成される。
【００１６】第１のＦＥＴ１および第２のＦＥＴ２はＧ
ａＡｓ ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）で構
成され、ＧａＡｓ基板に集積化される（図６参照）。な
お、第１のＦＥＴ１および第２のＦＥＴ２は図９（Ａ）
（Ｂ）に示す構造と同じであるので、説明を省略する。
ａＡｓ ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）で構
成され、ＧａＡｓ基板に集積化される（図６参照）。な
お、第１のＦＥＴ１および第２のＦＥＴ２は図９（Ａ）
（Ｂ）に示す構造と同じであるので、説明を省略する。
【００１７】バイアス手段は本発明の特徴の１つであ
り、正の一定の直流電圧、例えば３Ｖを抵抗Ｒを介して
常に第１の出力端子ＯＵＴ１に印加する手段である。
り、正の一定の直流電圧、例えば３Ｖを抵抗Ｒを介して
常に第１の出力端子ＯＵＴ１に印加する手段である。
【００１８】接地手段も同様に本発明の特徴の１つであ
り、第２のＦＥＴ２のゲート電極を抵抗Ｒにより接地す
る手段であり、第２のＦＥＴ２のゲート電極は常に接地
電位に固定される。
り、第２のＦＥＴ２のゲート電極を抵抗Ｒにより接地す
る手段であり、第２のＦＥＴ２のゲート電極は常に接地
電位に固定される。
【００１９】接続手段も同様に本発明の特徴の１つであ
り、制御端子Ｃｔｌ−１と第２の出力端子ＯＵＴ２とを
抵抗Ｒで接続する手段である。
り、制御端子Ｃｔｌ−１と第２の出力端子ＯＵＴ２とを
抵抗Ｒで接続する手段である。
【００２０】分離手段も同様に本発明の特徴の１つであ
り、共通入力端子ＩＮと第２のＦＥＴ２のソース電極
(あるいはドレイン電極)間を直流的に分離する容量Ｃで
形成される。この容量Ｃは第１のＦＥＴ１および第２の
ＦＥＴ２を直流的に分離する働きを有する。
り、共通入力端子ＩＮと第２のＦＥＴ２のソース電極
(あるいはドレイン電極)間を直流的に分離する容量Ｃで
形成される。この容量Ｃは第１のＦＥＴ１および第２の
ＦＥＴ２を直流的に分離する働きを有する。
【００２１】制御端子Ｃｔｌ−１も同様に本発明の特徴
の１つであり、１つの端子で形成される。
の１つであり、１つの端子で形成される。
【００２２】各ＦＥＴ１、２のゲート電極、接続手段お
よびバイアス手段にはそれぞれ抵抗Ｒが接続され、交流
接地となる制御端子Ｃｔｌ-１の直流電位に対してゲー
ト電極を介して高周波信号が漏出することを防止する目
的で配置されている。
よびバイアス手段にはそれぞれ抵抗Ｒが接続され、交流
接地となる制御端子Ｃｔｌ-１の直流電位に対してゲー
ト電極を介して高周波信号が漏出することを防止する目
的で配置されている。
【００２３】次に、図２および図３を参照して本発明の
化合物半導体スイッチ回路装置の動作原理について説明
する。
化合物半導体スイッチ回路装置の動作原理について説明
する。
【００２４】ＳＰＤＴスイッチの場合、制御端子を１つ
にするためには、制御端子に印加される制御電圧が０Ｖ
のときにはどちらかのＦＥＴがオン状態、もう一方のＦ
ＥＴがオフ状態になり、制御電圧が正電圧のときには逆
の状態になれば良い。
にするためには、制御端子に印加される制御電圧が０Ｖ
のときにはどちらかのＦＥＴがオン状態、もう一方のＦ
ＥＴがオフ状態になり、制御電圧が正電圧のときには逆
の状態になれば良い。
【００２５】図２は第２のＦＥＴ２に対応する回路部分
である。ＦＥＴは抵抗Ｒを介して接地手段で接地されて
いるので、ゲート電圧は０Ｖに固定されている。このＦ
ＥＴがオン状態になるバイアス条件は、ゲート−ドレイ
ン間およびゲート−ソース間の各々の電位差が等しい状
態である。すなわち、Ｖg＝Ｖd＝Ｖsの状態であり、ゲ
ート電圧Ｖgは０Ｖであるので、Ｖg＝Ｖd＝Ｖs＝０Ｖの
ときにＦＥＴはオン状態になる。
である。ＦＥＴは抵抗Ｒを介して接地手段で接地されて
いるので、ゲート電圧は０Ｖに固定されている。このＦ
ＥＴがオン状態になるバイアス条件は、ゲート−ドレイ
ン間およびゲート−ソース間の各々の電位差が等しい状
態である。すなわち、Ｖg＝Ｖd＝Ｖsの状態であり、ゲ
ート電圧Ｖgは０Ｖであるので、Ｖg＝Ｖd＝Ｖs＝０Ｖの
ときにＦＥＴはオン状態になる。
【００２６】逆に、ゲート電圧が０ＶでＦＥＴがオフ状
態になるバイアス条件は、ゲート−ドレイン間およびゲ
ート−ソース間にＦＥＴがオフする電位差を与えれば良
い。従って、この回路では制御端子に０Ｖを印加すれば
ＦＥＴはオン状態となり、正電圧（例えば３Ｖ）を印加
すればＦＥＴはオフ状態となる。
態になるバイアス条件は、ゲート−ドレイン間およびゲ
ート−ソース間にＦＥＴがオフする電位差を与えれば良
い。従って、この回路では制御端子に０Ｖを印加すれば
ＦＥＴはオン状態となり、正電圧（例えば３Ｖ）を印加
すればＦＥＴはオフ状態となる。
【００２７】図３は第１のＦＥＴ１に対応する回路部分
である。ゲート電圧０ＶでＦＥＴがオフ状態になるバイ
アス条件は、ゲート−ドレイン間およびゲート−ソース
間にオフになるような電位差を与えればよい。従って、
ソースまたはドレイン側に常時バイアスを掛ける回路
（バイアス手段）を接続すればよい。
である。ゲート電圧０ＶでＦＥＴがオフ状態になるバイ
アス条件は、ゲート−ドレイン間およびゲート−ソース
間にオフになるような電位差を与えればよい。従って、
ソースまたはドレイン側に常時バイアスを掛ける回路
（バイアス手段）を接続すればよい。
【００２８】逆に、バイアス電圧と等しい電位を制御端
子からゲートに印加すれば、ＦＥＴがオン状態になる。
従って、この回路では制御端子が０ＶでＦＥＴがオフ状
態になり、３ＶでＦＥＴがオン状態になる。
子からゲートに印加すれば、ＦＥＴがオン状態になる。
従って、この回路では制御端子が０ＶでＦＥＴがオフ状
態になり、３ＶでＦＥＴがオン状態になる。
【００２９】この図２と図３の回路を組み合わせたの
が、図１に示す本発明の化合物半導体スイッチ回路装置
である。容量Ｃで第１のＦＥＴ１および第２のＦＥＴ２
を直流的に分離して相互のバイアス条件の干渉を防止
し、図２に示した制御端子を接続手段で制御端子Ｃｔｌ
−１に接続すれば良い。
が、図１に示す本発明の化合物半導体スイッチ回路装置
である。容量Ｃで第１のＦＥＴ１および第２のＦＥＴ２
を直流的に分離して相互のバイアス条件の干渉を防止
し、図２に示した制御端子を接続手段で制御端子Ｃｔｌ
−１に接続すれば良い。
【００３０】図１の回路の特徴は、一方のＦＥＴ（ＦＥ
Ｔ２）のゲートを抵抗Ｒを介して接地する点と、ゲート
が接地されたＦＥＴ（ＦＥＴ２）のバイアスが他方のＦ
ＥＴ（ＦＥＴ１）の制御端子Ｃｔｌ−１と共通になって
いる点と、ＦＥＴ（ＦＥＴ１）のバイアスが常に一定電
圧Ｅで供給されている点およびＦＥＴ（ＦＥＴ１）とＦ
ＥＴ（ＦＥＴ２）が容量Ｃにより直流的に分離されてい
る点である。
Ｔ２）のゲートを抵抗Ｒを介して接地する点と、ゲート
が接地されたＦＥＴ（ＦＥＴ２）のバイアスが他方のＦ
ＥＴ（ＦＥＴ１）の制御端子Ｃｔｌ−１と共通になって
いる点と、ＦＥＴ（ＦＥＴ１）のバイアスが常に一定電
圧Ｅで供給されている点およびＦＥＴ（ＦＥＴ１）とＦ
ＥＴ（ＦＥＴ２）が容量Ｃにより直流的に分離されてい
る点である。
【００３１】続いて図４および図５を参照してその動作
結果を説明する。
結果を説明する。
【００３２】図４は、制御端子Ｃｔｌ−１の制御電圧Ｖ
Ctlが０Ｖのとき、すなわち第１のＦＥＴ１がオン状態
のときの共通入力端子ＩＮ−出力端子ＯＵＴ１と共通入
力端子ＩＮ−出力端子ＯＵＴ２間の挿入損失(Insertion
Loss)およびアイソレーション(Isolation)特性を示
す。挿入損失(Insertion Loss)は２．２GHzまで良好で
あり、アイソレーション(Isolation)も同様である。
Ctlが０Ｖのとき、すなわち第１のＦＥＴ１がオン状態
のときの共通入力端子ＩＮ−出力端子ＯＵＴ１と共通入
力端子ＩＮ−出力端子ＯＵＴ２間の挿入損失(Insertion
Loss)およびアイソレーション(Isolation)特性を示
す。挿入損失(Insertion Loss)は２．２GHzまで良好で
あり、アイソレーション(Isolation)も同様である。
【００３３】図５は、制御端子Ｃｔｌ−１の制御電圧Ｖ
Ctlが３Ｖのとき、すなわち第２のＦＥＴ２がオン状態
のときの共通入力端子ＩＮ−出力端子ＯＵＴ２と共通入
力端子ＩＮ−出力端子ＯＵＴ１間の挿入損失(Insertion
Loss)およびアイソレーション(Isolation)特性を示
す。挿入損失(Insertion Loss)は２．８GHzまで良好で
あり、アイソレーション(Isolation)も同様である。
Ctlが３Ｖのとき、すなわち第２のＦＥＴ２がオン状態
のときの共通入力端子ＩＮ−出力端子ＯＵＴ２と共通入
力端子ＩＮ−出力端子ＯＵＴ１間の挿入損失(Insertion
Loss)およびアイソレーション(Isolation)特性を示
す。挿入損失(Insertion Loss)は２．８GHzまで良好で
あり、アイソレーション(Isolation)も同様である。
【００３４】図６は、図１に示す本発明の化合物半導体
スイッチ回路装置を集積化した化合物半導体チップの１
例を示している。
スイッチ回路装置を集積化した化合物半導体チップの１
例を示している。
【００３５】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を左右に配置し、上側に容量端子Ｃ、共通
入力端子ＩＮおよび１つの制御端子ＣＴＬを、下側に出
力端子ＯＵＴ２、接地端子ＧＮＤおよび出力端子ＯＵＴ
２に対応するパッドが基板の周辺に設けられている。な
お、点線で示した第２層目の配線は各ＦＥＴのゲート電
極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ
／Ａｕ）２０であり、実線で示した第３層目の配線は各
素子の接続およびパッドの形成を行うパッド金属層（Ｔ
ｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミ
ックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａ
ｕ）１０は各ＦＥＴのソース電極、ドレイン電極および
各抵抗両端の取り出し電極を形成するものである。
よびＦＥＴ２を左右に配置し、上側に容量端子Ｃ、共通
入力端子ＩＮおよび１つの制御端子ＣＴＬを、下側に出
力端子ＯＵＴ２、接地端子ＧＮＤおよび出力端子ＯＵＴ
２に対応するパッドが基板の周辺に設けられている。な
お、点線で示した第２層目の配線は各ＦＥＴのゲート電
極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ
／Ａｕ）２０であり、実線で示した第３層目の配線は各
素子の接続およびパッドの形成を行うパッド金属層（Ｔ
ｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミ
ックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａ
ｕ）１０は各ＦＥＴのソース電極、ドレイン電極および
各抵抗両端の取り出し電極を形成するものである。
【００３６】なお、容量Ｃは容量端子Ｃと共通入力端子
ＩＮ間に外付けで接続され、バイアス手段および抵抗Ｒ
も出力端子ＯＵＴ１と接地端子ＧＮＤ間に外付けされ
る。
ＩＮ間に外付けで接続され、バイアス手段および抵抗Ｒ
も出力端子ＯＵＴ１と接地端子ＧＮＤ間に外付けされ
る。
【００３７】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００３８】第１に、インバータ回路を用いないで１つ
の制御端子でＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Singl
e Pole Double Throw)と呼ばれる化合物半導体スイッチ
回路装置を実現できる。これによりインバータ回路を制
御端子数分用意する必要がなくなり、回路配置が簡素化
されてプリント基板の実装面積を小さくできる。また消
費電力の低減も図れる。
の制御端子でＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Singl
e Pole Double Throw)と呼ばれる化合物半導体スイッチ
回路装置を実現できる。これによりインバータ回路を制
御端子数分用意する必要がなくなり、回路配置が簡素化
されてプリント基板の実装面積を小さくできる。また消
費電力の低減も図れる。
【００３９】第２に、本発明の化合物半導体スイッチ回
路装置では制御信号は３Ｖ／０Ｖの単一正電源でスイッ
チを行え、ＧａＡｓ ＦＥＴを用いた場合に必要な負電
圧発生回路も省け、正電源も１種類で動作できるので実
装面積も小さくできる。
路装置では制御信号は３Ｖ／０Ｖの単一正電源でスイッ
チを行え、ＧａＡｓ ＦＥＴを用いた場合に必要な負電
圧発生回路も省け、正電源も１種類で動作できるので実
装面積も小さくできる。
【００４０】第３に、本発明では接地端子ＧＮＤと容量
端子Ｃが増加するが、制御端子が１つに減るので、結果
的に化合物半導体スイッチ回路装置のチップサイズは現
行とほぼ同等にでき、単一の制御端子による取り扱い易
さがセットへの実装で大きく寄与できる。
端子Ｃが増加するが、制御端子が１つに減るので、結果
的に化合物半導体スイッチ回路装置のチップサイズは現
行とほぼ同等にでき、単一の制御端子による取り扱い易
さがセットへの実装で大きく寄与できる。
【００４１】第４に、挿入損失(Insertion Loss)および
アイソレーション(Isolation)特性が現行の製品と同等
に確保できる。
アイソレーション(Isolation)特性が現行の製品と同等
に確保できる。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための回路図である。
【図４】本発明を説明するための特性図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための平面図である。
【図７】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図８】従来例を説明するための平面図である。
【図９】従来例を説明するための（Ａ）平面図、（Ｂ）
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/00 17/693 Ｆターム(参考） 5F038 AV01 BE01 DF02 EZ02 EZ20 5F102 GA00 GA01 GA16 GA17 GB01 GC01 GD01 GJ05 GS02 GT03 GV03 5J055 AX12 AX44 AX46 BX04 CX03 CX24 DX16 DX23 DX25 DX44 DX61 EY01 EY10 EZ00 GX01 GX06
Claims (7)
- 【請求項１】 チャネル層表面にソース電極、ゲート電
極およびドレイン電極を設けた第１および第２のＦＥＴ
と、前記両ＦＥＴのソース電極あるいはドレイン電極に
接続された共通入力端子と、前記両ＦＥＴのドレイン電
極あるいはソース電極に接続された第１および第２の出
力端子と、前記第１のＦＥＴの前記第１の出力端子に所
定のバイアスを与えるバイアス手段と、制御端子と前記
第２の出力端子とを接続する接続手段と、前記第２のＦ
ＥＴのゲート電極を接地する接地手段と、前記共通入力
端子と前記第２のＦＥＴのソース電極あるいはドレイン
電極間を直流的に分離する分離手段とを具備し、前記第
１のＦＥＴのゲート電極に接続された前記制御端子に制
御信号を印加することを特徴とする化合物半導体スイッ
チ回路装置。 - 【請求項２】 前記バイアス手段は前記第１の出力端子
に一定電圧を常に印加することを特徴とする請求項１記
載の化合物半導体スイッチ回路装置。 - 【請求項３】 前記バイアス手段は常に一定の正の直流
電圧を供給することを特徴とする請求項２記載の化合物
半導体スイッチ回路装置。 - 【請求項４】 前記分離手段は容量で形成されることを
特徴とする請求項１記載の化合物半導体スイッチ回路装
置。 - 【請求項５】 前記第１および第２のＦＥＴは前記チャ
ネル層にショットキー接触するゲート電極と、前記チャ
ネル層にオーミック接触するソース及びドレイン電極か
らなることを特徴とする請求項１記載の化合物半導体ス
イッチ回路装置。 - 【請求項６】 前記第１および第２のＦＥＴをＭＥＳＦ
ＥＴで形成されることを特徴とする請求項１記載の化合
物半導体スイッチ回路装置。 - 【請求項７】 前記第１および第２のＦＥＴを同一半導
体基板に集積化して形成し、前記バイアス手段および分
離手段は外付けで形成されることを特徴とする請求項１
記載の化合物半導体スイッチ回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001051861A JP3702189B2 (ja) | 2001-02-27 | 2001-02-27 | 化合物半導体スイッチ回路装置 |
| TW090132713A TW527772B (en) | 2001-02-27 | 2001-12-28 | Switching circuit device |
| US10/073,363 US6737890B2 (en) | 2001-02-27 | 2002-02-13 | Switching circuit device |
| EP02004117A EP1235350A3 (en) | 2001-02-27 | 2002-02-25 | Semiconductor switching device |
| KR1020020010093A KR100582621B1 (ko) | 2001-02-27 | 2002-02-26 | 스위치 회로 장치 |
| CNB021065446A CN1194470C (zh) | 2001-02-27 | 2002-02-27 | 开关电路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001051861A JP3702189B2 (ja) | 2001-02-27 | 2001-02-27 | 化合物半導体スイッチ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002252335A true JP2002252335A (ja) | 2002-09-06 |
| JP3702189B2 JP3702189B2 (ja) | 2005-10-05 |
Family
ID=18912585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001051861A Expired - Fee Related JP3702189B2 (ja) | 2001-02-27 | 2001-02-27 | 化合物半導体スイッチ回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6737890B2 (ja) |
| EP (1) | EP1235350A3 (ja) |
| JP (1) | JP3702189B2 (ja) |
| KR (1) | KR100582621B1 (ja) |
| CN (1) | CN1194470C (ja) |
| TW (1) | TW527772B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336186A (ja) * | 2006-06-14 | 2007-12-27 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI252582B (en) * | 2001-02-27 | 2006-04-01 | Sanyo Electric Co | Switch circuit device |
| JP3702189B2 (ja) | 2001-02-27 | 2005-10-05 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
| US9634664B2 (en) * | 2013-04-05 | 2017-04-25 | Applied Wireless Identifications Group, Inc. | Over-current and/or over-voltage protection circuit |
| US9209805B2 (en) * | 2013-04-05 | 2015-12-08 | Applied Wireless Identifications Group, Inc. | Over-current and/or over-voltage protection circuit |
| JP6443263B2 (ja) * | 2015-08-10 | 2018-12-26 | 株式会社村田製作所 | 高周波モジュール |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238716A (ja) * | 1986-11-14 | 1988-10-04 | Nec Corp | スイッチ回路 |
| US5350957A (en) | 1989-10-20 | 1994-09-27 | Texas Instrument Incorporated | Electronic switch controlled by plural inputs |
| JPH06112795A (ja) * | 1992-07-31 | 1994-04-22 | Hewlett Packard Co <Hp> | 信号切換回路および信号生成回路 |
| JP3169775B2 (ja) * | 1994-08-29 | 2001-05-28 | 株式会社日立製作所 | 半導体回路、スイッチ及びそれを用いた通信機 |
| GB2294831B (en) * | 1994-11-03 | 1998-12-16 | Marconi Gec Ltd | Switching arrangement |
| JP3284015B2 (ja) * | 1995-02-02 | 2002-05-20 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP2000114950A (ja) * | 1998-10-07 | 2000-04-21 | Murata Mfg Co Ltd | Ｓｐｓｔスイッチおよびｓｐｄｔスイッチおよびそれを用いた通信機 |
| TWI252582B (en) * | 2001-02-27 | 2006-04-01 | Sanyo Electric Co | Switch circuit device |
| JP3702189B2 (ja) | 2001-02-27 | 2005-10-05 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
-
2001
- 2001-02-27 JP JP2001051861A patent/JP3702189B2/ja not_active Expired - Fee Related
- 2001-12-28 TW TW090132713A patent/TW527772B/zh not_active IP Right Cessation
-
2002
- 2002-02-13 US US10/073,363 patent/US6737890B2/en not_active Expired - Lifetime
- 2002-02-25 EP EP02004117A patent/EP1235350A3/en not_active Withdrawn
- 2002-02-26 KR KR1020020010093A patent/KR100582621B1/ko not_active IP Right Cessation
- 2002-02-27 CN CNB021065446A patent/CN1194470C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336186A (ja) * | 2006-06-14 | 2007-12-27 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ回路 |
| JP4680134B2 (ja) * | 2006-06-14 | 2011-05-11 | 日本電信電話株式会社 | スイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1235350A2 (en) | 2002-08-28 |
| KR20020070114A (ko) | 2002-09-05 |
| CN1194470C (zh) | 2005-03-23 |
| EP1235350A3 (en) | 2004-02-11 |
| JP3702189B2 (ja) | 2005-10-05 |
| US6737890B2 (en) | 2004-05-18 |
| KR100582621B1 (ko) | 2006-05-23 |
| CN1372382A (zh) | 2002-10-02 |
| US20020118044A1 (en) | 2002-08-29 |
| TW527772B (en) | 2003-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7265604B2 (en) | High-frequency switch circuit arrangement | |
| US6130570A (en) | MESFET circuit utilizing only positive power supplies | |
| US6657266B2 (en) | Semiconductor switching device | |
| KR100612786B1 (ko) | 화합물 반도체 스위치 회로 장치 | |
| US7423499B2 (en) | High-frequency switching apparatus | |
| US6891267B2 (en) | Semiconductor switching circuit device | |
| JP2002368194A (ja) | 化合物半導体スイッチ回路装置 | |
| JP3702189B2 (ja) | 化合物半導体スイッチ回路装置 | |
| JP2005340550A (ja) | 半導体装置 | |
| JP2002261593A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2005353991A (ja) | 半導体装置 | |
| JP3702190B2 (ja) | 化合物半導体スイッチ回路装置 | |
| EP1347514B1 (en) | Semiconductor device | |
| JP2005005857A (ja) | スイッチ回路装置 | |
| JP2002118123A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2001326333A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2005005860A (ja) | スイッチ回路装置 | |
| JP2001326334A (ja) | 化合物半導体スイッチ回路装置 | |
| JP3954799B2 (ja) | 化合物半導体スイッチ回路装置 | |
| JP2002314043A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2005005859A (ja) | スイッチ回路装置 | |
| JPH11186890A (ja) | 半導体スイッチ集積回路 | |
| JP2002314042A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2002231897A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2002190482A (ja) | 化合物半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041104 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050615 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050715 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080722 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |