JP2005005859A - スイッチ回路装置 - Google Patents
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Abstract
【課題】スイッチ回路装置では、各FET毎に制御端子を設けており、実装面積が大きくなる問題点があった。これを避けるためにインバータ回路を内蔵させて1制御端子化を実現する方法があるが、インバータ回路を構成する余分なFETが必要となり、消費電力やパッケージサイズの増加また工数の増加などの問題点がある。
【解決手段】1制御端子で、SPDTスイッチ回路装置を制御する。インバータ回路を設ける必要がないので、チップサイズのシュリンク、部品点数の削減、製造コストの削減、製造工程の簡素化が実現する。また、シャントFETを設けることで、アイソレーションの向上に大きく寄与できる。
【選択図】 図1
【解決手段】1制御端子で、SPDTスイッチ回路装置を制御する。インバータ回路を設ける必要がないので、チップサイズのシュリンク、部品点数の削減、製造コストの削減、製造工程の簡素化が実現する。また、シャントFETを設けることで、アイソレーションの向上に大きく寄与できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられるスイッチ回路装置、特に制御端子を1つにするスイッチ回路装置に関する。
【0002】
【従来の技術】
携帯電話端末や無線LANなどの無線ブローバンド端末のアンテナ切り替え用途、入出力切り替え用途に採用されるスイッチ回路装置は、SPDT(Single Pole Double Throw)と呼ばれ、外部端子は共通入力端子IN、出力端子OUT−−1、OUT−2、制御端子Ctl−1、Ctl−2の5端子である。
【0003】
図10(A)は、GaAs FETの断面図を示している。ノンドープのGaAs基板1の表面部分にN型不純物をドープしてN型のチャネル領域2を形成し、チャネル領域2表面にショットキー接触するゲート電極3を配置し、ゲート電極3の両脇にはGaAs表面にオーミック接触するソース・ドレイン電極4、5を配置したものである。このトランジスタは、デプレッション型FETであり、ゲート電極3の電位によって直下のチャネル領域2内に空乏層を形成し、もってソース電極4とドレイン電極5との間のチャネル電流を制御するものである。
【0004】
図10(B)は、GaAs FETを用いたSPDT(Single Pole Double Throw)と呼ばれるスイッチ回路装置の原理的な回路図を示している。
【0005】
第1と第2のFET1、FET2のソース(又はドレイン)が共通入力端子INに接続され、各FET1、FET2のゲートが抵抗R1、R2を介して第1と第2の制御端子Ctl−1、Ctl−2に接続され、そして各FETのドレイン(又はソース)が第1と第2の出力端子OUT−1、OUT−2に接続されたものである。第1と第2の制御端子Ctl−1、Ctl−2に印加される信号は相補信号であり、Hレベルの信号が印加されたFETがONして、入力端子INに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗R1、R2は、交流接地となる制御端子Ctl−1、Ctl−2の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【0006】
かかるスイッチ回路装置では、一般的にチャネル幅を出来るだけ大きく設計して、チャネル領域の断面積を稼いで挿入損失(Insertion Loss)を小さくしている。
【0007】
このためにゲート電極3とチャネル領域2で形成されるショットキー接触に依る容量成分が大きくなり、ここから高周波の入力信号が漏れてアイソレーション(Isolation)を悪化させる。これを回避するためにシャントFETを設けて、アイソレーション(Isolation)の改善を図るものである。
【0008】
図11は今まで実用化されてきたスイッチ回路装置の回路図である。この回路では、スイッチを行うFET1とFET2の出力端子OUT−1とOUT−2と接地間にシャントFET3、FET4を接続し、このシャントFET3、FET4のゲートにはFET2とFET1への制御端子Ctl−2、Ctl−1の相補信号を印加している。この結果、FET1がONのときはシャントFET4がONし、FET2およびシャントFET3がOFFしている。
【0009】
この回路で、共通入力端子IN−出力端子OUT−1の信号経路がオンし、共通入力端子IN−出力端子OUT−2の信号経路がオフした場合は、シャントFET4がオンしているので出力端子OUT−2への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、アイソレーション(Isolation)が向上できる。(例えば、特許文献1参照。)
【0010】
【特許文献1】
特開2001−326501号公報 (第11図)
【0011】
【発明が解決しようとする課題】
上記したスイッチ回路装置では、各FET1、FET2のゲートが抵抗R1、R2を介して第1と第2の制御端子Ctl−1、Ctl−2に接続されているので、相補信号である2つの制御信号を第1と第2の制御端子Ctl−1、Ctl−2に印加する必要がある。そのためにスイッチ回路装置を組み込んだ集積回路では、必ず2つの第1と第2の制御端子Ctl−1、Ctl−2となる外部リードが必要となり、集積回路の小型パッケージ化を阻害する要因となっていた。これを避けるためにインバータ回路を内蔵させて1制御端子化を実現する方法があるが、インバータ回路を構成する余分なFETが必要となり、消費電力やパッケージサイズの増加また工数の増加などの問題点がある。
【0012】
また、インバータ回路はゲート幅が狭いため、静電破壊に弱く、スイッチ回路装置の静電破壊電圧が低くなる大きな問題もあった。
【0013】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、第1に、第1および第2のスイッチング素子と、前記両スイッチング素子のソースまたはドレインに接続する1つの共通入力端子と、前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第1および第2の出力端子と、前記第1のスイッチング素子のゲートに接続する1つの制御端子と、前記第1のスイッチング素子のソース又はドレインに所定のバイアスを与える第1のバイアス手段と、前記1つの制御端子と前記第2のスイッチング素子のソース又はドレインに接続する第1の接続手段と、前記第1と第2のスイッチング素子とを直流的に分離する第1の分離手段と、前記第2のスイッチング素子のゲートを接地する第1の接地手段と、前記第1の出力端子に接続する第3のスイッチング素子と、前記第2の出力端子に接続し、ゲートが前記制御端子に接続する第4のスイッチング素子と、前記第3のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第2の接続手段と、前記第3のスイッチング素子と前記第1のスイッチング素子とを分離する第2の分離手段と、前記第4のスイッチング素子と前記第2のスイッチング素子とを分離する第3の分離手段と、前記第3のスイッチング素子のゲートを接地する第2の接地手段と、前記第4のスイッチング素子のソースまたはドレインに接続する第2のバイアス手段と、前記第3および第4のスイッチング素子をそれぞれ接地する第3および第4の接地手段とを具備し、前記1つの制御端子から前記第1から第4のスイッチング素子に制御信号を印加することにより解決するものである。
【0014】
また、前記第1から第4のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したFETであることを特徴とするものである。
【0015】
また、前記第1から第4のスイッチング素子は、それぞれ、複数のFETを多段に直列接続した第1のFET群、第2のFET群、第3のFET群、第4のFET群であることを特徴とするものである。
【0016】
また、前記第1から第4のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートFETであることを特徴とするものである。
【0017】
また、前記第1および第2のバイアス手段は常に一定の正の直流電圧を供給することを特徴とするものである。
【0018】
また、前記第1、第2、第3の分離手段はそれぞれ容量で形成されることを特徴とするものである。
【0019】
また、前記第3および第4の接地手段は、それぞれ容量を介して接地することを特徴とするものである。
【0020】
【発明の実施の形態】
以下に本発明の実施の形態について図1から図9を参照して説明する。
【0021】
図1は、本発明の第1の実施形態のスイッチ回路装置を示す回路図である。スイッチ回路装置は、4つのFET1〜FET4、共通入力端子IN、第1および第2の出力端子OUT1、OUT2、制御端子CTL、第1の分離手段、第2の分離手段、第3の分離手段、第1の接地手段、第2の接地手段、第3の接地手段、第4の接地手段、第1の接続手段、第2の接続手段、第1のバイアス手段、第2のバイアス手段とから構成される。
【0022】
FET1からFET4は、それぞれチャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたデプレッション型のGaAs MESFETであり、詳細は図10と同様であるので説明は省略する。
【0023】
SPDTと呼ばれるスイッチ回路装置は、FET1のソース電極(あるいはドレイン電極)とFET2のソース電極(あるいはドレイン電極)が共通入力端子INに接続する。また、FET1のドレイン電極(あるいはソース電極)が第1の出力端子OUT1に接続し、FET2のドレイン電極(あるいはソース電極)が第2の出力端子OUT2に接続する。なお、ソース電極およびドレイン電極は等価であるので、以下いずれか一方を用いて説明する。
【0024】
本実施形態においては、1つの制御端子CTLで2つのFETの制御ができ、FET1のゲート電極は抵抗Raを介して制御端子CTLに接続し、制御信号が印加される。
【0025】
第1のバイアス手段は、FET1のソース電極に、所定のバイアスVaを常に印加する手段である。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rcを介して印加する。
【0026】
第1の接地手段は、FET2のゲート電極を抵抗Rbにより接地する手段である。これにより、FET2のゲート電極は常に接地電位に固定される。
【0027】
第1の接続手段は、制御端子CTLとFET2のドレイン電極とを抵抗Rdにより接続する手段である。
【0028】
第1の分離手段は、FET1とFET2の間に接続する容量Caであり、FET1とFET2のソース電極間を直流的に分離するものである。
【0029】
本実施形態においては図1の如く、FET1ゲート電極、第1の接地手段、第1のバイアス手段、第1の接続手段にはそれぞれ抵抗Ra、Rb、Rc、Rdが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0030】
更に、この回路では、スイッチを行うFET1とFET2の出力端子OUT1とOUT2に、シャントとなるFET3、FET4を接続する。また、FET3およびFET4をそれぞれ第3の接地手段および第4の接地手段を介して接地する。
【0031】
FET4のゲート電極は抵抗Rhを介して制御端子CTLに接続し、制御信号が印加される。
【0032】
第2のバイアス手段は、FET4のソース電極に、所定のバイアスVbを常に印加する手段である。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rgを介して印加する。
【0033】
第2の接地手段は、FET3のゲート電極を抵抗Rfにより接地する手段である。これにより、FET3のゲート電極は常に接地電位に固定される。
【0034】
第2の接続手段は、制御端子CTLとFET3のソース電極とを抵抗Reにより接続する手段である。
【0035】
第2の分離手段は、FET1とFET3間に接続する容量Cbであり、FET1とFET3とを直流的に分離するものである。
【0036】
第3の分離手段は、FET2とFET4間に接続する容量Ccであり、FET2とFET4の間とを直流的に分離するものである。
【0037】
第3の接地手段は、FET3の、第2の分離手段が接続されない側(ドレイン電極)を、容量Cdを介して接地し、第4接地手段は、FET4の第3の分離手段が接続されない側(ドレイン電極)を、容量Ceを介して接地する。
【0038】
第2の接続手段、第2の接地手段、第2のバイアス手段、FET4のゲート電極にはそれぞれ抵抗Re、Rf、Rg、Rhが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0039】
次に、図2から図5を参照して本発明のスイッチ回路装置の動作原理について説明する。
【0040】
SPDTスイッチの場合、制御端子を1つにするためには、制御端子に印加される制御電圧が0VのときにはどちらかのFET群がオン状態、もう一方のFET群がオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【0041】
図2はFET2に対応する回路部分である。FET2のゲート電極は抵抗Rbを介して第1の接地手段で接地されているので、ゲート電圧は0Vに固定されている。このFET2がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が0Vの状態である。すなわち、Vg=Vd=Vsの状態であり、ゲート電圧Vgは0Vであるので、Vg=Vd=Vs=0VのときにFET2はオン状態になる。
【0042】
逆に、ゲート電圧が0VでFET2がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にFETがオフする電位差を与えれば良い。この回路では、制御端子CTLとFET2のソース電極またはドレイン電極が抵抗Rdを介して第1の接続手段で接続されているので、制御端子CTLに0Vを印加すればFET2はオン状態となり、正電圧(例えば3V)を印加すればFET2はオフ状態となる。
【0043】
図3はFET1に対応する回路部分である。ゲート電圧0VでFET1がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、FET1のソースまたはドレイン側に常時正電圧(例えば3V)のバイアスを掛ける回路(バイアス手段)を接続すればよい。
【0044】
逆に、バイアス電圧と等しい電位を制御端子CTLからFET1のゲート電極に印加すれば、FET1がオン状態になる。従って、この回路では制御端子CTLが0VでFET1がオフ状態になり、3VでFET1がオン状態になる。
【0045】
また、図4はFET3に対応する回路部分である。FET3のゲート電極は抵抗Rfを介して第2の接地手段で接地されているので、ゲート電圧は0Vに固定されている。このFET3がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が0Vの状態である。すなわち、Vg=Vd=Vsの状態であり、ゲート電圧Vgは0Vであるので、Vg=Vd=Vs=0VのときにFET3はオン状態になる。
【0046】
逆に、ゲート電圧が0VでFET3がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にFETがオフする電位差を与えれば良い。この回路では、制御端子CTLとFET3のソース電極またはドレイン電極が抵抗Reを介して第2の接続手段で接続されているので、制御端子CTLに0Vを印加すればFET3はオン状態となり、正電圧(例えば3V)を印加すればFET3はオフ状態となる。
【0047】
図5はFET4に対応する回路部分である。ゲート電圧0VでFET4がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、FET4のソースまたはドレイン側に常時正電圧(例えば3V)のバイアスを掛ける回路(バイアス手段)を接続すればよい。
【0048】
逆に、バイアス電圧と等しい電位を制御端子CTLからFET4のゲート電極に印加すれば、FET4がオン状態になる。従って、この回路では制御端子CTLが0VでFET4がオフ状態になり、3VでFET4がオン状態になる。
【0049】
この図2から図5の回路を組み合わせたのが、図1に示すスイッチ回路装置である。第1の分離手段である容量CaでFET1とFET2を直流的に分離して相互のバイアス条件の干渉を防止する。また、第2の分離手段である容量CbでFET1とFET3を直流的に分離し、第3の分離手段である容量CcでFET2とFET4とを直流的に分離する。
【0050】
このように、本実施形態ではFET2,FET3の各ゲート電極を抵抗Rb、Rfを介してそれぞれ接地し、ゲート電極が接地されたFET2、FET3のソース電極またはドレイン電極のバイアスを他方のFET1、FET4の各ゲート電極と共通にして制御端子CTLに接続する。また、そのFET1、FET4のソース電極またはドレイン電極のバイアスが常に一定電圧Va、Vbで供給される。さらに、FET1とFET2が容量Caにより直流的に分離され、FET1とFET3およびFET2とFET4とがそれぞれ容量Cb、Ccにより直流的に分離される。
【0051】
これにより、図6の真理値表の如く、制御端子CTLに0Vが印加されたとき、IN−OUT1間がオフになり、IN−OUT2間がオンとなる。また、制御端子CTLに3Vが印加されると、IN−OUT1間がオンになり、IN−OUT2間がオフとなる。すなわち、1つの制御端子で、インバータ回路を設けずにコントロールができるSPDTスイッチ回路装置が実現する。
【0052】
さらに、この回路では、共通入力端子IN−出力端子OUT1の信号経路がオンし、共通入力端子IN−出力端子OUT2の信号経路がオフした場合は、シャントFET4がオンしているので出力端子OUT2への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、共通入力端子IN−出力端子OUT2間のアイソレーション(Isolation)が向上できる。
【0053】
一方、共通入力端子IN−出力端子OUT1の信号経路がオフし、共通入力端子IN−出力端子OUT2の信号経路がオンした場合は、シャントFET3がオンしているので出力端子OUT1への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、共通入力端子IN−出力端子OUT1間のアイソレーション(Isolation)が向上できる。
【0054】
例えば第1のFET1、第2のFET2がゲート長0.5μm、ゲート幅600μmの場合、2GHzでのアイソレーション(Isolation)が16dBから12dB程度向上しおよそ28dBとなる。
【0055】
ここで、図7に本発明のスイッチ回路装置の応用例を示す。第1の分離手段、第1および第2の接続手段、第1および第2のバイアス手段は、図1に示す接続例に限らず、図7の如き接続も可能である。すなわち、第1の分離手段は、FET1とFET2の間に接続してあればよく(図7(A))、第1の接続手段は、FET2のソースまたはドレイン電極のいずれと接続しても良い(図7(B))。更に、第1のバイアス手段も、FET1のソースまたはドレイン電極のいずれと接続しても良く(図7(C))、第2のバイアス手段もFET4のソース又はドレイン電極のいずれと接続してもよい(図7(D))。第2の接続手段は、FET3のソースまたはドレイン電極のいずれと接続してもよい(図7(E))。また、図7(A)から図7(E)の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第2、第3の分離手段はそれぞれFET1とFET3、FET2とFET4の間を分離すれば良いので、それぞれ出力端子OUT1、OUT2に対し、FET1、FET2側に移動してもかまわない。
【0056】
次に、図8および図9を参照して本発明の第2および第3の実施形態を示す。
【0057】
第3世代携帯電話に使用される、アンテナと外部端子を切り替えるためのSPDTスイッチ回路では、26dBm程度のパワーを通せることが要求され、このようなハイパワースイッチ回路を実現するために、FETを複数直列接続する多段接続のFET群や、ソース電極およびドレイン電極間にゲート電極を複数配置するマルチゲートFETを用いることが一般的である。
【0058】
図8は、本発明の第2の実施形態のスイッチ回路装置を示す回路図である。第2の実施形態の第1から第4のスイッチング素子は、それぞれ、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたFETを3段直列に接続した第1から第4のFET群で構成される。なお、各FETはGaAs MESFET(デプレッション型FET)であり、図10(A)と同様であるので説明は省略する。また、本明細書においては、多段スイッチの一例として3段を例に説明するが、所望のパワーに応じて段数は適宜選択できる。
【0059】
第1のFET群F1の一端のFET1−1のソース電極と第2のFET群F2の一端のFET2−1のソース電極が共通入力端子INに接続する。また、第1のFET群F1の他端のFET1−3のドレイン電極が第1の出力端子OUT1に接続し、第2のFET群F2の他端のFET2−3のドレイン電極が第2の出力端子OUT2に接続する。
【0060】
本実施形態においては、1つの制御端子CTLで2つのFET群を制御することができる。第1のFET群F1の3つのゲート電極はそれぞれ抵抗Ra1、Ra2、Ra3を介して制御端子CTLに接続し、制御信号が印加される。
【0061】
第1のバイアス手段は、第1のFET群F1ソースに所定のバイアスVaを常に印加する手段である。ここでFET群のソースとは、FET群(例えばF1)の一端に接続するFET(例えばFET1−1またはFET1−3)のソース電極をいい、FET群のドレインとは、FET群の他端に接続するFET(例えばFET1−3またはFET1−1)のドレイン電極をいう。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rcを介して印加する。
【0062】
第1の接地手段は抵抗Rb1、Rb2,Rb3により、それぞれ第2のFET群F2の3つのゲート電極を接地する手段である。これにより、第2のFET群F2のゲート電極は常に接地電位に固定される。
【0063】
第1の接続手段は、第2のFET群F2のドレイン、すなわちFET2−1またはFET2−3のドレイン電極と、制御端子CTLとを抵抗Rdで接続する手段である。
【0064】
第1の分離手段は、第1のFET群のソースと第2のFET群のソース間に接続する容量Caであり、第1のFET群と第2のFET群を直流的に分離するものである。
【0065】
本実施形態においては図1の如く、FET群F1の各ゲート電極、第1の接地手段、第1のバイアス手段および第1の接続手段にはそれぞれ抵抗Ra1〜3、Rb1〜3、Rc、Rdが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0066】
更にこの回路では、スイッチを行う第1のFET群F1と第2のFET群F2の出力端子OUT1とOUT2に、シャントとなる第3のFET群F3、第4のFET群4を接続する。また、第3のFETF3と第4のFET群F4をそれぞれ第3の接地手段および第4の接地手段を介して接地する。
【0067】
第4のFET群F4のすべてのゲート電極は抵抗Rh1、Rh2、Rh3を介して制御端子CTLに接続し、制御信号が印加される。
【0068】
第2のバイアス手段は、第4のFET群F4のソース(FET4−1またはFET4−3のソース電極)に、所定のバイアスVbを常に印加する手段である。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rgを介して印加する。
【0069】
第2の接地手段は、第3のFET群F3のすべてのゲート電極を抵抗Rf1、Rf2、Rf3により接地する手段である。これにより、第3のFET群F3のゲート電極は常に接地電位に固定される。
【0070】
第2の接続手段は、制御端子CTLと第3のFET群F3のソース(FET3−1またはFET3−3のソース電極)とを抵抗Reにより接続する手段である。
【0071】
第2の分離手段は、第1のFET群F1と第3FET群F3の間に接続する容量Cbであり、第1のFET群F1と、第3FET群F3とを直流的に分離するものである。
【0072】
第3の分離手段は、第2のFET群F2と第4のFET群F4間に接続する容量Ccであり、第2のFET群F2と、第4のFET群F4とを直流的に分離するものである。
【0073】
第3の接地手段は、第3のFET群の第2の分離手段が接続されない側、すなわちドレインを、容量Cdを介して接地し、第4接地手段は、第4のFET群F4の第3の分離手段が接続されない側、すなわちドレインを、容量Ceを介して接地する。
【0074】
第2の接続手段、第2の接地手段、第2のバイアス手段および、第4のFET群F4の各ゲート電極にはそれぞれ抵抗Re、Rf1〜Rf3、Rg、Rh1〜Rh3が接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0075】
また、第1の分離手段である容量Caで第1のFET群F1と第2のFET群2を直流的に分離して相互のバイアス条件の干渉を防止する。また、第2の分離手段である容量Cbで第1のFET群F1と第3のFET群F3を直流的に分離し、第3の分離手段である容量Ccで第2のFET群F2と第4のFET群F4とを直流的に分離する。
【0076】
このように、本実施形態では第2のFET群F2、第3のFET群F3の各ゲート電極を抵抗Rb1〜Rb3、Rf1〜Rf3を介してそれぞれ接地し、ゲート電極が接地された第2のFET群F2、第3のFET群F3のソース電極またはドレイン電極のバイアスを他方の第1のFET群F1、第4のFET群F4の各ゲートバイアスと共通にして制御端子CTLに接続する。また、その第1のFET群F1、第4のFET群F4のソース電極またはドレイン電極のバイアスが常に一定電圧Va、Vbで供給される。さらに、第1のFET群F1と第2のFET群F2が容量Caにより直流的に分離され、第1のFET群1と第3のFET群3および第2のFET群F2と第4のFET群F4とがそれぞれ容量Cb、Ccにより直流的に分離される。
【0077】
第2の実施形態のスイッチ回路の動作は第1の実施形態と同様であるので説明は省略するが、これにより、図6の真理値表の如く、制御端子CTLに0Vが印加されたとき、IN−OUT1間がオフになり、IN−OUT2間がオンとなる。また、制御端子CTLに3Vが印加されると、IN−OUT1間がオンになり、IN−OUT2間がオフとなる。すなわち、1つの制御端子で、インバータ回路を設けずにコントロールができるFETを多段接続したSPDTスイッチ回路装置が実現する。
【0078】
さらに、この回路では、共通入力端子IN−出力端子OUT1の信号経路がオンし、共通入力端子IN−出力端子OUT2の信号経路がオフした場合は、シャントFETである第4のFET群F4がオンしているので出力端子OUT2への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、アイソレーション(Isolation)が向上できる。
【0079】
一方、共通入力端子IN−出力端子OUT1の信号経路がオフし、共通入力端子IN−出力端子OUT2の信号経路がオンした場合は、シャントFETである第3のFET群F3がオンしているので出力端子OUT1への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、アイソレーション(Isolation)が向上できる。
【0080】
尚、FET群の段数が増えても、各ゲート電極に接続する抵抗RaおよびRb、Rf、Rhの数が増えるだけであり、他の回路構成は図1と同様である。
【0081】
ここで、第2の実施形態の回路も、分離手段、接続手段およびバイアス手段は、図8に示す接続例に限らず、図7の如き接続も可能である。すなわち、第1の分離手段は、第1と第2のFET群の間に接続してあればよく(図7(A)参照)、第1の接続手段は、第2のFET群のソースまたはドレインのいずれと接続しても良い(図7(B)参照)。更に、第1のバイアス手段も、第1のFET群F1のソースまたはドレインのいずれと接続しても良く(図7(C)参照)、第2のバイアス手段も第4のFET群F4のソース又はドレインのいずれと接続してもよい(図7(D)参照)。第2の接続手段は、第3のFET群F3のソースまたはドレインのいずれと接続してもよい(図7(E)参照)。また、これらの接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第2、第3の分離手段はそれぞれF1とF3、F2とF4の間を分離すれば良いので、それぞれ出力端子OUT1、OUT2に対し、F1、F2側に移動してもかまわない。
【0082】
次に、図9を参照して本発明の第3の実施形態を説明する。第3の実施形態は、スイッチング素子として、マルチゲート構造のFETを用いたものである。
【0083】
第2の実施形態では、ハイパワーを得るために複数のFETを多段接続しており、FETの個数が単純に増えるので、チップ面積が増大する。これを避けるためにマルチゲート型FETを用いると、チップ面積の増大を抑制して最大許容線形入力パワーを増やすことができる。マルチゲート構造のFETでは、図10(A)に示すソース電極4とドレイン電極5の間に、例えば3本のゲート電極3を配置したGaAs MESFET(デプレッション型FET)である。
【0084】
金属層がオーミック接合を形成するソース電極およびドレイン電極は、3本のゲート電極を挟んで交互に配置されるが、実際には各ゲート電極を挟んだ両側のチャネル領域がソース電極、ドレイン電極として働くため、ゲート電極が1本のFETが3つ直列に接続されたのと同じ効果として、ゲート電極1本のFETを使用したスイッチ回路装置と比較して、最大許容線型電圧振幅として3倍、電力としてその2乗の9倍の最大許容線形入力パワーを得られるものである。
【0085】
図9はマルチゲート構造のFETを用いた1制御端子のSPDTを実現する回路図である。尚、図ではゲート電極が3本のトリプルゲート構造を例に説明するが、これに限らず、ゲート電極の数は必要なパワーに応じて適宜選択する。
【0086】
第3の実施形態のスイッチ回路装置における各FETでは3本のゲート電極の高周波電位はそれぞれ異なる。すなわちオフ側FETにおいてFETのソース電極またはドレイン電極に高周波最大パワーがかかったとき、3本あるゲート電極のうち最大パワーに近い側のゲート電極の直下では、ゲートバイアスによる空乏層でチャネルは常に閉じるという状況ではない。真中のゲート電極の直下では最大パワーに近い側のゲート電極直下に比べ、チャネルはさらに閉じる方向にはあるが同様に常に閉じるという状況にまでは至ってない。3番目の最大パワーから最も遠いゲート電極直下において初めてチャネルは常に閉じ、そのマルチゲートFETがオフできる。以上のように3本のゲート電極直下のチャネルの高周波電位が異なるということは3本のゲート電極の高周波電位が異なることを意味する。従ってこのマルチゲートFETの各ゲート電極にDCバイアスとしてのDC電位を印加する場合、各ゲート電極から高周波信号が高周波接地となるDC電位に漏れることを防止するため、抵抗を介してDC電位に接続するが、DC電位への接続方法として、それぞれ別の抵抗を介してDC電位に接続する必要がある。なぜならば3本のゲート電極をすべて直接接続した後、1つの抵抗を介してDC電位に接続しようとすると、3本のゲート電極の高周波電位まで、すべておなじ電位にしてしまう結果となり、高周波動作上シングルゲートFETと同じ動作となり、ハイパワーに耐え切れないFETとなってしまう。
【0087】
FET1のゲート電極は、動作領域外で第1ゲート電極、第2ゲート電極、第3ゲート電極にそれぞれ抵抗Ra1、Ra2、Ra3を介して制御端子CTLに接続し、制御信号が印加される。
【0088】
また、第1の接地手段は抵抗Rb1、Rb2,Rb3により、FET2のすべてのゲート電極を接地する手段である。これにより、FET2の全てのゲート電極は常に接地電位に固定される。
【0089】
FET4のすべてのゲート電極は動作領域外で第1ゲート電極、第2ゲート電極、第3ゲート電極にそれぞれ抵抗Rh1、Rh2、Rh3を介して制御端子CTLに接続し、制御信号が印加される。
【0090】
第2の接地手段は、抵抗Rf1、Rf2、Rf3により、FET3のすべてのゲート電極を接地する手段である。これにより、FET3のすべてのゲート電極は常に接地電位に固定される。
【0091】
なお、他の構成要素は第1の実施形態と同様であり、また、マルチゲートFETによる1制御端子SPDTの動作原理も第1の実施形態と同様であるので説明は省略するが、本実施形態によればインバータ回路を設けずに、また1つの制御端子でハイパワーのSPDTが実現できる。更に、多段FET構造と比較して、チップ上の専有面積を低減できる。
【0092】
また、第3の実施形態も図7に示す応用例が適用でき、第1の分離手段、第1および第2の接続手段、第1および第2のバイアス手段は、図9に示す接続例に限らない。すなわち、第1の分離手段は、FET1とFET2の間に接続してあればよく(図7(A)参照)、第1の接続手段は、FET2のソースまたはドレイン電極のいずれと接続しても良い(図7(B)参照)。更に、第1のバイアス手段も、FET1のソースまたはドレイン電極のいずれと接続しても良く(図7(C)参照)、第2のバイアス手段もFET4のソース又はドレイン電極のいずれと接続してもよい(図7(D)参照)。第2の接続手段は、FET3のソースまたはドレイン電極のいずれと接続してもよい(図7(E)参照)。また、上記の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【0093】
なお、ソース、ドレイン電極間のゲート電極の数が増えても、各ゲート電極に接続する抵抗Ra、Rb、Rf、Rhの数が増えるだけであり、他の回路構成は図1と同様となる。
【0094】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【0095】
第1に、インバータ回路を用いないで1つの制御端子でGaAs FETを用いたSPDT(Single Pole Double Throw)と呼ばれるスイッチ回路装置を実現できる。これによりインバータ回路を用意する必要がなくなり、回路配置が簡素化されてプリント基板の実装面積を小さくできる。また消費電力の低減も図れる。
【0096】
第2に、シャントFETとなる第3および第4のスイッチング素子により、一方がオンした場合の他方のスイッチング素子の出力端子への入力信号の漏れは、接地されたコンデンサCdまたはCeを介して接地に逃げるため、アイソレーション(Isolation)特性が大幅に向上する。
【0097】
第3に、制御端子が2つから1つに減るので、その分スイッチ回路装置のチップサイズを小さくできる。
【0098】
第4に、多段接続FETやマルチゲートFETを用いると、シングルゲートFET1段のスイッチ回路装置と比較して、ハイパワーが実現できる。特に、マルチゲート構造を採用すると、ハイパワーでありながら、多段接続FET構造と比較してチップ上の専有面積を低減できる。
【図面の簡単な説明】
【図1】本発明を説明するための回路図である。
【図2】本発明を説明するための回路図である。
【図3】本発明を説明するための回路図である。
【図4】本発明を説明するための回路図である。
【図5】本発明を説明するための回路図である。
【図6】本発明を説明するための真理値表である。
【図7】本発明を説明するための回路図である。
【図8】本発明を説明するための回路図である。
【図9】本発明を説明するための回路図である。
【図10】従来例を説明するための(A)断面図、(B)回路図である。
【図11】従来例を説明するための回路図である。
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられるスイッチ回路装置、特に制御端子を1つにするスイッチ回路装置に関する。
【0002】
【従来の技術】
携帯電話端末や無線LANなどの無線ブローバンド端末のアンテナ切り替え用途、入出力切り替え用途に採用されるスイッチ回路装置は、SPDT(Single Pole Double Throw)と呼ばれ、外部端子は共通入力端子IN、出力端子OUT−−1、OUT−2、制御端子Ctl−1、Ctl−2の5端子である。
【0003】
図10(A)は、GaAs FETの断面図を示している。ノンドープのGaAs基板1の表面部分にN型不純物をドープしてN型のチャネル領域2を形成し、チャネル領域2表面にショットキー接触するゲート電極3を配置し、ゲート電極3の両脇にはGaAs表面にオーミック接触するソース・ドレイン電極4、5を配置したものである。このトランジスタは、デプレッション型FETであり、ゲート電極3の電位によって直下のチャネル領域2内に空乏層を形成し、もってソース電極4とドレイン電極5との間のチャネル電流を制御するものである。
【0004】
図10(B)は、GaAs FETを用いたSPDT(Single Pole Double Throw)と呼ばれるスイッチ回路装置の原理的な回路図を示している。
【0005】
第1と第2のFET1、FET2のソース(又はドレイン)が共通入力端子INに接続され、各FET1、FET2のゲートが抵抗R1、R2を介して第1と第2の制御端子Ctl−1、Ctl−2に接続され、そして各FETのドレイン(又はソース)が第1と第2の出力端子OUT−1、OUT−2に接続されたものである。第1と第2の制御端子Ctl−1、Ctl−2に印加される信号は相補信号であり、Hレベルの信号が印加されたFETがONして、入力端子INに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗R1、R2は、交流接地となる制御端子Ctl−1、Ctl−2の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【0006】
かかるスイッチ回路装置では、一般的にチャネル幅を出来るだけ大きく設計して、チャネル領域の断面積を稼いで挿入損失(Insertion Loss)を小さくしている。
【0007】
このためにゲート電極3とチャネル領域2で形成されるショットキー接触に依る容量成分が大きくなり、ここから高周波の入力信号が漏れてアイソレーション(Isolation)を悪化させる。これを回避するためにシャントFETを設けて、アイソレーション(Isolation)の改善を図るものである。
【0008】
図11は今まで実用化されてきたスイッチ回路装置の回路図である。この回路では、スイッチを行うFET1とFET2の出力端子OUT−1とOUT−2と接地間にシャントFET3、FET4を接続し、このシャントFET3、FET4のゲートにはFET2とFET1への制御端子Ctl−2、Ctl−1の相補信号を印加している。この結果、FET1がONのときはシャントFET4がONし、FET2およびシャントFET3がOFFしている。
【0009】
この回路で、共通入力端子IN−出力端子OUT−1の信号経路がオンし、共通入力端子IN−出力端子OUT−2の信号経路がオフした場合は、シャントFET4がオンしているので出力端子OUT−2への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、アイソレーション(Isolation)が向上できる。(例えば、特許文献1参照。)
【0010】
【特許文献1】
特開2001−326501号公報 (第11図)
【0011】
【発明が解決しようとする課題】
上記したスイッチ回路装置では、各FET1、FET2のゲートが抵抗R1、R2を介して第1と第2の制御端子Ctl−1、Ctl−2に接続されているので、相補信号である2つの制御信号を第1と第2の制御端子Ctl−1、Ctl−2に印加する必要がある。そのためにスイッチ回路装置を組み込んだ集積回路では、必ず2つの第1と第2の制御端子Ctl−1、Ctl−2となる外部リードが必要となり、集積回路の小型パッケージ化を阻害する要因となっていた。これを避けるためにインバータ回路を内蔵させて1制御端子化を実現する方法があるが、インバータ回路を構成する余分なFETが必要となり、消費電力やパッケージサイズの増加また工数の増加などの問題点がある。
【0012】
また、インバータ回路はゲート幅が狭いため、静電破壊に弱く、スイッチ回路装置の静電破壊電圧が低くなる大きな問題もあった。
【0013】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、第1に、第1および第2のスイッチング素子と、前記両スイッチング素子のソースまたはドレインに接続する1つの共通入力端子と、前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第1および第2の出力端子と、前記第1のスイッチング素子のゲートに接続する1つの制御端子と、前記第1のスイッチング素子のソース又はドレインに所定のバイアスを与える第1のバイアス手段と、前記1つの制御端子と前記第2のスイッチング素子のソース又はドレインに接続する第1の接続手段と、前記第1と第2のスイッチング素子とを直流的に分離する第1の分離手段と、前記第2のスイッチング素子のゲートを接地する第1の接地手段と、前記第1の出力端子に接続する第3のスイッチング素子と、前記第2の出力端子に接続し、ゲートが前記制御端子に接続する第4のスイッチング素子と、前記第3のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第2の接続手段と、前記第3のスイッチング素子と前記第1のスイッチング素子とを分離する第2の分離手段と、前記第4のスイッチング素子と前記第2のスイッチング素子とを分離する第3の分離手段と、前記第3のスイッチング素子のゲートを接地する第2の接地手段と、前記第4のスイッチング素子のソースまたはドレインに接続する第2のバイアス手段と、前記第3および第4のスイッチング素子をそれぞれ接地する第3および第4の接地手段とを具備し、前記1つの制御端子から前記第1から第4のスイッチング素子に制御信号を印加することにより解決するものである。
【0014】
また、前記第1から第4のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したFETであることを特徴とするものである。
【0015】
また、前記第1から第4のスイッチング素子は、それぞれ、複数のFETを多段に直列接続した第1のFET群、第2のFET群、第3のFET群、第4のFET群であることを特徴とするものである。
【0016】
また、前記第1から第4のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートFETであることを特徴とするものである。
【0017】
また、前記第1および第2のバイアス手段は常に一定の正の直流電圧を供給することを特徴とするものである。
【0018】
また、前記第1、第2、第3の分離手段はそれぞれ容量で形成されることを特徴とするものである。
【0019】
また、前記第3および第4の接地手段は、それぞれ容量を介して接地することを特徴とするものである。
【0020】
【発明の実施の形態】
以下に本発明の実施の形態について図1から図9を参照して説明する。
【0021】
図1は、本発明の第1の実施形態のスイッチ回路装置を示す回路図である。スイッチ回路装置は、4つのFET1〜FET4、共通入力端子IN、第1および第2の出力端子OUT1、OUT2、制御端子CTL、第1の分離手段、第2の分離手段、第3の分離手段、第1の接地手段、第2の接地手段、第3の接地手段、第4の接地手段、第1の接続手段、第2の接続手段、第1のバイアス手段、第2のバイアス手段とから構成される。
【0022】
FET1からFET4は、それぞれチャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたデプレッション型のGaAs MESFETであり、詳細は図10と同様であるので説明は省略する。
【0023】
SPDTと呼ばれるスイッチ回路装置は、FET1のソース電極(あるいはドレイン電極)とFET2のソース電極(あるいはドレイン電極)が共通入力端子INに接続する。また、FET1のドレイン電極(あるいはソース電極)が第1の出力端子OUT1に接続し、FET2のドレイン電極(あるいはソース電極)が第2の出力端子OUT2に接続する。なお、ソース電極およびドレイン電極は等価であるので、以下いずれか一方を用いて説明する。
【0024】
本実施形態においては、1つの制御端子CTLで2つのFETの制御ができ、FET1のゲート電極は抵抗Raを介して制御端子CTLに接続し、制御信号が印加される。
【0025】
第1のバイアス手段は、FET1のソース電極に、所定のバイアスVaを常に印加する手段である。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rcを介して印加する。
【0026】
第1の接地手段は、FET2のゲート電極を抵抗Rbにより接地する手段である。これにより、FET2のゲート電極は常に接地電位に固定される。
【0027】
第1の接続手段は、制御端子CTLとFET2のドレイン電極とを抵抗Rdにより接続する手段である。
【0028】
第1の分離手段は、FET1とFET2の間に接続する容量Caであり、FET1とFET2のソース電極間を直流的に分離するものである。
【0029】
本実施形態においては図1の如く、FET1ゲート電極、第1の接地手段、第1のバイアス手段、第1の接続手段にはそれぞれ抵抗Ra、Rb、Rc、Rdが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0030】
更に、この回路では、スイッチを行うFET1とFET2の出力端子OUT1とOUT2に、シャントとなるFET3、FET4を接続する。また、FET3およびFET4をそれぞれ第3の接地手段および第4の接地手段を介して接地する。
【0031】
FET4のゲート電極は抵抗Rhを介して制御端子CTLに接続し、制御信号が印加される。
【0032】
第2のバイアス手段は、FET4のソース電極に、所定のバイアスVbを常に印加する手段である。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rgを介して印加する。
【0033】
第2の接地手段は、FET3のゲート電極を抵抗Rfにより接地する手段である。これにより、FET3のゲート電極は常に接地電位に固定される。
【0034】
第2の接続手段は、制御端子CTLとFET3のソース電極とを抵抗Reにより接続する手段である。
【0035】
第2の分離手段は、FET1とFET3間に接続する容量Cbであり、FET1とFET3とを直流的に分離するものである。
【0036】
第3の分離手段は、FET2とFET4間に接続する容量Ccであり、FET2とFET4の間とを直流的に分離するものである。
【0037】
第3の接地手段は、FET3の、第2の分離手段が接続されない側(ドレイン電極)を、容量Cdを介して接地し、第4接地手段は、FET4の第3の分離手段が接続されない側(ドレイン電極)を、容量Ceを介して接地する。
【0038】
第2の接続手段、第2の接地手段、第2のバイアス手段、FET4のゲート電極にはそれぞれ抵抗Re、Rf、Rg、Rhが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0039】
次に、図2から図5を参照して本発明のスイッチ回路装置の動作原理について説明する。
【0040】
SPDTスイッチの場合、制御端子を1つにするためには、制御端子に印加される制御電圧が0VのときにはどちらかのFET群がオン状態、もう一方のFET群がオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【0041】
図2はFET2に対応する回路部分である。FET2のゲート電極は抵抗Rbを介して第1の接地手段で接地されているので、ゲート電圧は0Vに固定されている。このFET2がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が0Vの状態である。すなわち、Vg=Vd=Vsの状態であり、ゲート電圧Vgは0Vであるので、Vg=Vd=Vs=0VのときにFET2はオン状態になる。
【0042】
逆に、ゲート電圧が0VでFET2がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にFETがオフする電位差を与えれば良い。この回路では、制御端子CTLとFET2のソース電極またはドレイン電極が抵抗Rdを介して第1の接続手段で接続されているので、制御端子CTLに0Vを印加すればFET2はオン状態となり、正電圧(例えば3V)を印加すればFET2はオフ状態となる。
【0043】
図3はFET1に対応する回路部分である。ゲート電圧0VでFET1がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、FET1のソースまたはドレイン側に常時正電圧(例えば3V)のバイアスを掛ける回路(バイアス手段)を接続すればよい。
【0044】
逆に、バイアス電圧と等しい電位を制御端子CTLからFET1のゲート電極に印加すれば、FET1がオン状態になる。従って、この回路では制御端子CTLが0VでFET1がオフ状態になり、3VでFET1がオン状態になる。
【0045】
また、図4はFET3に対応する回路部分である。FET3のゲート電極は抵抗Rfを介して第2の接地手段で接地されているので、ゲート電圧は0Vに固定されている。このFET3がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が0Vの状態である。すなわち、Vg=Vd=Vsの状態であり、ゲート電圧Vgは0Vであるので、Vg=Vd=Vs=0VのときにFET3はオン状態になる。
【0046】
逆に、ゲート電圧が0VでFET3がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にFETがオフする電位差を与えれば良い。この回路では、制御端子CTLとFET3のソース電極またはドレイン電極が抵抗Reを介して第2の接続手段で接続されているので、制御端子CTLに0Vを印加すればFET3はオン状態となり、正電圧(例えば3V)を印加すればFET3はオフ状態となる。
【0047】
図5はFET4に対応する回路部分である。ゲート電圧0VでFET4がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、FET4のソースまたはドレイン側に常時正電圧(例えば3V)のバイアスを掛ける回路(バイアス手段)を接続すればよい。
【0048】
逆に、バイアス電圧と等しい電位を制御端子CTLからFET4のゲート電極に印加すれば、FET4がオン状態になる。従って、この回路では制御端子CTLが0VでFET4がオフ状態になり、3VでFET4がオン状態になる。
【0049】
この図2から図5の回路を組み合わせたのが、図1に示すスイッチ回路装置である。第1の分離手段である容量CaでFET1とFET2を直流的に分離して相互のバイアス条件の干渉を防止する。また、第2の分離手段である容量CbでFET1とFET3を直流的に分離し、第3の分離手段である容量CcでFET2とFET4とを直流的に分離する。
【0050】
このように、本実施形態ではFET2,FET3の各ゲート電極を抵抗Rb、Rfを介してそれぞれ接地し、ゲート電極が接地されたFET2、FET3のソース電極またはドレイン電極のバイアスを他方のFET1、FET4の各ゲート電極と共通にして制御端子CTLに接続する。また、そのFET1、FET4のソース電極またはドレイン電極のバイアスが常に一定電圧Va、Vbで供給される。さらに、FET1とFET2が容量Caにより直流的に分離され、FET1とFET3およびFET2とFET4とがそれぞれ容量Cb、Ccにより直流的に分離される。
【0051】
これにより、図6の真理値表の如く、制御端子CTLに0Vが印加されたとき、IN−OUT1間がオフになり、IN−OUT2間がオンとなる。また、制御端子CTLに3Vが印加されると、IN−OUT1間がオンになり、IN−OUT2間がオフとなる。すなわち、1つの制御端子で、インバータ回路を設けずにコントロールができるSPDTスイッチ回路装置が実現する。
【0052】
さらに、この回路では、共通入力端子IN−出力端子OUT1の信号経路がオンし、共通入力端子IN−出力端子OUT2の信号経路がオフした場合は、シャントFET4がオンしているので出力端子OUT2への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、共通入力端子IN−出力端子OUT2間のアイソレーション(Isolation)が向上できる。
【0053】
一方、共通入力端子IN−出力端子OUT1の信号経路がオフし、共通入力端子IN−出力端子OUT2の信号経路がオンした場合は、シャントFET3がオンしているので出力端子OUT1への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、共通入力端子IN−出力端子OUT1間のアイソレーション(Isolation)が向上できる。
【0054】
例えば第1のFET1、第2のFET2がゲート長0.5μm、ゲート幅600μmの場合、2GHzでのアイソレーション(Isolation)が16dBから12dB程度向上しおよそ28dBとなる。
【0055】
ここで、図7に本発明のスイッチ回路装置の応用例を示す。第1の分離手段、第1および第2の接続手段、第1および第2のバイアス手段は、図1に示す接続例に限らず、図7の如き接続も可能である。すなわち、第1の分離手段は、FET1とFET2の間に接続してあればよく(図7(A))、第1の接続手段は、FET2のソースまたはドレイン電極のいずれと接続しても良い(図7(B))。更に、第1のバイアス手段も、FET1のソースまたはドレイン電極のいずれと接続しても良く(図7(C))、第2のバイアス手段もFET4のソース又はドレイン電極のいずれと接続してもよい(図7(D))。第2の接続手段は、FET3のソースまたはドレイン電極のいずれと接続してもよい(図7(E))。また、図7(A)から図7(E)の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第2、第3の分離手段はそれぞれFET1とFET3、FET2とFET4の間を分離すれば良いので、それぞれ出力端子OUT1、OUT2に対し、FET1、FET2側に移動してもかまわない。
【0056】
次に、図8および図9を参照して本発明の第2および第3の実施形態を示す。
【0057】
第3世代携帯電話に使用される、アンテナと外部端子を切り替えるためのSPDTスイッチ回路では、26dBm程度のパワーを通せることが要求され、このようなハイパワースイッチ回路を実現するために、FETを複数直列接続する多段接続のFET群や、ソース電極およびドレイン電極間にゲート電極を複数配置するマルチゲートFETを用いることが一般的である。
【0058】
図8は、本発明の第2の実施形態のスイッチ回路装置を示す回路図である。第2の実施形態の第1から第4のスイッチング素子は、それぞれ、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたFETを3段直列に接続した第1から第4のFET群で構成される。なお、各FETはGaAs MESFET(デプレッション型FET)であり、図10(A)と同様であるので説明は省略する。また、本明細書においては、多段スイッチの一例として3段を例に説明するが、所望のパワーに応じて段数は適宜選択できる。
【0059】
第1のFET群F1の一端のFET1−1のソース電極と第2のFET群F2の一端のFET2−1のソース電極が共通入力端子INに接続する。また、第1のFET群F1の他端のFET1−3のドレイン電極が第1の出力端子OUT1に接続し、第2のFET群F2の他端のFET2−3のドレイン電極が第2の出力端子OUT2に接続する。
【0060】
本実施形態においては、1つの制御端子CTLで2つのFET群を制御することができる。第1のFET群F1の3つのゲート電極はそれぞれ抵抗Ra1、Ra2、Ra3を介して制御端子CTLに接続し、制御信号が印加される。
【0061】
第1のバイアス手段は、第1のFET群F1ソースに所定のバイアスVaを常に印加する手段である。ここでFET群のソースとは、FET群(例えばF1)の一端に接続するFET(例えばFET1−1またはFET1−3)のソース電極をいい、FET群のドレインとは、FET群の他端に接続するFET(例えばFET1−3またはFET1−1)のドレイン電極をいう。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rcを介して印加する。
【0062】
第1の接地手段は抵抗Rb1、Rb2,Rb3により、それぞれ第2のFET群F2の3つのゲート電極を接地する手段である。これにより、第2のFET群F2のゲート電極は常に接地電位に固定される。
【0063】
第1の接続手段は、第2のFET群F2のドレイン、すなわちFET2−1またはFET2−3のドレイン電極と、制御端子CTLとを抵抗Rdで接続する手段である。
【0064】
第1の分離手段は、第1のFET群のソースと第2のFET群のソース間に接続する容量Caであり、第1のFET群と第2のFET群を直流的に分離するものである。
【0065】
本実施形態においては図1の如く、FET群F1の各ゲート電極、第1の接地手段、第1のバイアス手段および第1の接続手段にはそれぞれ抵抗Ra1〜3、Rb1〜3、Rc、Rdが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0066】
更にこの回路では、スイッチを行う第1のFET群F1と第2のFET群F2の出力端子OUT1とOUT2に、シャントとなる第3のFET群F3、第4のFET群4を接続する。また、第3のFETF3と第4のFET群F4をそれぞれ第3の接地手段および第4の接地手段を介して接地する。
【0067】
第4のFET群F4のすべてのゲート電極は抵抗Rh1、Rh2、Rh3を介して制御端子CTLに接続し、制御信号が印加される。
【0068】
第2のバイアス手段は、第4のFET群F4のソース(FET4−1またはFET4−3のソース電極)に、所定のバイアスVbを常に印加する手段である。具体的には、正の一定の直流電圧、例えば3Vを抵抗Rgを介して印加する。
【0069】
第2の接地手段は、第3のFET群F3のすべてのゲート電極を抵抗Rf1、Rf2、Rf3により接地する手段である。これにより、第3のFET群F3のゲート電極は常に接地電位に固定される。
【0070】
第2の接続手段は、制御端子CTLと第3のFET群F3のソース(FET3−1またはFET3−3のソース電極)とを抵抗Reにより接続する手段である。
【0071】
第2の分離手段は、第1のFET群F1と第3FET群F3の間に接続する容量Cbであり、第1のFET群F1と、第3FET群F3とを直流的に分離するものである。
【0072】
第3の分離手段は、第2のFET群F2と第4のFET群F4間に接続する容量Ccであり、第2のFET群F2と、第4のFET群F4とを直流的に分離するものである。
【0073】
第3の接地手段は、第3のFET群の第2の分離手段が接続されない側、すなわちドレインを、容量Cdを介して接地し、第4接地手段は、第4のFET群F4の第3の分離手段が接続されない側、すなわちドレインを、容量Ceを介して接地する。
【0074】
第2の接続手段、第2の接地手段、第2のバイアス手段および、第4のFET群F4の各ゲート電極にはそれぞれ抵抗Re、Rf1〜Rf3、Rg、Rh1〜Rh3が接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【0075】
また、第1の分離手段である容量Caで第1のFET群F1と第2のFET群2を直流的に分離して相互のバイアス条件の干渉を防止する。また、第2の分離手段である容量Cbで第1のFET群F1と第3のFET群F3を直流的に分離し、第3の分離手段である容量Ccで第2のFET群F2と第4のFET群F4とを直流的に分離する。
【0076】
このように、本実施形態では第2のFET群F2、第3のFET群F3の各ゲート電極を抵抗Rb1〜Rb3、Rf1〜Rf3を介してそれぞれ接地し、ゲート電極が接地された第2のFET群F2、第3のFET群F3のソース電極またはドレイン電極のバイアスを他方の第1のFET群F1、第4のFET群F4の各ゲートバイアスと共通にして制御端子CTLに接続する。また、その第1のFET群F1、第4のFET群F4のソース電極またはドレイン電極のバイアスが常に一定電圧Va、Vbで供給される。さらに、第1のFET群F1と第2のFET群F2が容量Caにより直流的に分離され、第1のFET群1と第3のFET群3および第2のFET群F2と第4のFET群F4とがそれぞれ容量Cb、Ccにより直流的に分離される。
【0077】
第2の実施形態のスイッチ回路の動作は第1の実施形態と同様であるので説明は省略するが、これにより、図6の真理値表の如く、制御端子CTLに0Vが印加されたとき、IN−OUT1間がオフになり、IN−OUT2間がオンとなる。また、制御端子CTLに3Vが印加されると、IN−OUT1間がオンになり、IN−OUT2間がオフとなる。すなわち、1つの制御端子で、インバータ回路を設けずにコントロールができるFETを多段接続したSPDTスイッチ回路装置が実現する。
【0078】
さらに、この回路では、共通入力端子IN−出力端子OUT1の信号経路がオンし、共通入力端子IN−出力端子OUT2の信号経路がオフした場合は、シャントFETである第4のFET群F4がオンしているので出力端子OUT2への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、アイソレーション(Isolation)が向上できる。
【0079】
一方、共通入力端子IN−出力端子OUT1の信号経路がオフし、共通入力端子IN−出力端子OUT2の信号経路がオンした場合は、シャントFETである第3のFET群F3がオンしているので出力端子OUT1への入力信号の漏れは接地されたコンデンサCを介して接地に逃げ、アイソレーション(Isolation)が向上できる。
【0080】
尚、FET群の段数が増えても、各ゲート電極に接続する抵抗RaおよびRb、Rf、Rhの数が増えるだけであり、他の回路構成は図1と同様である。
【0081】
ここで、第2の実施形態の回路も、分離手段、接続手段およびバイアス手段は、図8に示す接続例に限らず、図7の如き接続も可能である。すなわち、第1の分離手段は、第1と第2のFET群の間に接続してあればよく(図7(A)参照)、第1の接続手段は、第2のFET群のソースまたはドレインのいずれと接続しても良い(図7(B)参照)。更に、第1のバイアス手段も、第1のFET群F1のソースまたはドレインのいずれと接続しても良く(図7(C)参照)、第2のバイアス手段も第4のFET群F4のソース又はドレインのいずれと接続してもよい(図7(D)参照)。第2の接続手段は、第3のFET群F3のソースまたはドレインのいずれと接続してもよい(図7(E)参照)。また、これらの接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第2、第3の分離手段はそれぞれF1とF3、F2とF4の間を分離すれば良いので、それぞれ出力端子OUT1、OUT2に対し、F1、F2側に移動してもかまわない。
【0082】
次に、図9を参照して本発明の第3の実施形態を説明する。第3の実施形態は、スイッチング素子として、マルチゲート構造のFETを用いたものである。
【0083】
第2の実施形態では、ハイパワーを得るために複数のFETを多段接続しており、FETの個数が単純に増えるので、チップ面積が増大する。これを避けるためにマルチゲート型FETを用いると、チップ面積の増大を抑制して最大許容線形入力パワーを増やすことができる。マルチゲート構造のFETでは、図10(A)に示すソース電極4とドレイン電極5の間に、例えば3本のゲート電極3を配置したGaAs MESFET(デプレッション型FET)である。
【0084】
金属層がオーミック接合を形成するソース電極およびドレイン電極は、3本のゲート電極を挟んで交互に配置されるが、実際には各ゲート電極を挟んだ両側のチャネル領域がソース電極、ドレイン電極として働くため、ゲート電極が1本のFETが3つ直列に接続されたのと同じ効果として、ゲート電極1本のFETを使用したスイッチ回路装置と比較して、最大許容線型電圧振幅として3倍、電力としてその2乗の9倍の最大許容線形入力パワーを得られるものである。
【0085】
図9はマルチゲート構造のFETを用いた1制御端子のSPDTを実現する回路図である。尚、図ではゲート電極が3本のトリプルゲート構造を例に説明するが、これに限らず、ゲート電極の数は必要なパワーに応じて適宜選択する。
【0086】
第3の実施形態のスイッチ回路装置における各FETでは3本のゲート電極の高周波電位はそれぞれ異なる。すなわちオフ側FETにおいてFETのソース電極またはドレイン電極に高周波最大パワーがかかったとき、3本あるゲート電極のうち最大パワーに近い側のゲート電極の直下では、ゲートバイアスによる空乏層でチャネルは常に閉じるという状況ではない。真中のゲート電極の直下では最大パワーに近い側のゲート電極直下に比べ、チャネルはさらに閉じる方向にはあるが同様に常に閉じるという状況にまでは至ってない。3番目の最大パワーから最も遠いゲート電極直下において初めてチャネルは常に閉じ、そのマルチゲートFETがオフできる。以上のように3本のゲート電極直下のチャネルの高周波電位が異なるということは3本のゲート電極の高周波電位が異なることを意味する。従ってこのマルチゲートFETの各ゲート電極にDCバイアスとしてのDC電位を印加する場合、各ゲート電極から高周波信号が高周波接地となるDC電位に漏れることを防止するため、抵抗を介してDC電位に接続するが、DC電位への接続方法として、それぞれ別の抵抗を介してDC電位に接続する必要がある。なぜならば3本のゲート電極をすべて直接接続した後、1つの抵抗を介してDC電位に接続しようとすると、3本のゲート電極の高周波電位まで、すべておなじ電位にしてしまう結果となり、高周波動作上シングルゲートFETと同じ動作となり、ハイパワーに耐え切れないFETとなってしまう。
【0087】
FET1のゲート電極は、動作領域外で第1ゲート電極、第2ゲート電極、第3ゲート電極にそれぞれ抵抗Ra1、Ra2、Ra3を介して制御端子CTLに接続し、制御信号が印加される。
【0088】
また、第1の接地手段は抵抗Rb1、Rb2,Rb3により、FET2のすべてのゲート電極を接地する手段である。これにより、FET2の全てのゲート電極は常に接地電位に固定される。
【0089】
FET4のすべてのゲート電極は動作領域外で第1ゲート電極、第2ゲート電極、第3ゲート電極にそれぞれ抵抗Rh1、Rh2、Rh3を介して制御端子CTLに接続し、制御信号が印加される。
【0090】
第2の接地手段は、抵抗Rf1、Rf2、Rf3により、FET3のすべてのゲート電極を接地する手段である。これにより、FET3のすべてのゲート電極は常に接地電位に固定される。
【0091】
なお、他の構成要素は第1の実施形態と同様であり、また、マルチゲートFETによる1制御端子SPDTの動作原理も第1の実施形態と同様であるので説明は省略するが、本実施形態によればインバータ回路を設けずに、また1つの制御端子でハイパワーのSPDTが実現できる。更に、多段FET構造と比較して、チップ上の専有面積を低減できる。
【0092】
また、第3の実施形態も図7に示す応用例が適用でき、第1の分離手段、第1および第2の接続手段、第1および第2のバイアス手段は、図9に示す接続例に限らない。すなわち、第1の分離手段は、FET1とFET2の間に接続してあればよく(図7(A)参照)、第1の接続手段は、FET2のソースまたはドレイン電極のいずれと接続しても良い(図7(B)参照)。更に、第1のバイアス手段も、FET1のソースまたはドレイン電極のいずれと接続しても良く(図7(C)参照)、第2のバイアス手段もFET4のソース又はドレイン電極のいずれと接続してもよい(図7(D)参照)。第2の接続手段は、FET3のソースまたはドレイン電極のいずれと接続してもよい(図7(E)参照)。また、上記の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【0093】
なお、ソース、ドレイン電極間のゲート電極の数が増えても、各ゲート電極に接続する抵抗Ra、Rb、Rf、Rhの数が増えるだけであり、他の回路構成は図1と同様となる。
【0094】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【0095】
第1に、インバータ回路を用いないで1つの制御端子でGaAs FETを用いたSPDT(Single Pole Double Throw)と呼ばれるスイッチ回路装置を実現できる。これによりインバータ回路を用意する必要がなくなり、回路配置が簡素化されてプリント基板の実装面積を小さくできる。また消費電力の低減も図れる。
【0096】
第2に、シャントFETとなる第3および第4のスイッチング素子により、一方がオンした場合の他方のスイッチング素子の出力端子への入力信号の漏れは、接地されたコンデンサCdまたはCeを介して接地に逃げるため、アイソレーション(Isolation)特性が大幅に向上する。
【0097】
第3に、制御端子が2つから1つに減るので、その分スイッチ回路装置のチップサイズを小さくできる。
【0098】
第4に、多段接続FETやマルチゲートFETを用いると、シングルゲートFET1段のスイッチ回路装置と比較して、ハイパワーが実現できる。特に、マルチゲート構造を採用すると、ハイパワーでありながら、多段接続FET構造と比較してチップ上の専有面積を低減できる。
【図面の簡単な説明】
【図1】本発明を説明するための回路図である。
【図2】本発明を説明するための回路図である。
【図3】本発明を説明するための回路図である。
【図4】本発明を説明するための回路図である。
【図5】本発明を説明するための回路図である。
【図6】本発明を説明するための真理値表である。
【図7】本発明を説明するための回路図である。
【図8】本発明を説明するための回路図である。
【図9】本発明を説明するための回路図である。
【図10】従来例を説明するための(A)断面図、(B)回路図である。
【図11】従来例を説明するための回路図である。
Claims (7)
- 第1および第2のスイッチング素子と、
前記両スイッチング素子のソースまたはドレインに接続する1つの共通入力端子と、
前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第1および第2の出力端子と、
前記第1のスイッチング素子のゲートに接続する1つの制御端子と、
前記第1のスイッチング素子のソース又はドレインに所定のバイアスを与える第1のバイアス手段と、
前記1つの制御端子と前記第2のスイッチング素子のソース又はドレインに接続する第1の接続手段と、
前記第1と第2のスイッチング素子とを直流的に分離する第1の分離手段と、
前記第2のスイッチング素子のゲートを接地する第1の接地手段と、
前記第1の出力端子に接続する第3のスイッチング素子と、
前記第2の出力端子に接続し、ゲートが前記制御端子に接続する第4のスイッチング素子と、
前記第3のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第2の接続手段と、
前記第3のスイッチング素子と前記第1のスイッチング素子とを分離する第2の分離手段と、
前記第4のスイッチング素子と前記第2のスイッチング素子とを分離する第3の分離手段と、
前記第3のスイッチング素子のゲートを接地する第2の接地手段と、
前記第4のスイッチング素子のソースまたはドレインに接続する第2のバイアス手段と、
前記第3および第4のスイッチング素子をそれぞれ接地する第3および第4の接地手段とを具備し、
前記1つの制御端子から前記第1から第4のスイッチング素子に制御信号を印加することを特徴とするスイッチ回路装置。 - 前記第1から第4のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したFETであることを特徴とする請求項1に記載のスイッチ回路装置。
- 前記第1から第4のスイッチング素子は、それぞれ、複数のFETを多段に直列接続した第1のFET群、第2のFET群、第3のFET群、第4のFET群であることを特徴とする請求項1に記載のスイッチ回路装置。
- 前記第1から第4のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートFETであることを特徴とする請求項1に記載のスイッチ回路装置。
- 前記第1および第2のバイアス手段は常に一定の正の直流電圧を供給することを特徴とする請求項1記載のスイッチ回路装置。
- 前記第1、第2、第3の分離手段はそれぞれ容量で形成されることを特徴とする請求項1に記載のスイッチ回路装置。
- 前記第3および第4の接地手段は、それぞれ容量を介して接地することを特徴とする請求項1に記載のスイッチ回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003165097A JP2005005859A (ja) | 2003-06-10 | 2003-06-10 | スイッチ回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2005005859A true JP2005005859A (ja) | 2005-01-06 |
Family
ID=34091688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003165097A Pending JP2005005859A (ja) | 2003-06-10 | 2003-06-10 | スイッチ回路装置 |
Country Status (1)
Country | Link |
---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112653439A (zh) * | 2020-12-16 | 2021-04-13 | 电子科技大学 | 一种多频带的单刀双掷开关 |
-
2003
- 2003-06-10 JP JP2003165097A patent/JP2005005859A/ja active Pending
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