JP2002314042A - 化合物半導体スイッチ回路装置 - Google Patents
化合物半導体スイッチ回路装置Info
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Abstract
(57)【要約】 （修正有）
【課題】化合物半導体スイッチ回路装置で有用性を認め
られていた２連スイッチ回路装置において、パッケージ
のピン数とチップサイズを必要最小限とした１組の相補
信号である制御信号で動作可能な２回路２連スイッチ阻
止を提供する。 【解決手段】第１、第２のＦＥＴのそれぞれのソース電
極あるいはドレイン電極に接続された第１、第２の入力
端子又は、第３、第４のＦＥＴのそれぞれのソース電極
あるいはドレイン電極に接続された第３、第４の入力端
子又は、第１、第２のＦＥＴのドレイン電極あるいはソ
ース電極に接続された第１の共通出力端子と、又、第
３、第４のＦＥＴのドレイン電極あるいはソース電極に
接続された第２の共通出力端子と、第１、第３のＦＥＴ
のそれぞれのゲート電極と第１の制御端子とを接続する
接続手段と、第２、第４のＦＥＴのそれぞれのゲート電
極と第２の制御端子とを接続する接続手段とを具備した
スイッチ回路装置。
られていた２連スイッチ回路装置において、パッケージ
のピン数とチップサイズを必要最小限とした１組の相補
信号である制御信号で動作可能な２回路２連スイッチ阻
止を提供する。 【解決手段】第１、第２のＦＥＴのそれぞれのソース電
極あるいはドレイン電極に接続された第１、第２の入力
端子又は、第３、第４のＦＥＴのそれぞれのソース電極
あるいはドレイン電極に接続された第３、第４の入力端
子又は、第１、第２のＦＥＴのドレイン電極あるいはソ
ース電極に接続された第１の共通出力端子と、又、第
３、第４のＦＥＴのドレイン電極あるいはソース電極に
接続された第２の共通出力端子と、第１、第３のＦＥＴ
のそれぞれのゲート電極と第１の制御端子とを接続する
接続手段と、第２、第４のＦＥＴのそれぞれのゲート電
極と第２の制御端子とを接続する接続手段とを具備した
スイッチ回路装置。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波スイッチン
グ用途に用いられる化合物半導体スイッチ回路装置、特
に２連スイッチ回路を内蔵する化合物半導体スイッチ回
路装置に関する。
グ用途に用いられる化合物半導体スイッチ回路装置、特
に２連スイッチ回路を内蔵する化合物半導体スイッチ回
路装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図５（Ａ）は、ＧａＡｓ ＭＥＳＦＥＴの
断面図を示している。ノンドープのＧａＡｓ基板１の表
面部分にＮ型不純物をドープしてＮ型のチャネル領域２
を形成し、チャネル領域２表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
断面図を示している。ノンドープのＧａＡｓ基板１の表
面部分にＮ型不純物をドープしてＮ型のチャネル領域２
を形成し、チャネル領域２表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
【０００４】図５（Ｂ）は、ＧａＡｓ ＦＥＴを用いた
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）がそれぞれ入力端子ＩＮ１、ＩＮ２に
接続され、ＦＥＴ１、ＦＥＴ２のゲートがそれぞれ抵抗
Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に接続され、そしてＦＥＴ１、ＦＥＴ２のド
レイン（又はソース）が共通の出力端子ＯＵＴに接続さ
れたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２に印加される信号は相補信号であり、Ｈレベル
の信号が印加されたＦＥＴがＯＮして、入力端子ＩＮ１
またはＩＮ２のいずれか一方の入力端子に印加された信
号を、出力端子に伝達するようになっている。抵抗Ｒ
１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２の直流電位に対してゲート電極を介して高周波信
号が漏出することを防止する目的で配置されている。
（又はドレイン）がそれぞれ入力端子ＩＮ１、ＩＮ２に
接続され、ＦＥＴ１、ＦＥＴ２のゲートがそれぞれ抵抗
Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に接続され、そしてＦＥＴ１、ＦＥＴ２のド
レイン（又はソース）が共通の出力端子ＯＵＴに接続さ
れたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２に印加される信号は相補信号であり、Ｈレベル
の信号が印加されたＦＥＴがＯＮして、入力端子ＩＮ１
またはＩＮ２のいずれか一方の入力端子に印加された信
号を、出力端子に伝達するようになっている。抵抗Ｒ
１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２の直流電位に対してゲート電極を介して高周波信
号が漏出することを防止する目的で配置されている。
【０００６】図６は、図５（Ｂ）に示す化合物半導体ス
イッチ回路装置を集積化した化合物半導体チップの１例
を示している。
イッチ回路装置を集積化した化合物半導体チップの１例
を示している。
【０００７】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また入力端子ＩＮ
１、ＩＮ２、共通出力端子ＯＵＴ、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図６では、パッド金属層と重なるために図示さ
れていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また入力端子ＩＮ
１、ＩＮ２、共通出力端子ＯＵＴ、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図６では、パッド金属層と重なるために図示さ
れていない。
【０００８】図７（Ａ）に図６に示したＦＥＴ１の部分
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の第３層目のパッド
金属層３０が入力端子ＩＮ１に接続されるソース電極１
３（あるいはドレイン電極）であり、この下に第１層目
オーミック金属層１０で形成されるソース電極１４（あ
るいはドレイン電極）がある。また右側から伸びる櫛歯
状の第３層目のパッド金属層３０が共通出力端子ＯＵＴ
に接続されるドレイン電極１５（あるいはソース電極）
であり、この下に第１層目のオーミック金属層１０で形
成されるドレイン電極１６（あるいはソース電極）があ
る。この両電極は櫛歯をかみ合わせた形状に配置され、
その間に第２層目のゲート金属層２０で形成されるゲー
ト電極１７がチャネル領域１２上に櫛歯形状に配置され
ている。
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の第３層目のパッド
金属層３０が入力端子ＩＮ１に接続されるソース電極１
３（あるいはドレイン電極）であり、この下に第１層目
オーミック金属層１０で形成されるソース電極１４（あ
るいはドレイン電極）がある。また右側から伸びる櫛歯
状の第３層目のパッド金属層３０が共通出力端子ＯＵＴ
に接続されるドレイン電極１５（あるいはソース電極）
であり、この下に第１層目のオーミック金属層１０で形
成されるドレイン電極１６（あるいはソース電極）があ
る。この両電極は櫛歯をかみ合わせた形状に配置され、
その間に第２層目のゲート金属層２０で形成されるゲー
ト電極１７がチャネル領域１２上に櫛歯形状に配置され
ている。
【０００９】図７（Ｂ）にこのＦＥＴの一部の断面図を
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の高濃度領域が設けられ、チャネル領域１２にはゲ
ート電極１７が設けられ、高濃度領域には第１層目のオ
ーミック金属層１０で形成されるドレイン電極１４およ
びソース電極１６が設けられる。更にこの上に前述した
ように３層目のパッド金属層３０で形成されるドレイン
電極１３およびソース電極１５が設けられ、各素子の配
線等を行っている。
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の高濃度領域が設けられ、チャネル領域１２にはゲ
ート電極１７が設けられ、高濃度領域には第１層目のオ
ーミック金属層１０で形成されるドレイン電極１４およ
びソース電極１６が設けられる。更にこの上に前述した
ように３層目のパッド金属層３０で形成されるドレイン
電極１３およびソース電極１５が設けられ、各素子の配
線等を行っている。
【００１０】
【発明が解決しようとする課題】携帯電話等の移動体用
通信機器では、１台の機器で異なる２つの通信方式、例
えばＣＤＭＡ方式とＧＰＳ方式に対応しようとすると、
高周波信号を切り替えるためのスイッチ素子として、２
回路２連スイッチの使用が極めて効果的である場合があ
り、その出現が強く望まれていた。
通信機器では、１台の機器で異なる２つの通信方式、例
えばＣＤＭＡ方式とＧＰＳ方式に対応しようとすると、
高周波信号を切り替えるためのスイッチ素子として、２
回路２連スイッチの使用が極めて効果的である場合があ
り、その出現が強く望まれていた。
【００１１】上記した化合物半導体スイッチ回路装置
は、１回路１連スイッチであり、これを単純に同一基板
上に２組構成して１つのパッケージに納めてもピン数、
サイズで何らメリットが存在しない。
は、１回路１連スイッチであり、これを単純に同一基板
上に２組構成して１つのパッケージに納めてもピン数、
サイズで何らメリットが存在しない。
【００１２】また回路構成上共通化が可能なそれぞれの
制御端子を１つにしようとすると、交差する配線が生じ
てしまい、これを避けようとするとチップ面積を不必要
に増大させてしまう問題がある。
制御端子を１つにしようとすると、交差する配線が生じ
てしまい、これを避けようとするとチップ面積を不必要
に増大させてしまう問題がある。
【００１３】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたもので、ピン数も必要最小限のピン
数で、チップサイズも必要最小限のサイズで、１組の相
補信号である制御信号で動作可能な２回路２連スイッチ
素子を実現するものである。
事情に鑑み成されたもので、ピン数も必要最小限のピン
数で、チップサイズも必要最小限のサイズで、１組の相
補信号である制御信号で動作可能な２回路２連スイッチ
素子を実現するものである。
【００１４】すなわち、チャネル層表面にソース電極、
ゲート電極およびドレイン電極を設けた第１、第２およ
び第３、第４のＦＥＴと、第１、第２のＦＥＴのそれぞ
れのソース電極あるいはドレイン電極に接続された第
１、第２の入力端子と、第３、第４のＦＥＴのそれぞれ
のソース電極あるいはドレイン電極に接続された第３、
第４の入力端子と、第１、第２のＦＥＴのドレイン電極
あるいはソース電極に接続された第１の共通出力端子
と、第３、第４のＦＥＴのドレイン電極あるいはソース
電極に接続された第２の共通出力端子と、第１、第３の
ＦＥＴのそれぞれのゲート電極と第１の制御端子とを接
続する接続手段と、第２、第４のＦＥＴのそれぞれのゲ
ート電極と第２の制御端子とを接続する接続手段とを具
備し、前記接続手段のうち第３のＦＥＴのゲート電極と
第１の制御端子とを接続する接続手段と第２のＦＥＴの
ゲート電極と第２の制御端子とを接続する接続手段を、
それぞれパッドとＦＥＴ素子の間をパッドに沿って延在
させ、第１、第２の制御端子に制御信号を印加すること
を特徴とするスイッチ素子による。
ゲート電極およびドレイン電極を設けた第１、第２およ
び第３、第４のＦＥＴと、第１、第２のＦＥＴのそれぞ
れのソース電極あるいはドレイン電極に接続された第
１、第２の入力端子と、第３、第４のＦＥＴのそれぞれ
のソース電極あるいはドレイン電極に接続された第３、
第４の入力端子と、第１、第２のＦＥＴのドレイン電極
あるいはソース電極に接続された第１の共通出力端子
と、第３、第４のＦＥＴのドレイン電極あるいはソース
電極に接続された第２の共通出力端子と、第１、第３の
ＦＥＴのそれぞれのゲート電極と第１の制御端子とを接
続する接続手段と、第２、第４のＦＥＴのそれぞれのゲ
ート電極と第２の制御端子とを接続する接続手段とを具
備し、前記接続手段のうち第３のＦＥＴのゲート電極と
第１の制御端子とを接続する接続手段と第２のＦＥＴの
ゲート電極と第２の制御端子とを接続する接続手段を、
それぞれパッドとＦＥＴ素子の間をパッドに沿って延在
させ、第１、第２の制御端子に制御信号を印加すること
を特徴とするスイッチ素子による。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図４を参照して説明する。
て図１から図４を参照して説明する。
【００１６】図１は、本発明の化合物半導体スイッチ回
路装置を示す回路図である。チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１、第２
のＦＥＴであるＦＥＴａ１、ＦＥＴａ２および第３、第
４のＦＥＴであるＦＥＴｂ１、ＦＥＴｂ２と、第１、第
２のＦＥＴのそれぞれのソース電極（あるいはドレイン
電極）に接続された第１、第２の入力端子であるＩＮａ
１、ＩＮａ２と、第３、第４のＦＥＴのそれぞれのソー
ス電極（あるいはドレイン電極）に接続された第３、第
４の入力端子であるＩＮｂ１、ＩＮｂ２と、第１、第２
のＦＥＴのドレイン電極（あるいはソース電極）に接続
された第１の共通出力端子であるＯＵＴａと、第３、第
４のＦＥＴのドレイン電極（あるいはソース電極）に接
続された第２の共通出力端子であるＯＵＴｂと、第１、
第３のＦＥＴであるＦＥＴａ１、ＦＥＴｂ１のそれぞれ
のゲート電極と第１の制御端子であるＣｔｌ―１とを接
続する抵抗Ｒａ１、Ｒｂ１と、第２、第４のＦＥＴであ
るＦＥＴａ２、ＦＥＴｂ２のそれぞれのゲート電極と第
２の制御端子であるＣｔｌ―２とを接続する抵抗Ｒａ
２、Ｒｂ２とから構成される。
路装置を示す回路図である。チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１、第２
のＦＥＴであるＦＥＴａ１、ＦＥＴａ２および第３、第
４のＦＥＴであるＦＥＴｂ１、ＦＥＴｂ２と、第１、第
２のＦＥＴのそれぞれのソース電極（あるいはドレイン
電極）に接続された第１、第２の入力端子であるＩＮａ
１、ＩＮａ２と、第３、第４のＦＥＴのそれぞれのソー
ス電極（あるいはドレイン電極）に接続された第３、第
４の入力端子であるＩＮｂ１、ＩＮｂ２と、第１、第２
のＦＥＴのドレイン電極（あるいはソース電極）に接続
された第１の共通出力端子であるＯＵＴａと、第３、第
４のＦＥＴのドレイン電極（あるいはソース電極）に接
続された第２の共通出力端子であるＯＵＴｂと、第１、
第３のＦＥＴであるＦＥＴａ１、ＦＥＴｂ１のそれぞれ
のゲート電極と第１の制御端子であるＣｔｌ―１とを接
続する抵抗Ｒａ１、Ｒｂ１と、第２、第４のＦＥＴであ
るＦＥＴａ２、ＦＥＴｂ２のそれぞれのゲート電極と第
２の制御端子であるＣｔｌ―２とを接続する抵抗Ｒａ
２、Ｒｂ２とから構成される。
【００１７】抵抗Ｒａ１、Ｒａ２およびＲｂ１、Ｒｂ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【００１８】第１、第２のＦＥＴであるＦＥＴａ１、Ｆ
ＥＴａ２および第３、第４のＦＥＴあるＦＥＴｂ１、Ｆ
ＥＴｂ２はＧａＡｓ ＭＥＳＦＥＴ（デプレッション型
ＦＥＴ）で構成され、ＧａＡｓ基板に集積化される（図
２参照）。なお、第１、第２のＦＥＴであるＦＥＴａ
１、ＦＥＴａ２および第３、第４のＦＥＴであるＦＥＴ
ｂ１、ＦＥＴｂ２は図７（Ａ）（Ｂ）に示す構造と同じ
であるので、説明を省略する。
ＥＴａ２および第３、第４のＦＥＴあるＦＥＴｂ１、Ｆ
ＥＴｂ２はＧａＡｓ ＭＥＳＦＥＴ（デプレッション型
ＦＥＴ）で構成され、ＧａＡｓ基板に集積化される（図
２参照）。なお、第１、第２のＦＥＴであるＦＥＴａ
１、ＦＥＴａ２および第３、第４のＦＥＴであるＦＥＴ
ｂ１、ＦＥＴｂ２は図７（Ａ）（Ｂ）に示す構造と同じ
であるので、説明を省略する。
【００１９】図１に示す回路は、図５（Ｂ）に示すＧａ
Ａｓ ＭＥＳＦＥＴを用いたＳＰＤＴ(Single Pole Dou
ble Throw)と呼ばれる化合物半導体スイッチ回路装置の
原理的な回路２組で構成しているが、大きく異なる点は
それぞれの制御端子を共通化して、２連スイッチ化して
いる点である。
Ａｓ ＭＥＳＦＥＴを用いたＳＰＤＴ(Single Pole Dou
ble Throw)と呼ばれる化合物半導体スイッチ回路装置の
原理的な回路２組で構成しているが、大きく異なる点は
それぞれの制御端子を共通化して、２連スイッチ化して
いる点である。
【００２０】次に、図１を参照して本発明の化合物半導
体２連スイッチ回路装置の動作について説明する。
体２連スイッチ回路装置の動作について説明する。
【００２１】第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-
２に印加される制御信号は相補信号であり、Ｈレベルの
信号が印加された側のＦＥＴがＯＮして、入力端子ＩＮ
ａ１またはＩＮａ２のどちらか一方に印加された入力信
号および入力端子ＩＮｂ１またはＩＮｂ２のどちらか一
方に印加された入力信号を、それぞれ共通出力端子ＯＵ
ＴａおよびＯＵＴｂに伝達するようになっている。
２に印加される制御信号は相補信号であり、Ｈレベルの
信号が印加された側のＦＥＴがＯＮして、入力端子ＩＮ
ａ１またはＩＮａ２のどちらか一方に印加された入力信
号および入力端子ＩＮｂ１またはＩＮｂ２のどちらか一
方に印加された入力信号を、それぞれ共通出力端子ＯＵ
ＴａおよびＯＵＴｂに伝達するようになっている。
【００２２】例えば制御端子Ｃｔｌ―１にＨレベルの信
号が印加されると、スイッチ素子であるＦＥＴａ１、Ｆ
ＥＴｂ１が導通し、それぞれ入力端子ＩＮａ１の信号が
出力端子ＯＵＴａに、また入力端子ＩＮｂ１の信号が出
力端子ＯＵＴｂに伝達される。次に制御端子Ｃｔｌ―２
にＨレベルの信号が印加されると、スイッチ素子である
ＦＥＴａ２、ＦＥＴｂ２が導通し、それぞれ入力端子Ｉ
Ｎａ２の信号が出力端子ＯＵＴａに、また入力端子ＩＮ
ｂ２の信号が出力端子ＯＵＴｂに伝達される。
号が印加されると、スイッチ素子であるＦＥＴａ１、Ｆ
ＥＴｂ１が導通し、それぞれ入力端子ＩＮａ１の信号が
出力端子ＯＵＴａに、また入力端子ＩＮｂ１の信号が出
力端子ＯＵＴｂに伝達される。次に制御端子Ｃｔｌ―２
にＨレベルの信号が印加されると、スイッチ素子である
ＦＥＴａ２、ＦＥＴｂ２が導通し、それぞれ入力端子Ｉ
Ｎａ２の信号が出力端子ＯＵＴａに、また入力端子ＩＮ
ｂ２の信号が出力端子ＯＵＴｂに伝達される。
【００２３】従って２種類の信号が存在し、そのいずれ
かを選択したい場合、例えば携帯電話等の移動体通信機
器で用いられるＣＤＭＡ方式の信号とＧＰＳ方式の信号
が存在し、そのいずれかを選択したい場合、ＣＤＭＡ方
式の信号（またはＧＰＳ方式の信号）を入力端子ＩＮａ
１とＩＮｂ１に、ＧＰＳ方式の信号（またはＣＤＭＡ方
式の信号）を入力端子ＩＮａ２とＩＮｂ２に接続すれ
ば、出力端子ＯＵＴａ、ＯＵＴｂの両端から制御端子Ｃ
ｔｌ―１、Ｃｔｌ―２に印加される制御信号のレベルに
応じて、ＣＤＭＡ方式の信号またはＧＰＳ方式の信号を
取り出すことができる。即ち２連スイッチ素子として動
作する。
かを選択したい場合、例えば携帯電話等の移動体通信機
器で用いられるＣＤＭＡ方式の信号とＧＰＳ方式の信号
が存在し、そのいずれかを選択したい場合、ＣＤＭＡ方
式の信号（またはＧＰＳ方式の信号）を入力端子ＩＮａ
１とＩＮｂ１に、ＧＰＳ方式の信号（またはＣＤＭＡ方
式の信号）を入力端子ＩＮａ２とＩＮｂ２に接続すれ
ば、出力端子ＯＵＴａ、ＯＵＴｂの両端から制御端子Ｃ
ｔｌ―１、Ｃｔｌ―２に印加される制御信号のレベルに
応じて、ＣＤＭＡ方式の信号またはＧＰＳ方式の信号を
取り出すことができる。即ち２連スイッチ素子として動
作する。
【００２４】図２は、本発明の化合物半導体スイッチ回
路装置を集積化した化合物半導体チップの１例を示して
いる。
路装置を集積化した化合物半導体チップの１例を示して
いる。
【００２５】ＧａＡｓ基板にスイッチを行う２組のペア
ＦＥＴａ１、ＦＥＴａ２およびＦＥＴｂ１、ＦＥＴｂ２
を中央部の左右に配置し、各ＦＥＴのゲート電極に抵抗
Ｒａ１、Ｒａ２、Ｒｂ１、Ｒｂ２が接続されている。ま
た入力端子ＩＮａ１、ＩＮａ２、ＩＮｂ１、ＩＮｂ２、
共通出力端子ＯＵＴａ、ＯＵＴｂ、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図２では、パッド金属層と重なるために図示さ
れていない。
ＦＥＴａ１、ＦＥＴａ２およびＦＥＴｂ１、ＦＥＴｂ２
を中央部の左右に配置し、各ＦＥＴのゲート電極に抵抗
Ｒａ１、Ｒａ２、Ｒｂ１、Ｒｂ２が接続されている。ま
た入力端子ＩＮａ１、ＩＮａ２、ＩＮｂ１、ＩＮｂ２、
共通出力端子ＯＵＴａ、ＯＵＴｂ、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図２では、パッド金属層と重なるために図示さ
れていない。
【００２６】図２に示す本発明の化合物半導体スイッチ
回路装置を集積化した化合物半導体チップでは以下に説
明する種々の工夫を加えている。先ず、第１、第２の入
力端子に対応するそれぞれのパッド間のチップ周辺部お
よび第３、第４の入力端子に対応するそれぞれのパッド
間のチップ周辺部に、それぞれ第１、第２のＦＥＴの素
子部の一部および第３、第４のＦＥＴの素子部の一部を
配置しているので、対になっている入力端子間を離間す
ると共にチップ面積の有効利用の点で効果的であり、チ
ップ面積の縮小化に役立っている。
回路装置を集積化した化合物半導体チップでは以下に説
明する種々の工夫を加えている。先ず、第１、第２の入
力端子に対応するそれぞれのパッド間のチップ周辺部お
よび第３、第４の入力端子に対応するそれぞれのパッド
間のチップ周辺部に、それぞれ第１、第２のＦＥＴの素
子部の一部および第３、第４のＦＥＴの素子部の一部を
配置しているので、対になっている入力端子間を離間す
ると共にチップ面積の有効利用の点で効果的であり、チ
ップ面積の縮小化に役立っている。
【００２７】次に２組のスイッチの制御端子をそれぞれ
共通化するためには、ペアの異なる２つのＦＥＴのゲー
ト電極と制御端子、即ちＦＥＴａ１、ＦＥＴｂ１それぞ
れのゲート電極と制御端子Ｃｔｌ―１およびＦＥＴａ
２、ＦＥＴｂ２それぞれのゲート電極と制御端子Ｃｔｌ
―２をそれぞれ接続する必要がある。これらの接続はそ
れぞれ抵抗Ｒａ１、Ｒｂ１およびＲａ２、Ｒｂ２を介し
て行っているが、この抵抗の引き回しを工夫して行って
いる。
共通化するためには、ペアの異なる２つのＦＥＴのゲー
ト電極と制御端子、即ちＦＥＴａ１、ＦＥＴｂ１それぞ
れのゲート電極と制御端子Ｃｔｌ―１およびＦＥＴａ
２、ＦＥＴｂ２それぞれのゲート電極と制御端子Ｃｔｌ
―２をそれぞれ接続する必要がある。これらの接続はそ
れぞれ抵抗Ｒａ１、Ｒｂ１およびＲａ２、Ｒｂ２を介し
て行っているが、この抵抗の引き回しを工夫して行って
いる。
【００２８】制御端子Ｃｔｌ―１について説明すると、
ＦＥＴａ１のゲート電極と接続する抵抗Ｒａ１は、制御
端子Ｃｔｌ―１および入力端子ＩＮａ１のボンディング
パッド間のスペースに配置し、異なるペアのＦＥＴｂ１
のゲート電極と接続する抵抗Ｒｂ１は、制御端子Ｃｔｌ
―１および出力端子ＯＵＴａのボンディングパッドとス
イッチング素子のＦＥＴａ１、ＦＥＴａ２の間に、ボン
ディングパッドに沿って延在させ、チップ中央上部でＦ
ＥＴｂ１のゲート電極と接続させる。
ＦＥＴａ１のゲート電極と接続する抵抗Ｒａ１は、制御
端子Ｃｔｌ―１および入力端子ＩＮａ１のボンディング
パッド間のスペースに配置し、異なるペアのＦＥＴｂ１
のゲート電極と接続する抵抗Ｒｂ１は、制御端子Ｃｔｌ
―１および出力端子ＯＵＴａのボンディングパッドとス
イッチング素子のＦＥＴａ１、ＦＥＴａ２の間に、ボン
ディングパッドに沿って延在させ、チップ中央上部でＦ
ＥＴｂ１のゲート電極と接続させる。
【００２９】次に制御端子Ｃｔｌ―２について説明する
と、ＦＥＴｂ２のゲート電極と接続する抵抗Ｒｂ２は、
制御端子Ｃｔｌ―２および入力端子ＩＮｂ２のボンディ
ングパッド間のスペースに配置し、異なるペアのＦＥＴ
ａ２のゲート電極と接続する抵抗Ｒａ２は、制御端子Ｃ
ｔｌ―２および出力端子ＯＵＴｂのボンディングパッド
とスイッチング素子のＦＥＴｂ２、ＦＥＴｂ１の間に、
ボンディングパッドに沿って延在させ、チップ中央上部
でＦＥＴａ２のゲート電極と接続させる。
と、ＦＥＴｂ２のゲート電極と接続する抵抗Ｒｂ２は、
制御端子Ｃｔｌ―２および入力端子ＩＮｂ２のボンディ
ングパッド間のスペースに配置し、異なるペアのＦＥＴ
ａ２のゲート電極と接続する抵抗Ｒａ２は、制御端子Ｃ
ｔｌ―２および出力端子ＯＵＴｂのボンディングパッド
とスイッチング素子のＦＥＴｂ２、ＦＥＴｂ１の間に、
ボンディングパッドに沿って延在させ、チップ中央上部
でＦＥＴａ２のゲート電極と接続させる。
【００３０】これにより、抵抗Ｒはパッドに沿って収ま
り、チップ面積を殆ど増大させることがない。また抵抗
ＲとＦＥＴのゲート電極との接続に交差手法を取り入れ
たので、抵抗をチップ周辺に引き回す必要が無く、チッ
プ面積の増大を大幅に押さえることができた。
り、チップ面積を殆ど増大させることがない。また抵抗
ＲとＦＥＴのゲート電極との接続に交差手法を取り入れ
たので、抵抗をチップ周辺に引き回す必要が無く、チッ
プ面積の増大を大幅に押さえることができた。
【００３１】ここで、図３を参照して抵抗Ｒおよび各部
を接続するための配線の多層構造を説明する。
を接続するための配線の多層構造を説明する。
【００３２】制御端子と各ＦＥＴのゲート電極の接続手
段として用いられている抵抗Ｒは基板１１にソース領域
およびドレイン領域を形成するときに同時にイオン注入
したｎ＋型の高濃度領域４０で形成される。このｎ＋型
の高濃度領域４０の両端には、第１層目のオーミック金
属層１０が設けられ、他の部分は酸化膜４１で覆われて
第１層目のオーミック金属層１０にコンタクトする３層
目のパッド金属層３０がドレイン電極およびソース電極
の形成時に同時に設けられる。このとき各部を結ぶ配
線、例えば抵抗Ｒｂ１の一方の端子とＦＥＴｂ１のゲー
ト電極の端子を結ぶ配線４２も同時に作られるため、配
線４２と抵抗Ｒａ２とは酸化膜４１で層間絶縁されて交
差を実現できる。
段として用いられている抵抗Ｒは基板１１にソース領域
およびドレイン領域を形成するときに同時にイオン注入
したｎ＋型の高濃度領域４０で形成される。このｎ＋型
の高濃度領域４０の両端には、第１層目のオーミック金
属層１０が設けられ、他の部分は酸化膜４１で覆われて
第１層目のオーミック金属層１０にコンタクトする３層
目のパッド金属層３０がドレイン電極およびソース電極
の形成時に同時に設けられる。このとき各部を結ぶ配
線、例えば抵抗Ｒｂ１の一方の端子とＦＥＴｂ１のゲー
ト電極の端子を結ぶ配線４２も同時に作られるため、配
線４２と抵抗Ｒａ２とは酸化膜４１で層間絶縁されて交
差を実現できる。
【００３３】図４に本発明による化合物半導体スイッチ
回路装置の応用例を示す。
回路装置の応用例を示す。
【００３４】これまで述べてきた工夫により、図２に示
すパッド配置と同じ配置で外部接続用電極を取り出すこ
とにより、本発明による化合物半導体スイッチ回路装置
を実装するプリント基板の設計が容易になる。
すパッド配置と同じ配置で外部接続用電極を取り出すこ
とにより、本発明による化合物半導体スイッチ回路装置
を実装するプリント基板の設計が容易になる。
【００３５】図４に示すように２種類の入力信号があ
り、本発明による化合物半導体スイッチ回路装置を用い
ていずれか一方の信号を選択する場合、プリント基板の
配線は１ヶ所の交差のみで設計することが可能となる。
即ちＩＮａ１、ＩＮｂ１にＡ規格の信号、ＩＮａ２、Ｉ
Ｎｂ２にＢ規格の信号を入力し、Ｃｔｌ―１、Ｃｔｌ―
２に印加される相補信号である制御信号のレベルに応じ
て、出力端子ＯＵＴａ、ＯＵＴｂにＡ規格またはＢ規格
の信号を取り出して利用することができる。
り、本発明による化合物半導体スイッチ回路装置を用い
ていずれか一方の信号を選択する場合、プリント基板の
配線は１ヶ所の交差のみで設計することが可能となる。
即ちＩＮａ１、ＩＮｂ１にＡ規格の信号、ＩＮａ２、Ｉ
Ｎｂ２にＢ規格の信号を入力し、Ｃｔｌ―１、Ｃｔｌ―
２に印加される相補信号である制御信号のレベルに応じ
て、出力端子ＯＵＴａ、ＯＵＴｂにＡ規格またはＢ規格
の信号を取り出して利用することができる。
【００３６】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００３７】第１に、化合物半導体スイッチ素子のＧａ
Ａｓ ＭＥＳＦＥＴを用いて、１組の制御端子で、独立
した２回路のスイッチング動作が可能な２連スイッチ回
路装置を実現できる。これにより、例えば携帯電話等の
移動体通信機器で用いられるＣＤＭＡ方式の信号とＧＰ
Ｓ方式の信号が存在し、そのいずれかを選択したい場
合、回路配置が簡素化されてプリント基板の実装面積を
小さくできる。
Ａｓ ＭＥＳＦＥＴを用いて、１組の制御端子で、独立
した２回路のスイッチング動作が可能な２連スイッチ回
路装置を実現できる。これにより、例えば携帯電話等の
移動体通信機器で用いられるＣＤＭＡ方式の信号とＧＰ
Ｓ方式の信号が存在し、そのいずれかを選択したい場
合、回路配置が簡素化されてプリント基板の実装面積を
小さくできる。
【００３８】第２に、２個の独立したスイッチ回路を内
蔵しているが制御端子を共通化しているので、パッケー
ジサイズを小さく抑えられ、単一スイッチ回路装置を２
個用いる場合よりも、プリント基板の実装面積を小さく
できる。
蔵しているが制御端子を共通化しているので、パッケー
ジサイズを小さく抑えられ、単一スイッチ回路装置を２
個用いる場合よりも、プリント基板の実装面積を小さく
できる。
【００３９】第３に、制御端子とスイッチ素子ＦＥＴの
ゲート電極を接続する抵抗Ｒの配置を工夫して、ボンデ
ィングパッドとスイッチ素子ＦＥＴの間でボンディング
パッドに沿って延在させるので、チップ面積をほとんど
増大させることなく実現している。
ゲート電極を接続する抵抗Ｒの配置を工夫して、ボンデ
ィングパッドとスイッチ素子ＦＥＴの間でボンディング
パッドに沿って延在させるので、チップ面積をほとんど
増大させることなく実現している。
【００４０】第４に、２組のスイッチ回路の制御端子を
共通化して１組にすると、制御端子とスイッチ素子のゲ
ート電極を接続するとき交差を避けようとするとパッド
の外側に配線を引き回す必要があり、チップサイズを不
必要に大きくしてしまうが、接続に用いる抵抗Ｒと接続
用の金属配線の配置を工夫して、立体的に交差させて、
チップ面積をほとんど増大させることなく実現してい
る。
共通化して１組にすると、制御端子とスイッチ素子のゲ
ート電極を接続するとき交差を避けようとするとパッド
の外側に配線を引き回す必要があり、チップサイズを不
必要に大きくしてしまうが、接続に用いる抵抗Ｒと接続
用の金属配線の配置を工夫して、立体的に交差させて、
チップ面積をほとんど増大させることなく実現してい
る。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明の応用例を示す図である。
【図５】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図６】従来例を説明するための平面図である。
【図７】従来例を説明するための（Ａ）平面図、（Ｂ）
断面図である。
断面図である。
フロントページの続き Ｆターム(参考） 5F102 GA01 GA17 GB01 GC01 GD01 GJ05 GL05 GS02 GS09 GT03 5J055 AX46 AX47 BX06 CX03 CX24 DX12 DX44 DX48 DX53 DX55 DX83 DX88 EX07 EY01 EY21 EZ12 FX05 FX08 FX12 FX17 FX21 GX01 GX07 GX08
Claims (8)
- 【請求項１】 チャネル層表面にソース電極、ゲート電
極およびドレイン電極を設けた第１、第２および第３、
第４のＦＥＴと、前記第１、第２のＦＥＴのそれぞれの
ソース電極あるいはドレイン電極に接続された第１、第
２の入力端子と、前記第３、第４のＦＥＴのそれぞれの
ソース電極あるいはドレイン電極に接続された第３、第
４の入力端子と、前記第１、第２のＦＥＴのドレイン電
極あるいはソース電極に接続された第１の共通出力端子
と、前記第３、第４のＦＥＴのドレイン電極あるいはソ
ース電極に接続された第２の共通出力端子と、前記第
１、第３のＦＥＴのそれぞれのゲート電極と第１の制御
端子とを接続する接続手段と、前記第２、第４のＦＥＴ
のそれぞれのゲート電極と第２の制御端子とを接続する
接続手段とを具備し、前記接続手段のうち前記第３のＦ
ＥＴのゲート電極と前記第１の制御端子とを接続する接
続手段と前記第２のＦＥＴのゲート電極と前記第２の制
御端子とを接続する接続手段を、それぞれパッドとＦＥ
Ｔ素子の間をパッドに沿って延在させ、前記第１、第２
の制御端子に制御信号を印加することを特徴とする化合
物半導体スイッチ回路装置。 - 【請求項２】 前記接続手段は抵抗で形成されることを
特徴とする請求項１記載の化合物半導体スイッチ回路装
置。 - 【請求項３】 前記接続手段の抵抗は基板に高濃度領域
で形成されることを特徴とする請求項１記載の化合物半
導体スイッチ回路装置。 - 【請求項４】 前記接続手段の抵抗でパッドとＦＥＴ素
子の間をパッドに沿って延在させたいずれか一方の抵抗
は、前記スイッチ素子のＦＥＴのゲート電極に接続する
金属配線と交差することを特徴とする請求項１記載の化
合物半導体スイッチ回路装置。 - 【請求項５】 前記第１、第２の入力端子に対応するそ
れぞれのパッドおよび前記第３、第４の入力端子に対応
するそれぞれのパッドが、第１、第２、第３、第４の入
力端子の順にチップの一辺に沿ってチップ周辺部に配置
され、前記第１、第２の共通出力端子に対応するそれぞ
れのパッドおよび前記第１、第２の制御端子に対応する
それぞれのパッドが、第１の制御端子、第１の共通出力
端子、第２の共通出力端子、第２の制御端子の順に前記
チップの一辺の対辺に沿ってチップ周辺部に配置される
ことを特徴とする請求項１記載の化合物半導体スイッチ
回路装置。 - 【請求項６】 前記第１、第２の入力端子に対応するそ
れぞれのパッド間のチップ周辺部および第３、第４の入
力端子に対応するそれぞれのパッド間のチップ周辺部
に、それぞれ第１、第２のＦＥＴの素子部の一部および
第３、第４のＦＥＴの素子部の一部を配置していること
を特徴とする請求項１記載の化合物半導体スイッチ回路
装置。 - 【請求項７】 前記第１、第２および第３、第４のＦＥ
Ｔは前記チャネル層にショットキー接触するゲート電極
と、前記チャネル層にオーミック接触するソース及びド
レイン電極からなることを特徴とする請求項１記載の化
合物半導体スイッチ回路装置。 - 【請求項８】 前記第１、第２および第３、第４のＦＥ
ＴをＭＥＳＦＥＴで形成されることを特徴とする請求項
１記載の化合物半導体スイッチ回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121292A JP2002314042A (ja) | 2001-04-19 | 2001-04-19 | 化合物半導体スイッチ回路装置 |
| TW90129037A TW530455B (en) | 2001-04-19 | 2001-11-23 | Switch circuit device of compound semiconductor |
| KR20010079345A KR100599364B1 (ko) | 2001-04-19 | 2001-12-14 | 화합물 반도체 스위치 회로 장치 |
| CNB011438169A CN1283044C (zh) | 2001-04-19 | 2001-12-14 | 化合物半导体开关电路装置 |
| US10/016,143 US6882210B2 (en) | 2001-04-19 | 2001-12-17 | Semiconductor switching device |
| EP20010130667 EP1251561A3 (en) | 2001-04-19 | 2001-12-21 | Semiconductor switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121292A JP2002314042A (ja) | 2001-04-19 | 2001-04-19 | 化合物半導体スイッチ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314042A true JP2002314042A (ja) | 2002-10-25 |
Family
ID=18971195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001121292A Pending JP2002314042A (ja) | 2001-04-19 | 2001-04-19 | 化合物半導体スイッチ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314042A (ja) |
-
2001
- 2001-04-19 JP JP2001121292A patent/JP2002314042A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |