JP3137055B2 - 半導体スイッチ回路、この回路の制御方法及びアッテネータ回路 - Google Patents
半導体スイッチ回路、この回路の制御方法及びアッテネータ回路Info
- Publication number
- JP3137055B2 JP3137055B2 JP09314703A JP31470397A JP3137055B2 JP 3137055 B2 JP3137055 B2 JP 3137055B2 JP 09314703 A JP09314703 A JP 09314703A JP 31470397 A JP31470397 A JP 31470397A JP 3137055 B2 JP3137055 B2 JP 3137055B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- terminal
- field
- field effect
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチ回
路、この回路の制御方法及びアッテネータ回路に係わ
り、特に、携帯電話機等の携帯端末に用いて好適な半導
体スイッチ回路、この回路の制御方法及びアッテネータ
回路に関する。
路、この回路の制御方法及びアッテネータ回路に係わ
り、特に、携帯電話機等の携帯端末に用いて好適な半導
体スイッチ回路、この回路の制御方法及びアッテネータ
回路に関する。
【０００２】
【従来の技術】従来、半導体スイッチ回路は、例えば、
特開平８−２１３８９１号公報（図９）に示される様に
信号入力端子１０１にドレイン（Ｄ）を接続し、ソース
（Ｓ）をＦＥＴ４のドレイン（Ｄ）に接続したＦＥＴ３
と、ドレイン（Ｄ）をＦＥＴ３のソース（Ｓ）に接続
し、ソース（Ｓ）を直列に接続したキャパシタ１０を介
して接地したＦＥＴ４と、各々のＦＥＴのゲートにゲー
ト抵抗１０７，１０９を介して、ＦＥＴ３の制御端子Ｖ
3 とＦＥＴ４の制御端子Ｖ4 を設け、ＦＥＴ３、ＦＥＴ
４の各々のドレイン（Ｄ）、ソース（Ｓ）は、抵抗を介
して接地し常に電位を０とすることで、正の制御電圧Ｅ
3 ，Ｅ4 を与えることにより、ＦＥＴスイッチ回路を構
成していた。
特開平８−２１３８９１号公報（図９）に示される様に
信号入力端子１０１にドレイン（Ｄ）を接続し、ソース
（Ｓ）をＦＥＴ４のドレイン（Ｄ）に接続したＦＥＴ３
と、ドレイン（Ｄ）をＦＥＴ３のソース（Ｓ）に接続
し、ソース（Ｓ）を直列に接続したキャパシタ１０を介
して接地したＦＥＴ４と、各々のＦＥＴのゲートにゲー
ト抵抗１０７，１０９を介して、ＦＥＴ３の制御端子Ｖ
3 とＦＥＴ４の制御端子Ｖ4 を設け、ＦＥＴ３、ＦＥＴ
４の各々のドレイン（Ｄ）、ソース（Ｓ）は、抵抗を介
して接地し常に電位を０とすることで、正の制御電圧Ｅ
3 ，Ｅ4 を与えることにより、ＦＥＴスイッチ回路を構
成していた。
【０００３】また、特開平９−９８０７８号公報（図１
０）に示される様に、信号入力端子１０１を容量１０４
を介してドレイン（Ｄ）と接続したＦＥＴ５と、ＦＥＴ
５のソース（Ｓ）に容量１０を介して接地し、ＦＥＴ５
のドレイン（Ｄ）にＦＥＴ６のドレイン（Ｄ）を接続
し、ＦＥＴ６のソース（Ｓ）を出力信号端子１０２とす
ることでＦＥＴ５，ＦＥＴ６の各々のゲートを抵抗１１
７，１１９を介して制御端子Ｖ5 ，Ｖ6 に０又は＋５Ｖ
を印加して制御するＦＥＴスイッチ回路を構成してい
た。
０）に示される様に、信号入力端子１０１を容量１０４
を介してドレイン（Ｄ）と接続したＦＥＴ５と、ＦＥＴ
５のソース（Ｓ）に容量１０を介して接地し、ＦＥＴ５
のドレイン（Ｄ）にＦＥＴ６のドレイン（Ｄ）を接続
し、ＦＥＴ６のソース（Ｓ）を出力信号端子１０２とす
ることでＦＥＴ５，ＦＥＴ６の各々のゲートを抵抗１１
７，１１９を介して制御端子Ｖ5 ，Ｖ6 に０又は＋５Ｖ
を印加して制御するＦＥＴスイッチ回路を構成してい
た。
【０００４】しかし、上記した従来の回路では、いづれ
も２つの制御端子を有し、しかも制御端子には異なる電
圧を印加しなければならず、回路構成が複雑になるとい
う欠点があった。
も２つの制御端子を有し、しかも制御端子には異なる電
圧を印加しなければならず、回路構成が複雑になるとい
う欠点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来の欠点を改良し、アイソレーションの良好な半
導体スイッチ回路及びこの回路の制御方法を提供するも
のである。又、本発明の他の目的は、制御端子を少なく
することで、チップサイズを小型化すると共に、半導体
素子の操作性、生産性を向上させた半導体スイッチ回路
を提供するものである。
した従来の欠点を改良し、アイソレーションの良好な半
導体スイッチ回路及びこの回路の制御方法を提供するも
のである。又、本発明の他の目的は、制御端子を少なく
することで、チップサイズを小型化すると共に、半導体
素子の操作性、生産性を向上させた半導体スイッチ回路
を提供するものである。
【０００６】又、本発明の別の目的は、可変範囲の大な
る新規なアッテネータ回路を提供するものである。
る新規なアッテネータ回路を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体スイッチ回路の第１の態様は、入出力端子間に設
けた電界効果トランジスタのドレインとソース間のチャ
ンネル部分を信号の通路にする第１の電界効果トランジ
スタと、前記第１の入出力端子と前記第１の電界効果ト
ランジスタのドレイン又はソースのいずれか一方の端子
間に設けられた第１のコンデンサと、前記第２の入出力
端子と前記第１の電界効果トランジスタの他方の端子間
に設けられた第２のコンデンサと、前記信号の通路をグ
ランドに落とすことでアイソレーションを確保するため
の第２の電界効果トランジスタとからなる半導体スイッ
チ回路において、前記第２のコンデンサを構成する直列
接続された二つのコンデンサと、前記第１及び第２の電
界効果トランジスタをスイッチング制御するための制御
端子と、前記第１の電界効果トランジスタのゲートをグ
ランドに接続する第１の抵抗器と、前記第１の電界効果
トランジスタの前記他方の端子と前記制御端子との間に
設けられた第２の抵抗器と、前記第２の電界効果トラン
ジスタのドレイン又はソースのいずれか一方の端子に接
続される電源と、前記直列接続された二つのコンデンサ
の接続点と前記第２の電界効果トランジスタの前記一方
の端子間に設けられた接続線路と、前記第２の電界効果
トランジスタのゲートと前記制御端子との間に設けられ
た第３の抵抗器と、前記第２の電界効果トランジスタの
他方の端子とグランド間に設けられたコンデンサとで構
成したものであり、第２の態様としては、入出力端子間
に設けた電界効果トランジスタのドレインとソース間の
チャンネル部分を信号の通路にする第１の電界効果トラ
ンジスタと、前記第１の入出力端子と前記第１の電界効
果トランジスタのドレイン又はソースのいずれか一方の
端子間に設けられた第１のコンデンサと、前記第２の入
出力端子と前記第１の電界効果トランジスタの他方の端
子間に設けられた第２のコンデンサと、前記信号の通路
をグランドに落とすことでアイソレーションを確保する
ための第２の電界効果トランジスタとからなる半導体ス
イッチ回路において、前記第２のコンデンサを構成する
直列接続された二つのコンデンサと、前記第１及び第２
の電界効果トランジスタをスイッチング制御するための
制御端子と、前記第１の電界効果トランジスタの他方の
端子に接続される電源と、前記第１の電界効果トランジ
スタのゲートと前記制御端子との間に設けられた第１の
抵抗器と、前記直列接続された二つのコンデンサの接続
点と前記第２の電界効果トランジスタのドレイン又はソ
ースのいずれか一方の端子間に設けられた接続線路と、
前記第２の電界効果トランジスタのゲートをグランド間
に設けられた第２の抵抗器と、前記第２の電界効果トラ
ンジスタの他方の端子と前記制御端子との間に設けられ
た第３の抵抗器と、前記第２の電界効果トランジスタの
他方の端子とグランド間に設けられたコンデンサとで構
成したものであり、第３の態様としては、上記構成に加
え、前記直列に接続された二つのコンデンサにインダク
タを並列に接続したものである。
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体スイッチ回路の第１の態様は、入出力端子間に設
けた電界効果トランジスタのドレインとソース間のチャ
ンネル部分を信号の通路にする第１の電界効果トランジ
スタと、前記第１の入出力端子と前記第１の電界効果ト
ランジスタのドレイン又はソースのいずれか一方の端子
間に設けられた第１のコンデンサと、前記第２の入出力
端子と前記第１の電界効果トランジスタの他方の端子間
に設けられた第２のコンデンサと、前記信号の通路をグ
ランドに落とすことでアイソレーションを確保するため
の第２の電界効果トランジスタとからなる半導体スイッ
チ回路において、前記第２のコンデンサを構成する直列
接続された二つのコンデンサと、前記第１及び第２の電
界効果トランジスタをスイッチング制御するための制御
端子と、前記第１の電界効果トランジスタのゲートをグ
ランドに接続する第１の抵抗器と、前記第１の電界効果
トランジスタの前記他方の端子と前記制御端子との間に
設けられた第２の抵抗器と、前記第２の電界効果トラン
ジスタのドレイン又はソースのいずれか一方の端子に接
続される電源と、前記直列接続された二つのコンデンサ
の接続点と前記第２の電界効果トランジスタの前記一方
の端子間に設けられた接続線路と、前記第２の電界効果
トランジスタのゲートと前記制御端子との間に設けられ
た第３の抵抗器と、前記第２の電界効果トランジスタの
他方の端子とグランド間に設けられたコンデンサとで構
成したものであり、第２の態様としては、入出力端子間
に設けた電界効果トランジスタのドレインとソース間の
チャンネル部分を信号の通路にする第１の電界効果トラ
ンジスタと、前記第１の入出力端子と前記第１の電界効
果トランジスタのドレイン又はソースのいずれか一方の
端子間に設けられた第１のコンデンサと、前記第２の入
出力端子と前記第１の電界効果トランジスタの他方の端
子間に設けられた第２のコンデンサと、前記信号の通路
をグランドに落とすことでアイソレーションを確保する
ための第２の電界効果トランジスタとからなる半導体ス
イッチ回路において、前記第２のコンデンサを構成する
直列接続された二つのコンデンサと、前記第１及び第２
の電界効果トランジスタをスイッチング制御するための
制御端子と、前記第１の電界効果トランジスタの他方の
端子に接続される電源と、前記第１の電界効果トランジ
スタのゲートと前記制御端子との間に設けられた第１の
抵抗器と、前記直列接続された二つのコンデンサの接続
点と前記第２の電界効果トランジスタのドレイン又はソ
ースのいずれか一方の端子間に設けられた接続線路と、
前記第２の電界効果トランジスタのゲートをグランド間
に設けられた第２の抵抗器と、前記第２の電界効果トラ
ンジスタの他方の端子と前記制御端子との間に設けられ
た第３の抵抗器と、前記第２の電界効果トランジスタの
他方の端子とグランド間に設けられたコンデンサとで構
成したものであり、第３の態様としては、上記構成に加
え、前記直列に接続された二つのコンデンサにインダク
タを並列に接続したものである。
【０００８】又、本発明に係わる半導体スイッチ回路制
御方法の態様としては、 入出力端子間に設けた電界効果
トランジスタのドレインとソース間のチャンネル部分を
信号の通路とする第１の電界効果トランジスタと、前記
信号の通路をグランドに落としてアイソレーションを得
る第２の電界効果トランジスタとから成る半導体スイッ
チ回路の制御方法において、前記第１の電界効果トラン
ジスタのゲートに制御電圧を印加すると共に、第２の電
界効果トランジスタのソース又はドレインに前記制御電
圧と同一の制御電圧を印加して第１及び第２の電界効果
トランジスタをスイッチング制御するものである。
御方法の態様としては、 入出力端子間に設けた電界効果
トランジスタのドレインとソース間のチャンネル部分を
信号の通路とする第１の電界効果トランジスタと、前記
信号の通路をグランドに落としてアイソレーションを得
る第２の電界効果トランジスタとから成る半導体スイッ
チ回路の制御方法において、前記第１の電界効果トラン
ジスタのゲートに制御電圧を印加すると共に、第２の電
界効果トランジスタのソース又はドレインに前記制御電
圧と同一の制御電圧を印加して第１及び第２の電界効果
トランジスタをスイッチング制御するものである。
【０００９】又、本発明に係わるアッテネータ回路の第
１の態様は、入出力端子間に設けた電界効果トランジス
タのドレインとソース間のチャンネル部分を信号の通路
にする第１の電界効果トランジスタと、前記第１の入出
力端子と前記第１の電界効果トランジスタのドレイン又
はソースのいずれか一方の端子間に設けられた第１のコ
ンデンサと、前記第２の入出力端子と前記第１の電界効
果トランジスタの他方の端子間に設けられた直列に接続
された第２及び第３のコンデンサと、前記信号の通路を
グランドに落とすことを可能にした第２の電界効果トラ
ンジスタと、前記第１及び第２の電界効果トランジスタ
を制御するための制御端子と、前記第１の電界効果トラ
ンジスタのゲートをグランドに接続する第１の抵抗器
と、前記第１の電界効果トランジスタの前記他方の端子
と前記制御端子との間に設けられた第２の抵抗器と、前
記第２の電界効果トランジスタのドレイン又はソースの
いずれか一方の端子に接続される電源と、前記直列接続
された二つのコンデンサの接続点と前記第２の電界効果
トランジスタの前記一方の端子間に設けられた接続線路
と、前記第２の電界効果トランジスタのゲートと前記制
御端子との間に設けられた第３の抵抗器と、前記第２の
電界効果トランジスタの他方の端子とグランド間に設け
られた第４のコンデンサとで構成したものであり、第２
の態様としては、入出力端子間に設けた電界効果トラン
ジスタのドレインとソース間のチャンネル部分を信号の
通路にする第１の電界効果トランジスタと、前記第１の
入出力端子と前記第１の電界効果トランジスタのドレイ
ン又はソースのいずれか一方の端子間に設けられた第１
のコンデンサと、前記第２の入出力端子と前記第１の電
界効果トランジスタの他方の端子間に設けられた直列に
接続された第２及び第３のコンデンサと、前記信号の通
路をグランドに落とすことを可能にした第２の電界効果
トランジスタと、前記第１及び第２の電界効果トランジ
スタを制御するための制御端子と、前記第１の電界効果
トランジスタの他方の端子に接続される電源と、前記第
１の電界効果トランジスタのゲートと前記制御端子との
間に設けられた第１の抵抗器と、前記直列接続された二
つのコンデンサの接続点と前記第２の電界効果トランジ
スタのドレイン又はソースのいずれか一方の端子間に設
けられた接続線路と、前記第２の電界効果トランジスタ
のゲートとグランド間に設けられた第２の抵抗器と、前
記第２の電界効果トランジスタの他方の端子と前記制御
端子との間に設けられた第３の抵抗器と、前記第２の電
界効果トランジスタの他方の端子とグランド間に設けら
れたコンデンサとで構成したものであり、第３の態様と
しては、上記構成に加え、前記直列に接続された二つの
コンデンサにインダクタを並列に接続したものであり、
第４の態様としては、前記アッテネータ回路の出力を増
幅器に導き、この増幅器の増幅度を前記制御電圧で同時
に制御することを特徴とするものである。
１の態様は、入出力端子間に設けた電界効果トランジス
タのドレインとソース間のチャンネル部分を信号の通路
にする第１の電界効果トランジスタと、前記第１の入出
力端子と前記第１の電界効果トランジスタのドレイン又
はソースのいずれか一方の端子間に設けられた第１のコ
ンデンサと、前記第２の入出力端子と前記第１の電界効
果トランジスタの他方の端子間に設けられた直列に接続
された第２及び第３のコンデンサと、前記信号の通路を
グランドに落とすことを可能にした第２の電界効果トラ
ンジスタと、前記第１及び第２の電界効果トランジスタ
を制御するための制御端子と、前記第１の電界効果トラ
ンジスタのゲートをグランドに接続する第１の抵抗器
と、前記第１の電界効果トランジスタの前記他方の端子
と前記制御端子との間に設けられた第２の抵抗器と、前
記第２の電界効果トランジスタのドレイン又はソースの
いずれか一方の端子に接続される電源と、前記直列接続
された二つのコンデンサの接続点と前記第２の電界効果
トランジスタの前記一方の端子間に設けられた接続線路
と、前記第２の電界効果トランジスタのゲートと前記制
御端子との間に設けられた第３の抵抗器と、前記第２の
電界効果トランジスタの他方の端子とグランド間に設け
られた第４のコンデンサとで構成したものであり、第２
の態様としては、入出力端子間に設けた電界効果トラン
ジスタのドレインとソース間のチャンネル部分を信号の
通路にする第１の電界効果トランジスタと、前記第１の
入出力端子と前記第１の電界効果トランジスタのドレイ
ン又はソースのいずれか一方の端子間に設けられた第１
のコンデンサと、前記第２の入出力端子と前記第１の電
界効果トランジスタの他方の端子間に設けられた直列に
接続された第２及び第３のコンデンサと、前記信号の通
路をグランドに落とすことを可能にした第２の電界効果
トランジスタと、前記第１及び第２の電界効果トランジ
スタを制御するための制御端子と、前記第１の電界効果
トランジスタの他方の端子に接続される電源と、前記第
１の電界効果トランジスタのゲートと前記制御端子との
間に設けられた第１の抵抗器と、前記直列接続された二
つのコンデンサの接続点と前記第２の電界効果トランジ
スタのドレイン又はソースのいずれか一方の端子間に設
けられた接続線路と、前記第２の電界効果トランジスタ
のゲートとグランド間に設けられた第２の抵抗器と、前
記第２の電界効果トランジスタの他方の端子と前記制御
端子との間に設けられた第３の抵抗器と、前記第２の電
界効果トランジスタの他方の端子とグランド間に設けら
れたコンデンサとで構成したものであり、第３の態様と
しては、上記構成に加え、前記直列に接続された二つの
コンデンサにインダクタを並列に接続したものであり、
第４の態様としては、前記アッテネータ回路の出力を増
幅器に導き、この増幅器の増幅度を前記制御電圧で同時
に制御することを特徴とするものである。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１を参照すると、
ＧａＡｓで作製されたディプレッションモードの電界効
果トランジスタＦＥＴ１のドレイン側には入力信号端子
１が信号入力側コンデンサ４を介して接続されており、
ソース側には入力信号が通過するコンデンサ５とＦＥＴ
１のソースの電位を決定するためにＦＥＴ１のソース抵
抗８を介して制御端子３が接続されている。コンデンサ
５からはそれと直列に接続された信号出力側コンデンサ
６を介して出力信号端子２が設けられ、またコンデンサ
５，６の接続点Ｊにドレインを接続したＦＥＴ２のソー
スはコンデンサ１０を介して接地されている。ＦＥＴ２
のゲートは、ゲート抵抗９を介して制御端子３に接続さ
れており、ＦＥＴ１のソース、ドレインと同電位とな
る。また、ＦＥＴ２のドレイン、ソースは、固定電圧を
印加する抵抗１２を介して固定電圧印加端子１１に接続
されており、ＦＥＴ２のドレイン、ソースの電位を固定
している。 以上の構成をとるスイッチ回路において、
ＦＥＴ１のゲート幅は大きくして、入力ロスを少なく
し、直列接続コンデンサ４、５、６も入力信号のロスが
少なくなる様にコンデンサの値を大きくしている。
て図面を参照して詳細に説明する。図１を参照すると、
ＧａＡｓで作製されたディプレッションモードの電界効
果トランジスタＦＥＴ１のドレイン側には入力信号端子
１が信号入力側コンデンサ４を介して接続されており、
ソース側には入力信号が通過するコンデンサ５とＦＥＴ
１のソースの電位を決定するためにＦＥＴ１のソース抵
抗８を介して制御端子３が接続されている。コンデンサ
５からはそれと直列に接続された信号出力側コンデンサ
６を介して出力信号端子２が設けられ、またコンデンサ
５，６の接続点Ｊにドレインを接続したＦＥＴ２のソー
スはコンデンサ１０を介して接地されている。ＦＥＴ２
のゲートは、ゲート抵抗９を介して制御端子３に接続さ
れており、ＦＥＴ１のソース、ドレインと同電位とな
る。また、ＦＥＴ２のドレイン、ソースは、固定電圧を
印加する抵抗１２を介して固定電圧印加端子１１に接続
されており、ＦＥＴ２のドレイン、ソースの電位を固定
している。 以上の構成をとるスイッチ回路において、
ＦＥＴ１のゲート幅は大きくして、入力ロスを少なく
し、直列接続コンデンサ４、５、６も入力信号のロスが
少なくなる様にコンデンサの値を大きくしている。
【００１１】また、電位を与える抵抗８、１２は、極力
大きくし、入力信号に対してロスを少なくする様に抵抗
値を大きくする方が望ましい。ＦＥＴ２のゲート幅はＦ
ＥＴ２のＯＮ状態時、ＦＥＴ１からの漏れ信号を確実に
接地し、ＯＦＦ時、入力信号の振幅に対してＯＦＦ状態
を確実に保つように決められている。コンデンサ１０は
ＦＥＴ２の電位を保つだけでなく、ＦＥＴ２がＯＮ状態
時にＦＥＴ１からの漏れ信号を十分に接地するために充
分大きな値であることが望ましい。
大きくし、入力信号に対してロスを少なくする様に抵抗
値を大きくする方が望ましい。ＦＥＴ２のゲート幅はＦ
ＥＴ２のＯＮ状態時、ＦＥＴ１からの漏れ信号を確実に
接地し、ＯＦＦ時、入力信号の振幅に対してＯＦＦ状態
を確実に保つように決められている。コンデンサ１０は
ＦＥＴ２の電位を保つだけでなく、ＦＥＴ２がＯＮ状態
時にＦＥＴ１からの漏れ信号を十分に接地するために充
分大きな値であることが望ましい。
【００１２】次に、本発明の実施の形態の動作につい
て、図１，２を参照して詳細に説明する。今、制御端子
３の電位が０(V) であるとすると、ＦＥＴ１の（ゲート
電位）＝（ドレイン電位）＝（ソース電位）＝０(V) で
あるから、ＦＥＴ１はＯＮ状態（抵抗ＲON）となる。一
方、ＦＥＴ２はコンデンサ５、６、１０により、ドレイ
ン電位とソース電位は、固定印加電位端子１１の電位＋
Ｖ(V) と同電位の＋Ｖ(V ) に保たれるのでＦＥＴ２はＯ
ＦＦ状態となる。従って、入力信号端１から入力された
信号はコンデンサ４→ＲON→コンデンサ５→コンデンサ
６→出力信号端２の経路で出力される。
て、図１，２を参照して詳細に説明する。今、制御端子
３の電位が０(V) であるとすると、ＦＥＴ１の（ゲート
電位）＝（ドレイン電位）＝（ソース電位）＝０(V) で
あるから、ＦＥＴ１はＯＮ状態（抵抗ＲON）となる。一
方、ＦＥＴ２はコンデンサ５、６、１０により、ドレイ
ン電位とソース電位は、固定印加電位端子１１の電位＋
Ｖ(V) と同電位の＋Ｖ(V ) に保たれるのでＦＥＴ２はＯ
ＦＦ状態となる。従って、入力信号端１から入力された
信号はコンデンサ４→ＲON→コンデンサ５→コンデンサ
６→出力信号端２の経路で出力される。
【００１３】逆に、制御端子３の電位を＋Ｖに変える
と、ＦＥＴ１のゲート電位は常に０V、ソース電位は、
コンデンサ４．５があるため＋Ｖ(V) に保たれるので、
ＦＥＴ１はＯＦＦ状態、またＦＥＴ２の（ドレイン電
位）＝（ソース電位）＝（ゲート電位）＝＋Ｖ(V) とな
り、ＦＥＴ２はＯＮ状態となることから、入力信号は、
まずＦＥＴ１で遮断され、たとえ信号が漏れても、ＦＥ
Ｔ２（抵抗Ｒ’ON）、コンデンサ１０を介して接地され
るため出力信号端子２には出力されない、以上の状態を
表１にまとめた。
と、ＦＥＴ１のゲート電位は常に０V、ソース電位は、
コンデンサ４．５があるため＋Ｖ(V) に保たれるので、
ＦＥＴ１はＯＦＦ状態、またＦＥＴ２の（ドレイン電
位）＝（ソース電位）＝（ゲート電位）＝＋Ｖ(V) とな
り、ＦＥＴ２はＯＮ状態となることから、入力信号は、
まずＦＥＴ１で遮断され、たとえ信号が漏れても、ＦＥ
Ｔ２（抵抗Ｒ’ON）、コンデンサ１０を介して接地され
るため出力信号端子２には出力されない、以上の状態を
表１にまとめた。
【００１４】更に、制御端子３の電圧を０→＋Ｖ
(V) に、徐々に変化させることで、本スイッチ回路はア
ッテネータ回路としても動作させることができる。この
特性例を図７（ａ）に示す。ＦＥＴ１のＯＮ状態での挿
入損失を−Ａ〔ｄＢ〕、ＯＦＦ状態での挿入損失を−Ｃ
〔ｄＢ〕とすると、制御端子３の電圧を０→＋Ｖ(V) 変
化すると、制御端子の電圧が変化することでＯＮ抵抗が
変化し、このため、−Ａ〜−Ｃ〔ｄＢ〕にアッテネータ
量を変化することができる。
(V) に、徐々に変化させることで、本スイッチ回路はア
ッテネータ回路としても動作させることができる。この
特性例を図７（ａ）に示す。ＦＥＴ１のＯＮ状態での挿
入損失を−Ａ〔ｄＢ〕、ＯＦＦ状態での挿入損失を−Ｃ
〔ｄＢ〕とすると、制御端子３の電圧を０→＋Ｖ(V) 変
化すると、制御端子の電圧が変化することでＯＮ抵抗が
変化し、このため、−Ａ〜−Ｃ〔ｄＢ〕にアッテネータ
量を変化することができる。
【００１５】
【実施例】以下に、本発明に係わる半導体スイッチ回
路、この回路の制御方法及びアッテネータ回路の具体例
を図面を参照しながら詳細に説明する。図１、２は本発
明に係わる半導体スイッチ回路の具体例を示す回路図で
あり、図１に示すように、入出力端子１、２間に設けた
電界効果トランジスタのドレインとソース間のチャンネ
ル部分を信号の通路にする第１の電界効果トランジスタ
ＦＥＴ１と、前記第１の入出力端子１と前記第１の電界
効果トランジスタＦＥＴ１のドレイン又はソースのいず
れか一方の端子間に設けられた第１のコンデンサ４と、
前記第２の入出力端子２と前記第１の電界効果トランジ
スタＦＥＴ１の他方の端子間に設けられた第２のコンデ
ンサ５、６と、前記信号の通路をグランドＧＮＤに落と
すことでアイソレーションを確保するための第２の電界
効果トランジスタＦＥＴ２とからなる半導体スイッチ回
路において、前記第２のコンデンサを構成する直列接続
された二つのコンデンサ５、６と、前記第１及び第２の
電界効果トランジスタをスイッチング制御するための制
御端子３と、前記第１の電界効果トランジスタＦＥＴ１
のゲートをグランドＧＮＤに接続する第１の抵抗器７
と、前記第１の電界効果トランジスタＦＥＴ１の前記他
方の端子と前記制御端子３との間に設けられた第２の抵
抗器８と、前記第２の電界効果トランジスタＦＥＴ２の
ドレイン又はソースのいずれか一方の端子に接続される
電源Ｐと、前記直列接続された二つのコンデンサ５、６
の接続点Ｊと前記第２の電界効果トランジスタＦＥＴ２
の前記一方の端子間に設けられた接続線路Ｗと、前記第
２の電界効果トランジスタＦＥＴ２のゲートと前記制御
端子３との間に設けられた第３の抵抗器９と、前記第２
の電界効果トランジスタＦＥＴ２の他方の端子とグラン
ドＧＮＤ間に設けられたコンデンサ１０とで構成した半
導体スイッチ回路が示されている。
路、この回路の制御方法及びアッテネータ回路の具体例
を図面を参照しながら詳細に説明する。図１、２は本発
明に係わる半導体スイッチ回路の具体例を示す回路図で
あり、図１に示すように、入出力端子１、２間に設けた
電界効果トランジスタのドレインとソース間のチャンネ
ル部分を信号の通路にする第１の電界効果トランジスタ
ＦＥＴ１と、前記第１の入出力端子１と前記第１の電界
効果トランジスタＦＥＴ１のドレイン又はソースのいず
れか一方の端子間に設けられた第１のコンデンサ４と、
前記第２の入出力端子２と前記第１の電界効果トランジ
スタＦＥＴ１の他方の端子間に設けられた第２のコンデ
ンサ５、６と、前記信号の通路をグランドＧＮＤに落と
すことでアイソレーションを確保するための第２の電界
効果トランジスタＦＥＴ２とからなる半導体スイッチ回
路において、前記第２のコンデンサを構成する直列接続
された二つのコンデンサ５、６と、前記第１及び第２の
電界効果トランジスタをスイッチング制御するための制
御端子３と、前記第１の電界効果トランジスタＦＥＴ１
のゲートをグランドＧＮＤに接続する第１の抵抗器７
と、前記第１の電界効果トランジスタＦＥＴ１の前記他
方の端子と前記制御端子３との間に設けられた第２の抵
抗器８と、前記第２の電界効果トランジスタＦＥＴ２の
ドレイン又はソースのいずれか一方の端子に接続される
電源Ｐと、前記直列接続された二つのコンデンサ５、６
の接続点Ｊと前記第２の電界効果トランジスタＦＥＴ２
の前記一方の端子間に設けられた接続線路Ｗと、前記第
２の電界効果トランジスタＦＥＴ２のゲートと前記制御
端子３との間に設けられた第３の抵抗器９と、前記第２
の電界効果トランジスタＦＥＴ２の他方の端子とグラン
ドＧＮＤ間に設けられたコンデンサ１０とで構成した半
導体スイッチ回路が示されている。
【００１６】本発明の第１の具体例を更に詳細に説明す
ると、本発明の実施例は、厚さが１４０μｍ厚のＧａＡ
ｓ基板上にディプレッションモードの電界効果トランジ
スタ（ＦＥＴ）とＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔ
ｅｒ−Ｍｅｔａｌ）構造のコンデンサ、厚さ２．３μｍ
の金メッキ配線で形成されるインダクタンス、イオン注
入により形成されるシート抵抗１ｋΩを用いることによ
り形成される。シリーズのＦＥＴ１にはゲート幅１ｍ
ｍ、並列のＦＥＴ２には４００μｍのＦＥＴを用い、コ
ンデンサはすべて５ｐＦ、抵抗はすべて５ｋΩ、ＦＥＴ
のしきい値電圧Ｖ thを−１．５ｖとする。固定電圧印加
端子１１には＋３．０ｖ、制御端子３には０(V) と＋
３．０(V) を印加するものとする。
ると、本発明の実施例は、厚さが１４０μｍ厚のＧａＡ
ｓ基板上にディプレッションモードの電界効果トランジ
スタ（ＦＥＴ）とＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔ
ｅｒ−Ｍｅｔａｌ）構造のコンデンサ、厚さ２．３μｍ
の金メッキ配線で形成されるインダクタンス、イオン注
入により形成されるシート抵抗１ｋΩを用いることによ
り形成される。シリーズのＦＥＴ１にはゲート幅１ｍ
ｍ、並列のＦＥＴ２には４００μｍのＦＥＴを用い、コ
ンデンサはすべて５ｐＦ、抵抗はすべて５ｋΩ、ＦＥＴ
のしきい値電圧Ｖ thを−１．５ｖとする。固定電圧印加
端子１１には＋３．０ｖ、制御端子３には０(V) と＋
３．０(V) を印加するものとする。
【００１７】次に、第１の具体例の動作について、図２
を参照して詳細に説明する。今、制御端子３に０(V) が
印加されているとすると、ＦＥＴ１のドレインとソース
の電位は制御端子３に同電位の０(V) となっているの
で、ＦＥＴ１のゲートが常に接地されていることから、
ＦＥＴ１のＯＮ抵抗ＲON＝２．５Ωとほぼみなされ、信
号入力端子１から入力された信号は、コンデンサ４、５
とＦＥＴ１を通過する。一方、ＦＥＴ２はゲート電位が
０ｖ、ソース、ドレインの電位は固定電圧印加端子１１
と同電位の３ｖであるから、しきい値電圧（−１．５
ｖ）以上の電位（−３．０ｖ）がＦＥＴ２のゲート電位
に印加されているのと等価であるため、ＦＥＴ２はドレ
イン−ソース間がオープンとなっている。このため、Ｆ
ＥＴ１、コンデンサ４、５を通過してきた信号は、ＦＥ
Ｔ２を介することなく、コンデンサ６を介して信号出力
端子２に出力される。この時、例えば周波数１ＧＨｚで
あれば、入力信号は約２．５〔ｄＢ〕のロスが生じる。
を参照して詳細に説明する。今、制御端子３に０(V) が
印加されているとすると、ＦＥＴ１のドレインとソース
の電位は制御端子３に同電位の０(V) となっているの
で、ＦＥＴ１のゲートが常に接地されていることから、
ＦＥＴ１のＯＮ抵抗ＲON＝２．５Ωとほぼみなされ、信
号入力端子１から入力された信号は、コンデンサ４、５
とＦＥＴ１を通過する。一方、ＦＥＴ２はゲート電位が
０ｖ、ソース、ドレインの電位は固定電圧印加端子１１
と同電位の３ｖであるから、しきい値電圧（−１．５
ｖ）以上の電位（−３．０ｖ）がＦＥＴ２のゲート電位
に印加されているのと等価であるため、ＦＥＴ２はドレ
イン−ソース間がオープンとなっている。このため、Ｆ
ＥＴ１、コンデンサ４、５を通過してきた信号は、ＦＥ
Ｔ２を介することなく、コンデンサ６を介して信号出力
端子２に出力される。この時、例えば周波数１ＧＨｚで
あれば、入力信号は約２．５〔ｄＢ〕のロスが生じる。
【００１８】逆に、制御端子３に＋３．０(V) が印加さ
れると、ＦＥＴ１のゲート電位が０ (V) 、ソース、ドレ
インは制御端子３と同電位の＋３．０(V) であるから、
ＦＥＴ１は等価的にゲートに−３．０(V) 印加されてい
ることになり、しきい値電圧−１．５ｖ以上であるから
ＦＥＴ１はオープンとなる。従って、信号入力端子１か
ら信号が入力されても信号は通過できない。
れると、ＦＥＴ１のゲート電位が０ (V) 、ソース、ドレ
インは制御端子３と同電位の＋３．０(V) であるから、
ＦＥＴ１は等価的にゲートに−３．０(V) 印加されてい
ることになり、しきい値電圧−１．５ｖ以上であるから
ＦＥＴ１はオープンとなる。従って、信号入力端子１か
ら信号が入力されても信号は通過できない。
【００１９】又、ＦＥＴ１を通過した漏洩信号は、コン
デンサ５、ＦＥＴ２、コンデンサ１０を通りグランドＧ
ＮＤに導かれる。このため、端子１、２間のアイソレー
ションは確実に得られる。次に、本発明の第２の具体例
を図３を参照して説明する。図３には、入出力端子１、
２間に設けた電界効果トランジスタのドレインとソース
間のチャンネル部分を信号の通路にする第１の電界効果
トランジスタＦＥＴ１と、前記第１の入出力端子２と前
記第１の電界効果トランジスタＦＥＴ１のドレイン又は
ソースのいずれか一方の端子間に設けられた第１のコン
デンサ１６と、前記第２の入出力端子１と前記第１の電
界効果トランジスタＦＥＴ１の他方の端子間に設けられ
た第２のコンデンサ１４、１５と、前記信号の通路をグ
ランドに落とすことでアイソレーションを確保するため
の第２の電界効果トランジスタＦＥＴ２とからなる半導
体スイッチ回路において、前記第２のコンデンサを構成
する直列接続された二つのコンデンサ１４、１５と、前
記第１及び第２の電界効果トランジスタをスイッチング
制御するための制御端子３と、前記第１の電界効果トラ
ンジスタＦＥＴ１の他方の端子に接続される電源Ｐと、
前記第１の電界効果トランジスタＦＥＴ１のゲートと前
記制御端子３との間に設けられた第１の抵抗器１９と、
前記直列接続された二つのコンデンサ１４、１５の接続
点Ｊと前記第２の電界効果トランジスタＦＥＴ２のドレ
イン又はソースのいずれか一方の端子間に設けられた接
続線路Ｗと、前記第２の電界効果トランジスタＦＥＴ２
のゲートとグランドＧＮＤ間に設けられた第２の抵抗器
１７と、前記第２の電界効果トランジスタＦＥＴ２の他
方の端子と前記制御端子３との間に設けられた第３の抵
抗器１８と、前記第２の電界効果トランジスタＦＥＴ２
の他方の端子とグランドＧＮＤ間に設けられたコンデン
サ１０とで構成した半導体スイッチ回路が示されてい
る。
デンサ５、ＦＥＴ２、コンデンサ１０を通りグランドＧ
ＮＤに導かれる。このため、端子１、２間のアイソレー
ションは確実に得られる。次に、本発明の第２の具体例
を図３を参照して説明する。図３には、入出力端子１、
２間に設けた電界効果トランジスタのドレインとソース
間のチャンネル部分を信号の通路にする第１の電界効果
トランジスタＦＥＴ１と、前記第１の入出力端子２と前
記第１の電界効果トランジスタＦＥＴ１のドレイン又は
ソースのいずれか一方の端子間に設けられた第１のコン
デンサ１６と、前記第２の入出力端子１と前記第１の電
界効果トランジスタＦＥＴ１の他方の端子間に設けられ
た第２のコンデンサ１４、１５と、前記信号の通路をグ
ランドに落とすことでアイソレーションを確保するため
の第２の電界効果トランジスタＦＥＴ２とからなる半導
体スイッチ回路において、前記第２のコンデンサを構成
する直列接続された二つのコンデンサ１４、１５と、前
記第１及び第２の電界効果トランジスタをスイッチング
制御するための制御端子３と、前記第１の電界効果トラ
ンジスタＦＥＴ１の他方の端子に接続される電源Ｐと、
前記第１の電界効果トランジスタＦＥＴ１のゲートと前
記制御端子３との間に設けられた第１の抵抗器１９と、
前記直列接続された二つのコンデンサ１４、１５の接続
点Ｊと前記第２の電界効果トランジスタＦＥＴ２のドレ
イン又はソースのいずれか一方の端子間に設けられた接
続線路Ｗと、前記第２の電界効果トランジスタＦＥＴ２
のゲートとグランドＧＮＤ間に設けられた第２の抵抗器
１７と、前記第２の電界効果トランジスタＦＥＴ２の他
方の端子と前記制御端子３との間に設けられた第３の抵
抗器１８と、前記第２の電界効果トランジスタＦＥＴ２
の他方の端子とグランドＧＮＤ間に設けられたコンデン
サ１０とで構成した半導体スイッチ回路が示されてい
る。
【００２０】又、前記直列に接続された二つのコンデン
サ１４、１５にインダクタ１３を並列に接続した半導体
スイッチ回路が示されている。次に、本発明の第２の具
体例について、図３に基づき更に説明すると、図３の回
路は、インダクタンスＬのインダクタ１３をコンデンサ
１４、１５に並列に接続することで、コンデンサ１４、
１５の総合キャパシタＣと共振共波数
サ１４、１５にインダクタ１３を並列に接続した半導体
スイッチ回路が示されている。次に、本発明の第２の具
体例について、図３に基づき更に説明すると、図３の回
路は、インダクタンスＬのインダクタ１３をコンデンサ
１４、１５に並列に接続することで、コンデンサ１４、
１５の総合キャパシタＣと共振共波数
【００２１】
【数１】
【００２２】で共振する回路構成となっており、今、図
３（ｂ）に示されるＯＦＦ状態の時、入出力端子１から
入力された信号はコンデンサ（容量Ｃ1 ）１４と、イン
ダクタ１３（Ｌ）とコンデンサ１５（容量Ｃ2 ）とが直
列共振回路を構成する経路との２経路を介してＦＥＴ２
に信号が入力され、ＦＥＴ２のＯＮ抵抗Ｒ’ONとコンデ
ンサ１０を介して接地される。ここで直列共振回路の共
振周波数
３（ｂ）に示されるＯＦＦ状態の時、入出力端子１から
入力された信号はコンデンサ（容量Ｃ1 ）１４と、イン
ダクタ１３（Ｌ）とコンデンサ１５（容量Ｃ2 ）とが直
列共振回路を構成する経路との２経路を介してＦＥＴ２
に信号が入力され、ＦＥＴ２のＯＮ抵抗Ｒ’ONとコンデ
ンサ１０を介して接地される。ここで直列共振回路の共
振周波数
【００２３】
【数２】
【００２４】を所望の周波数に設定すると、ＯＦＦ時に
はコンデンサ１４のインピーダンスよりもインピーダン
スの低い直列共振回路を構成するインダクタ１３とコン
デンサ１５とを入力信号が通過することで、接地性が向
上する。また、ＯＮ状態の時、入力信号端子１から入力
した信号は、並列共振回路を構成するインダクタ１３と
総合キャパシタＣの共振周波数ｆが所望の周波数に影響
を及ぼさない周波数に設定することにより、ＯＮ状態で
は、入出力端子１から入力された信号は、インダクタ１
３及び、ＦＥＴ１、コンデンサ１６を介して入出力端子
２に出力されることで入力信号のロス（損失）が低減さ
れる。例えば、Ｃ 1 ＝１ｐＦ、Ｃ2 ＝１０ｐＦ、Ｌ＝
２．５ｎＨとすると、ＯＮ時の並列共振回路の共振周波
数
はコンデンサ１４のインピーダンスよりもインピーダン
スの低い直列共振回路を構成するインダクタ１３とコン
デンサ１５とを入力信号が通過することで、接地性が向
上する。また、ＯＮ状態の時、入力信号端子１から入力
した信号は、並列共振回路を構成するインダクタ１３と
総合キャパシタＣの共振周波数ｆが所望の周波数に影響
を及ぼさない周波数に設定することにより、ＯＮ状態で
は、入出力端子１から入力された信号は、インダクタ１
３及び、ＦＥＴ１、コンデンサ１６を介して入出力端子
２に出力されることで入力信号のロス（損失）が低減さ
れる。例えば、Ｃ 1 ＝１ｐＦ、Ｃ2 ＝１０ｐＦ、Ｌ＝
２．５ｎＨとすると、ＯＮ時の並列共振回路の共振周波
数
【００２５】
【数３】
【００２６】、ＯＦＦ時の直列共振回路周波数
【００２７】
【数４】
【００２８】となり、入力信号の周波数が１ＧＨｚであ
れば、ＯＮ時はインダクタがない時の通過インピーダン
スＺ＝１／ωＣ＝１７５Ωに比べ、インダクタ１３のイ
ンピーダンスＺ1 ＝ωＬ＝１５．７Ωとなり損失は１／
１０以下に低減される。例えばＺ＝１５．７Ωをコンデ
ンサで実現しようとすればＣ＝１０ｐＦ必要であるか
ら、この場合、Ｃ1 ＝Ｃ2 ＝２０ｐＦとなり、集積回路
上ではＣ1 ＝１ｐＦ、Ｃ2 ＝１０ｐＦ、Ｌ＝２．５ｎＨ
に比べれば大きな面積が必要となる。また、この時のス
イッチ回路の通過損失は、図１の通過損失が（コンデン
サ１４、１５、１６各々０．５〔ｄＢ〕、ＦＥＴ１
１．０〔ｄＢ〕として）２．５〔ｄＢ〕とすると、図３
はインダクタ１３のロスを０．１〔ｄＢ〕としても、
（コンデンサ１６とＦＥＴ１のロスだけであるから）
１．６〔ｄＢ〕のロスとなり、ほぼ１〔ｄＢ〕の効果が
ある。
れば、ＯＮ時はインダクタがない時の通過インピーダン
スＺ＝１／ωＣ＝１７５Ωに比べ、インダクタ１３のイ
ンピーダンスＺ1 ＝ωＬ＝１５．７Ωとなり損失は１／
１０以下に低減される。例えばＺ＝１５．７Ωをコンデ
ンサで実現しようとすればＣ＝１０ｐＦ必要であるか
ら、この場合、Ｃ1 ＝Ｃ2 ＝２０ｐＦとなり、集積回路
上ではＣ1 ＝１ｐＦ、Ｃ2 ＝１０ｐＦ、Ｌ＝２．５ｎＨ
に比べれば大きな面積が必要となる。また、この時のス
イッチ回路の通過損失は、図１の通過損失が（コンデン
サ１４、１５、１６各々０．５〔ｄＢ〕、ＦＥＴ１
１．０〔ｄＢ〕として）２．５〔ｄＢ〕とすると、図３
はインダクタ１３のロスを０．１〔ｄＢ〕としても、
（コンデンサ１６とＦＥＴ１のロスだけであるから）
１．６〔ｄＢ〕のロスとなり、ほぼ１〔ｄＢ〕の効果が
ある。
【００２９】次に、本発明の第３の具体例について図
４、７を参照して説明する。図１で示されるスイッチ回
路の制御端子３に、２つの印加電圧を設定するのではな
く、連続的に変化する電圧を加えることにより、ゲイン
コントロール回路として使用するものである。図１で示
したスイッチ回路の入出力端子２に増幅器１４の入力側
を接続しゲインコントロール増幅器を構成する。図１で
示したスイッチ回路のＯＮ状態での挿入損失（ロス）が
−Ａ〔ｄＢ〕であるから、増幅器の利得をＢ〔ｄＢ〕と
すると、図４に示されるゲインコントロール増幅器の利
得はＢ−Ａ〔ｄＢ〕となり、制御端子３の電圧を０→＋
Ｖ[V] に変化させた時の特性例は図７（ｂ）の様にな
る。図中の−Ｃ＋Ｂはゲインを最小にした時の利得であ
り、ゲインコントロール回路のゲイン変化量はΔＧ0 ＝
Ａ−Ｃとなる。
４、７を参照して説明する。図１で示されるスイッチ回
路の制御端子３に、２つの印加電圧を設定するのではな
く、連続的に変化する電圧を加えることにより、ゲイン
コントロール回路として使用するものである。図１で示
したスイッチ回路の入出力端子２に増幅器１４の入力側
を接続しゲインコントロール増幅器を構成する。図１で
示したスイッチ回路のＯＮ状態での挿入損失（ロス）が
−Ａ〔ｄＢ〕であるから、増幅器の利得をＢ〔ｄＢ〕と
すると、図４に示されるゲインコントロール増幅器の利
得はＢ−Ａ〔ｄＢ〕となり、制御端子３の電圧を０→＋
Ｖ[V] に変化させた時の特性例は図７（ｂ）の様にな
る。図中の−Ｃ＋Ｂはゲインを最小にした時の利得であ
り、ゲインコントロール回路のゲイン変化量はΔＧ0 ＝
Ａ−Ｃとなる。
【００３０】次に、本発明の第４の具体例について図５
を参照して説明する。図１で示されたスイッチ回路同
様、図３（ａ）で示されたスイッチ回路もゲインコント
ロール回路として使用されることは当然である。特に図
３のスイッチ回路は図１のスイッチ回路に比べ挿入損失
が小さいことから、図５に示す様にスイッチ回路を２段
にしてゲインコントロール増幅器を構成すると、スイッ
チ回路一段の時のゲイン変化量をΔＧ1 ＝Ｄ−Ｃ（Ｄ＜
Ａ）とすると、２段ではΔＧ2 ＝２（Ｄ−Ｃ）となる。
一般にＣ＞＞Ａ＞ＤであるからΔＧ2 ＞＞ΔＧ1 ＞ΔＧ
0 となりゲインコントロール量はほぼ２倍得られること
になる。この特性例を図８（ａ）に示す。
を参照して説明する。図１で示されたスイッチ回路同
様、図３（ａ）で示されたスイッチ回路もゲインコント
ロール回路として使用されることは当然である。特に図
３のスイッチ回路は図１のスイッチ回路に比べ挿入損失
が小さいことから、図５に示す様にスイッチ回路を２段
にしてゲインコントロール増幅器を構成すると、スイッ
チ回路一段の時のゲイン変化量をΔＧ1 ＝Ｄ−Ｃ（Ｄ＜
Ａ）とすると、２段ではΔＧ2 ＝２（Ｄ−Ｃ）となる。
一般にＣ＞＞Ａ＞ＤであるからΔＧ2 ＞＞ΔＧ1 ＞ΔＧ
0 となりゲインコントロール量はほぼ２倍得られること
になる。この特性例を図８（ａ）に示す。
【００３１】次に本発明の第５の具体例について図６を
参照して説明する。この例は、図４のゲインコントロー
ル回路の出力側コンデンサを取り除き増幅器１４の初段
のＦＥＴのゲートバイアスも同時に変化させることによ
り、図５同様にゲインコントロール量を大きく得ようと
するものである。図５に比べゲインコントロール回路が
１段であり、出力側コンデンサ６を取り除いているため
半導体集積回路においては小さな面積で大きなゲインコ
ントロール量が得られる利点を有している。図６を詳細
に説明すると、増幅器のＦＥＴ７がエンハンスメント型
である時、ＦＥＴ７のソースにはＦＥＴ７のソース抵抗
２７が接続されており、電位Ｖb （＞０）が与えられて
いる。制御電圧端子２１が０(V) であると、制御端子２
１から分圧抵抗２８により分圧された電位Ｖa は今、Ｖ
a ＝０[V] である。
参照して説明する。この例は、図４のゲインコントロー
ル回路の出力側コンデンサを取り除き増幅器１４の初段
のＦＥＴのゲートバイアスも同時に変化させることによ
り、図５同様にゲインコントロール量を大きく得ようと
するものである。図５に比べゲインコントロール回路が
１段であり、出力側コンデンサ６を取り除いているため
半導体集積回路においては小さな面積で大きなゲインコ
ントロール量が得られる利点を有している。図６を詳細
に説明すると、増幅器のＦＥＴ７がエンハンスメント型
である時、ＦＥＴ７のソースにはＦＥＴ７のソース抵抗
２７が接続されており、電位Ｖb （＞０）が与えられて
いる。制御電圧端子２１が０(V) であると、制御端子２
１から分圧抵抗２８により分圧された電位Ｖa は今、Ｖ
a ＝０[V] である。
【００３２】従って、ＦＥＴ１はゲートに電位０(V) 、
ソース、ドレインにはＶb[V]が印加されているためＯＦ
Ｆとなり、ＦＥＴ２はゲートにＶb[V]、ソース、ドレイ
ンには０[V] であるためＯＮとなってゲインコントロー
ル量は最小となっている。同時に増幅器の初段ＦＥＴ７
のゲートは０[V] 、ソース電位がＶb[V]となっているた
め、ＦＥＴ７はゲインがない。制御端子電圧が０ｖから
＋Ｖ(V) に近付くにつれ、ＦＥＴ１はＯＮ、ＦＥＴ２は
ＯＦＦとなり、同時に増幅器の初段ＦＥＴ７のゲートバ
イアスは浅くなり（Ｖa がＶb 以上になり）利得は最大
の−Ａ＋Ｂ〔ｄＢ〕が得られることになる。この特性例
を図８（ｂ）に示す。
ソース、ドレインにはＶb[V]が印加されているためＯＦ
Ｆとなり、ＦＥＴ２はゲートにＶb[V]、ソース、ドレイ
ンには０[V] であるためＯＮとなってゲインコントロー
ル量は最小となっている。同時に増幅器の初段ＦＥＴ７
のゲートは０[V] 、ソース電位がＶb[V]となっているた
め、ＦＥＴ７はゲインがない。制御端子電圧が０ｖから
＋Ｖ(V) に近付くにつれ、ＦＥＴ１はＯＮ、ＦＥＴ２は
ＯＦＦとなり、同時に増幅器の初段ＦＥＴ７のゲートバ
イアスは浅くなり（Ｖa がＶb 以上になり）利得は最大
の−Ａ＋Ｂ〔ｄＢ〕が得られることになる。この特性例
を図８（ｂ）に示す。
【００３３】図中、Ｅは増幅器の初段のＦＥＴ７のゲー
ト電位を−Ｖb[V]にしたときの増幅器の利得（損失）で
ある。ゲイン変化量は０→＋Ｖとした時−Ａ＋Ｂ→−Ｃ
−ＥとなるのでΔＧ3 ＝−Ａ＋Ｂ−Ｃ−Ｅ〔ｄＢ〕が得
られる。また、この具体例では、ＦＥＴのしきい値電圧
Ｖthが変動しても、増幅器の初段ＦＥＴ７のソース電位
Ｖb がＶthに伴って変化するので、ゲインコントロール
回路のゲイン変化量のバラツキが抑えられる利点があ
る。これを簡単に表２にまとめた。
ト電位を−Ｖb[V]にしたときの増幅器の利得（損失）で
ある。ゲイン変化量は０→＋Ｖとした時−Ａ＋Ｂ→−Ｃ
−ＥとなるのでΔＧ3 ＝−Ａ＋Ｂ−Ｃ−Ｅ〔ｄＢ〕が得
られる。また、この具体例では、ＦＥＴのしきい値電圧
Ｖthが変動しても、増幅器の初段ＦＥＴ７のソース電位
Ｖb がＶthに伴って変化するので、ゲインコントロール
回路のゲイン変化量のバラツキが抑えられる利点があ
る。これを簡単に表２にまとめた。
【００３４】また、具体的に１ＧＨｚで、Ａ〜Ｅの数値
を示すと、Ａ＝２．５〔ｄＢ〕、Ｂ＝１５〔ｄＢ〕、Ｃ
＝−２０〔ｄＢ〕、Ｄ＝１．６〔ｄＢ〕、Ｅ＝−３０
〔ｄＢ〕とするとゲイン変化量はそれぞれΔＧ0 ＝１
７．５〔ｄＢ〕、ΔＧ1 ＝１８．４〔ｄＢ〕、ΔＧ2 ＝
３６．８〔ｄＢ〕、ΔＧ3 ＝３７．５〔ｄＢ〕となり、
第５の具体例は小型でゲイン変化量が大きく得られ、且
つ、Ｖthの補償もできる回路となる。また、ＦＥＴはデ
ィプレッションモードにおいても図６の回路のバイアス
設定（ゲート電位、ソース電位、ドレイン電位の設定）
を変えるだけで動作することは言うまでもない。
を示すと、Ａ＝２．５〔ｄＢ〕、Ｂ＝１５〔ｄＢ〕、Ｃ
＝−２０〔ｄＢ〕、Ｄ＝１．６〔ｄＢ〕、Ｅ＝−３０
〔ｄＢ〕とするとゲイン変化量はそれぞれΔＧ0 ＝１
７．５〔ｄＢ〕、ΔＧ1 ＝１８．４〔ｄＢ〕、ΔＧ2 ＝
３６．８〔ｄＢ〕、ΔＧ3 ＝３７．５〔ｄＢ〕となり、
第５の具体例は小型でゲイン変化量が大きく得られ、且
つ、Ｖthの補償もできる回路となる。また、ＦＥＴはデ
ィプレッションモードにおいても図６の回路のバイアス
設定（ゲート電位、ソース電位、ドレイン電位の設定）
を変えるだけで動作することは言うまでもない。
【００３５】
【発明の効果】本発明は、上記したように構成したか
ら、アイソレーションの良好な半導体スイッチ回路と、
可変範囲の大なるアッテネータ回路が得られた。又、本
発明では、制御端子を少なくすることで、チップサイズ
を小型化すると共に、半導体素子の操作性、生産性を向
上させることが出来た。
ら、アイソレーションの良好な半導体スイッチ回路と、
可変範囲の大なるアッテネータ回路が得られた。又、本
発明では、制御端子を少なくすることで、チップサイズ
を小型化すると共に、半導体素子の操作性、生産性を向
上させることが出来た。
【００３６】特に、マイクロ波領域での高周波動作で
は、パッケージのピン配分を制御ピンから接地ピンに変
えることで接地ピン数が増え安定して動作させることが
可能になる。
は、パッケージのピン配分を制御ピンから接地ピンに変
えることで接地ピン数が増え安定して動作させることが
可能になる。
【図１】本発明の第１の具体例の半導体スイッチの回路
図である。
図である。
【図２】図１の動作説明図である。
【図３】（ａ）は第２の具体例の回路図、（ｂ）、
（ｃ）は、第２の具体例の動作説明図である。
（ｃ）は、第２の具体例の動作説明図である。
【図４】本発明の第３の具体例の回路図である。
【図５】本発明の第４の具体例の回路図である。
【図６】本発明の第５の具体例の回路図である。
【図７】第３の具体例の動作説明図である。
【図８】（ａ）は第４の具体例の動作説明図、（ｂ）
は、第５の具体例の動作説明図である。
は、第５の具体例の動作説明図である。
【図９】従来技術の回路図である。
【図１０】従来技術の回路図である。
１ 入力信号端子 ２ 出力信号端子 ３ 制御端子 ４、５、６、１０ コンデンサ ７、８、９、１２ 抵抗 １１ 固定電圧印加端子 １３ インダクタ １４ 増幅器 ＦＥＴ１、２ 電界効果トランジスタ ＧＮＤ グランド Ｐ 電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−98078（ＪＰ，Ａ) 特開 平８−32431（ＪＰ，Ａ) 特開 平８−213891（ＪＰ，Ａ) 特開 平７−86899（ＪＰ，Ａ) 特開 平８−213893（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (8)
- 【請求項１】 入出力端子間に設けた電界効果トランジ
スタのドレインとソース間のチャンネル部分を信号の通
路にする第１の電界効果トランジスタと、 前記第１の入出力端子と前記第１の電界効果トランジス
タのドレイン又はソースのいずれか一方の端子間に設け
られた第１のコンデンサと、 前記第２の入出力端子と前記第１の電界効果トランジス
タの他方の端子間に設けられた第２のコンデンサと、 前記信号の通路をグランドに落とすことでアイソレーシ
ョンを確保するための第２の電界効果トランジスタとか
らなる半導体スイッチ回路において、 前記第２のコンデンサを構成する直列接続された二つの
コンデンサと、 前記第１及び第２の電界効果トランジスタをスイッチン
グ制御するための制御端子と、 前記第１の電界効果トランジスタのゲートをグランドに
接続する第１の抵抗器と、 前記第１の電界効果トランジスタの前記他方の端子と前
記制御端子との間に設けられた第２の抵抗器と、 前記第２の電界効果トランジスタのドレイン又はソース
のいずれか一方の端子に接続される電源と、 前記直列接続された二つのコンデンサの接続点と前記第
２の電界効果トランジスタの前記一方の端子間に設けら
れた接続線路と、 前記第２の電界効果トランジスタのゲートと前記制御端
子との間に設けられた第３の抵抗器と、 前記第２の電界効果トランジスタの他方の端子とグラン
ド間に設けられたコンデンサとで構成したことを特徴と
する半導体スイッチ回路。 - 【請求項２】 入出力端子間に設けた電界効果トランジ
スタのドレインとソース間のチャンネル部分を信号の通
路にする第１の電界効果トランジスタと、 前記第１の入出力端子と前記第１の電界効果トランジス
タのドレイン又はソースのいずれか一方の端子間に設け
られた第１のコンデンサと、 前記第２の入出力端子と前記第１の電界効果トランジス
タの他方の端子間に設けられた第２のコンデンサと、 前記信号の通路をグランドに落とすことでアイソレーシ
ョンを確保するための第２の電界効果トランジスタとか
らなる半導体スイッチ回路において、 前記第２のコンデンサを構成する直列接続された二つの
コンデンサと、 前記第１及び第２の電界効果トランジスタをスイッチン
グ制御するための制御端子と、 前記第１の電界効果トランジスタの他方の端子に接続さ
れる電源と、 前記第１の電界効果トランジスタのゲートと前記制御端
子との間に設けられた第１の抵抗器と、 前記直列接続された二つのコンデンサの接続点と前記第
２の電界効果トランジスタのドレイン又はソースのいず
れか一方の端子間に設けられた接続線路と、 前記第２の電界効果トランジスタのゲートとグランド間
に設けられた第２の抵抗器と、 前記第２の電界効果トランジスタの他方の端子と前記制
御端子との間に設けられた第３の抵抗器と、 前記第２の電界効果トランジスタの他方の端子とグラン
ド間に設けられたコンデンサとで構成したことを特徴と
する半導体スイッチ回路。 - 【請求項３】 前記直列に接続された二つのコンデンサ
にインダクタを並列に接続したことを特徴とする請求項
１又は２記載の半導体スイッチ回路。 - 【請求項４】 入出力端子間に設けた電界効果トランジ
スタのドレインとソース間のチャンネル部分を信号の通
路とする第１の電界効果トランジスタと、前記信号の通
路をグランドに落としてアイソレーションを得る第２の
電界効果トランジスタとから成る半導体スイッチ回路の
制御方法において、 前記第１の電界効果トランジスタのゲートに制御電圧を
印加すると共に、第２の電界効果トランジスタのソース
又はドレインに前記制御電圧と同一の制御電圧を印加し
て第１及び第２の電界効果トランジスタをスイッチング
制御することを特徴とする半導体スイッチ回路の制御方
法。 - 【請求項５】 入出力端子間に設けた電界効果トランジ
スタのドレインとソース間のチャンネル部分を信号の通
路にする第１の電界効果トランジスタと、 前記第１の入出力端子と前記第１の電界効果トランジス
タのドレイン又はソースのいずれか一方の端子間に設け
られた第１のコンデンサと、 前記第２の入出力端子と前記第１の電界効果トランジス
タの他方の端子間に設けられた直列に接続された第２及
び第３のコンデンサと、 前記信号の通路をグランドに落とすことを可能にした第
２の電界効果トランジスタと、 前記第１及び第２の電界効果トランジスタを制御するた
めの制御端子と、 前記第１の電界効果トランジスタのゲートをグランドに
接続する第１の抵抗器と、 前記第１の電界効果トランジスタの前記他方の端子と前
記制御端子との間に設けられた第２の抵抗器と、 前記第２の電界効果トランジスタのドレイン又はソース
のいずれか一方の端子に接続される電源と、 前記直列接続された二つのコンデンサの接続点と前記第
２の電界効果トランジスタの前記一方の端子間に設けら
れた接続線路と、 前記第２の電界効果トランジスタのゲートと前記制御端
子との間に設けられた第３の抵抗器と、 前記第２の電界効果トランジスタの他方の端子とグラン
ド間に設けられた第４のコンデンサとで構成したことを
特徴とするアッテネータ回路。 - 【請求項６】 入出力端子間に設けた電界効果トランジ
スタのドレインとソース間のチャンネル部分を信号の通
路にする第１の電界効果トランジスタと、 前記第１の入出力端子と前記第１の電界効果トランジス
タのドレイン又はソースのいずれか一方の端子間に設け
られた第１のコンデンサと、 前記第２の入出力端子と前記第１の電界効果トランジス
タの他方の端子間に設けられた直列に接続された第２及
び第３のコンデンサと、 前記信号の通路をグランドに落とすことを可能にした第
２の電界効果トランジスタと、 前記第１及び第２の電界効果トランジスタを制御するた
めの制御端子と、 前記第１の電界効果トランジスタの他方の端子に接続さ
れる電源と、 前記第１の電界効果トランジスタのゲートと前記制御端
子との間に設けられた第１の抵抗器と、 前記直列接続された二つのコンデンサの接続点と前記第
２の電界効果トランジスタのドレイン又はソースのいず
れか一方の端子間に設けられた接続線路と、 前記第２の電界効果トランジスタのゲートとグランド間
に設けられた第２の抵抗器と、 前記第２の電界効果トランジスタの他方の端子と前記制
御端子との間に設けられた第３の抵抗器と、 前記第２の電界効果トランジスタの他方の端子とグラン
ド間に設けられたコンデンサとで構成したことを特徴と
するアッテネータ回路。 - 【請求項７】 前記直列に接続された二つのコンデンサ
にインダクタを並列に接続したことを特徴とする請求項
５又は６記載のアッテネータ回路。 - 【請求項８】 前記アッテネータ回路の出力を増幅器に
導き、この増幅器の増幅度を前記制御電圧で同時に制御
することを特徴とする請求項７記載のアッテネータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09314703A JP3137055B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体スイッチ回路、この回路の制御方法及びアッテネータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09314703A JP3137055B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体スイッチ回路、この回路の制御方法及びアッテネータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150464A JPH11150464A (ja) | 1999-06-02 |
| JP3137055B2 true JP3137055B2 (ja) | 2001-02-19 |
Family
ID=18056545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09314703A Expired - Fee Related JP3137055B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体スイッチ回路、この回路の制御方法及びアッテネータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137055B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005006072A (ja) | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
| KR20060048619A (ko) | 2004-06-30 | 2006-05-18 | 마츠시타 덴끼 산교 가부시키가이샤 | 고주파 스위치 회로장치 |
| CN114296538A (zh) * | 2021-12-07 | 2022-04-08 | 广东虹勤通讯技术有限公司 | 电子设备功放电源控制电路及电子设备 |
-
1997
- 1997-11-17 JP JP09314703A patent/JP3137055B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150464A (ja) | 1999-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100389465B1 (ko) | 스위치회로및복합스위치회로 | |
| JP3249393B2 (ja) | スイッチ回路 | |
| JP3745901B2 (ja) | Ｍｅｓｆｅｔを用いたスイッチ回路 | |
| JP2964975B2 (ja) | 高周波スイッチ回路 | |
| JP3094920B2 (ja) | 半導体スイッチ | |
| US6366172B1 (en) | Semiconductor amplifier circuit and system | |
| JPH09181588A (ja) | 半導体スイッチ | |
| US6064253A (en) | Multiple stage self-biasing RF transistor circuit | |
| US7183816B2 (en) | Circuit and method for switching an electrical load on after a delay | |
| JPH11298295A (ja) | 不平衡−平衡変換器及びバランス形ミクサ | |
| JP2002043911A (ja) | 半導体スイッチ回路および半導体装置 | |
| JP3137055B2 (ja) | 半導体スイッチ回路、この回路の制御方法及びアッテネータ回路 | |
| JPH0370201A (ja) | ローデットライン形移相器 | |
| JP3474750B2 (ja) | 高周波集積回路装置および周波数変換回路装置 | |
| EP1292031A2 (en) | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit | |
| JPH08213893A (ja) | 半導体集積回路 | |
| JPH08204472A (ja) | 高周波増幅回路 | |
| JPH0918255A (ja) | 半導体装置 | |
| US6452370B1 (en) | Low noise biasing technique | |
| JP3068000B2 (ja) | フロントエンド回路 | |
| JP2002208848A (ja) | 半導体スイッチ回路 | |
| JPH11340747A (ja) | Ｍｍｉｃ低雑音増幅器 | |
| JPS63224508A (ja) | モノリシツクマイクロ波集積回路多段増幅器 | |
| JP2003008364A (ja) | 広帯域アンプモジュール | |
| JPH11186890A (ja) | 半導体スイッチ集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |