JP2003008364A - 広帯域アンプモジュール - Google Patents
広帯域アンプモジュールInfo
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- JP2003008364A JP2003008364A JP2001188968A JP2001188968A JP2003008364A JP 2003008364 A JP2003008364 A JP 2003008364A JP 2001188968 A JP2001188968 A JP 2001188968A JP 2001188968 A JP2001188968 A JP 2001188968A JP 2003008364 A JP2003008364 A JP 2003008364A
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- Japan
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- wide band
- amplifier module
- fet
- electrostatic discharge
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Abstract
(57)【要約】
【課題】静電気放電により広帯域増幅部が破壊されるの
を防止する。 【解決手段】本発明は基板４８に設けられた広帯域増幅
部２２と、前記広帯域増幅部２２に接続され前記基板４
８に設けられた入力端子ＩＮ、出力端子ＯＵＴ及びアー
ス端子ＧＮＤとよりなり、前記入力端子ＩＮとアースＧ
ＮＤ端子間及び出力端子ＯＵＴとアース端子間ＧＮＤに
静電気放電用の抵抗１４、２０を接続した広帯域アンプ
モジュールである。
を防止する。 【解決手段】本発明は基板４８に設けられた広帯域増幅
部２２と、前記広帯域増幅部２２に接続され前記基板４
８に設けられた入力端子ＩＮ、出力端子ＯＵＴ及びアー
ス端子ＧＮＤとよりなり、前記入力端子ＩＮとアースＧ
ＮＤ端子間及び出力端子ＯＵＴとアース端子間ＧＮＤに
静電気放電用の抵抗１４、２０を接続した広帯域アンプ
モジュールである。
Description
【０００１】
【発明の属する技術分野】本発明は広帯域増幅部を構成
するトランジスタが静電破壊されるのを防止した広帯域
アンプモジュ−ルに関する。
するトランジスタが静電破壊されるのを防止した広帯域
アンプモジュ−ルに関する。
【０００２】
【従来の技術】ＣＡＴＶ等においては、映像信号チャン
ネルが益々増加される傾向にある。前記映像信号チャン
ネルの１チャンネル当たりの周波数帯域幅は約６ＭＨｚ
である。前記映像チャンネルは例えば国によっては１０
０チャンネル以上あるので、少なくとも６００ＭＨｚ以
上の周波数帯域に亘って信号をひずみなく、高利得で増
幅する必要がある。
ネルが益々増加される傾向にある。前記映像信号チャン
ネルの１チャンネル当たりの周波数帯域幅は約６ＭＨｚ
である。前記映像チャンネルは例えば国によっては１０
０チャンネル以上あるので、少なくとも６００ＭＨｚ以
上の周波数帯域に亘って信号をひずみなく、高利得で増
幅する必要がある。
【０００３】従来、広帯域増幅回路はインピーダンスの
整合性等を考えて、前段及び後段にトランスを用いると
共に、負帰還回路を構成するためにコンデンサあるいは
抵抗が多く用いられている。
整合性等を考えて、前段及び後段にトランスを用いると
共に、負帰還回路を構成するためにコンデンサあるいは
抵抗が多く用いられている。
【０００４】前記トランスあるいはコンデンサは集積化
が困難なため、セラミック基板上にトランスやコンデン
サを設け、さらにトランジスタが含まれるチップを取り
付け、これらを接続し広帯域増幅回路を構成するハイブ
リットＩＣ方式の広帯域アンプモジュールが用いられて
いる。
が困難なため、セラミック基板上にトランスやコンデン
サを設け、さらにトランジスタが含まれるチップを取り
付け、これらを接続し広帯域増幅回路を構成するハイブ
リットＩＣ方式の広帯域アンプモジュールが用いられて
いる。
【０００５】図４は従来の広帯域アンプモジュールの平
面図である。セラミック基板２には広帯域増幅部１が形
成されている。前記広帯域増幅部１にはコンデンサ３を
介して入力端子ＩＮが接続されると共に、アース端子Ｇ
ＮＤ１及びアース端子ＧＮＤ２が接続されている。さら
に電源端子Ｖｄ及びコンデンサ４を介して出力端子ＯＵ
Ｔが設けられている。
面図である。セラミック基板２には広帯域増幅部１が形
成されている。前記広帯域増幅部１にはコンデンサ３を
介して入力端子ＩＮが接続されると共に、アース端子Ｇ
ＮＤ１及びアース端子ＧＮＤ２が接続されている。さら
に電源端子Ｖｄ及びコンデンサ４を介して出力端子ＯＵ
Ｔが設けられている。
【０００６】
【発明が解決しようとする課題】前述したように、広帯
域アンプモジュールは広帯域増幅回路を構成するトラン
ジスタ及び抵抗等のチップを基板に取り付けている。と
ころで広帯域増幅回路の性能を高めるため、前記トラン
ジスタとして高性能なＧａＡｓＭＥＳＦＥＴが用いられ
る。
域アンプモジュールは広帯域増幅回路を構成するトラン
ジスタ及び抵抗等のチップを基板に取り付けている。と
ころで広帯域増幅回路の性能を高めるため、前記トラン
ジスタとして高性能なＧａＡｓＭＥＳＦＥＴが用いられ
る。
【０００７】前記ＧａＡｓＭＥＳＦＥＴは静電気放電Ｅ
ＳＤ(Electrostatic Discharge)には弱く、ＥＳＤテス
トでは充分な値が得られず、広帯域アンプモジュールを
不用意に手で触った時などに静電気破壊する恐れが有
る。
ＳＤ(Electrostatic Discharge)には弱く、ＥＳＤテス
トでは充分な値が得られず、広帯域アンプモジュールを
不用意に手で触った時などに静電気破壊する恐れが有
る。
【０００８】
【課題を解決するための手段】本発明は基板に設けられ
た広帯域増幅部と、該広帯域増幅部に接続された入力端
子、出力端子及びアース端子とよりなり、同一基板上に
設けられた前記入力端子とアース端子間及び出力端子と
アース端子間に静電気放電用の抵抗を接続した広帯域ア
ンプモジュールを提供する。
た広帯域増幅部と、該広帯域増幅部に接続された入力端
子、出力端子及びアース端子とよりなり、同一基板上に
設けられた前記入力端子とアース端子間及び出力端子と
アース端子間に静電気放電用の抵抗を接続した広帯域ア
ンプモジュールを提供する。
【０００９】本発明は前記静電気放電用の抵抗にバイパ
スコンデンサを直列に接続した広帯域アンプモジュール
を提供する。
スコンデンサを直列に接続した広帯域アンプモジュール
を提供する。
【００１０】本発明は前記広帯域増幅部をＧａＡｓＭＥ
ＳＦＥＴで構成した広帯域アンプモジュールを提供す
る。
ＳＦＥＴで構成した広帯域アンプモジュールを提供す
る。
【００１１】本発明は前記静電気放電用の抵抗の抵抗値
を１．５ｋΩ〜２０ｋΩにした広帯域アンプモジュール
を提供する。
を１．５ｋΩ〜２０ｋΩにした広帯域アンプモジュール
を提供する。
【００１２】
【発明の実施の形態】本発明の広帯域アンプモジュール
を図面に従って説明する。
を図面に従って説明する。
【００１３】図1は本発明の広帯域アンプモジュールに
用いられた広帯域増幅回路の回路図である。入力トラン
ス１０は一次側巻線１１と二次側巻線１２を有し、前記
一次側巻線１１はコンデンサ１３を介して入力端子ＩＮ
に接続されている。さらに前記入力端子ＩＮは静電気放
電用の抵抗１４とバイパスコンデンサ１５を介してアー
スされると共に、高周波入力信号が加えられる。尚、前
記静電気放電用の抵抗１４は数ｋΩ〜１０ｋΩで、前記
バイパスコンデンサ１３は数１０００ｐＦ程度である。
用いられた広帯域増幅回路の回路図である。入力トラン
ス１０は一次側巻線１１と二次側巻線１２を有し、前記
一次側巻線１１はコンデンサ１３を介して入力端子ＩＮ
に接続されている。さらに前記入力端子ＩＮは静電気放
電用の抵抗１４とバイパスコンデンサ１５を介してアー
スされると共に、高周波入力信号が加えられる。尚、前
記静電気放電用の抵抗１４は数ｋΩ〜１０ｋΩで、前記
バイパスコンデンサ１３は数１０００ｐＦ程度である。
【００１４】出力トランス１６は一次側巻線１７と二次
側巻線１８を有し、前記二次側巻線１８はコンデンサ１
９を介して出力端子ＯＵＴに接続されている。前記出力
端子ＯＵＴは静電気放電用の抵抗２０とバイパスコンデ
ンサ２１を介してアースされると共に高周波出力信号が
取り出される。尚、前記静電気放電用の抵抗２０は数ｋ
Ω〜２０ｋΩで、前記バイパスコンデンサ２１は数１０
００ｐＦである。
側巻線１８を有し、前記二次側巻線１８はコンデンサ１
９を介して出力端子ＯＵＴに接続されている。前記出力
端子ＯＵＴは静電気放電用の抵抗２０とバイパスコンデ
ンサ２１を介してアースされると共に高周波出力信号が
取り出される。尚、前記静電気放電用の抵抗２０は数ｋ
Ω〜２０ｋΩで、前記バイパスコンデンサ２１は数１０
００ｐＦである。
【００１５】前記入力トランス１０の二次側巻線１２と
出力トランス１６の一次側巻線１７間には広帯域増幅部
２２を構成する上側増幅器２３と下側増幅器２４とがプ
ッシュプルに接続されている。
出力トランス１６の一次側巻線１７間には広帯域増幅部
２２を構成する上側増幅器２３と下側増幅器２４とがプ
ッシュプルに接続されている。
【００１６】前記上側増幅器２３は上側１段目のＦＥＴ
２６、上側２段目のＦＥＴ２７と上側３段目のＦＥＴ２
８とよりなり、下側増幅器２４は下側１段目のＦＥＴ３
６、下側２段目のＦＥＴ３７と下側３段目のＦＥＴ３８
とよりなる。これらＦＥＴ２６、２７、２８、及びＦＥ
Ｔ３６、３７、３８は高性能なＧａＡｓＭＥＳＦＥＴが
用いられている。
２６、上側２段目のＦＥＴ２７と上側３段目のＦＥＴ２
８とよりなり、下側増幅器２４は下側１段目のＦＥＴ３
６、下側２段目のＦＥＴ３７と下側３段目のＦＥＴ３８
とよりなる。これらＦＥＴ２６、２７、２８、及びＦＥ
Ｔ３６、３７、３８は高性能なＧａＡｓＭＥＳＦＥＴが
用いられている。
【００１７】前記上側増幅器２３の上側１段目のＦＥＴ
２６はソース接地されゲート電極が入力トランス１０の
二次側巻線１２の一端に接続されている。また上側２段
目のＦＥＴ２７はゲート接地され前記上側１段目のＦＥ
Ｔ２６のドレイン電極にソース電極が接続されている。
さらに上側３段目のＦＥＴ２８はゲート接地されソース
電極が上側２段目のＦＥＴ２７のドレイン電極に接続さ
れている。
２６はソース接地されゲート電極が入力トランス１０の
二次側巻線１２の一端に接続されている。また上側２段
目のＦＥＴ２７はゲート接地され前記上側１段目のＦＥ
Ｔ２６のドレイン電極にソース電極が接続されている。
さらに上側３段目のＦＥＴ２８はゲート接地されソース
電極が上側２段目のＦＥＴ２７のドレイン電極に接続さ
れている。
【００１８】上側３段目のＦＥＴ２８のドレイン電極は
出力トランス１６の一次側巻線１７に接続されている。
上側帰還回路２９は抵抗３０とコンデンサ３１とよりな
り、前記上側帰還回路２９は前記上側３段目のＦＥＴ２
８のドレイン電極と上側１段目のＦＥＴ２６のゲート電
極間に接続されている。
出力トランス１６の一次側巻線１７に接続されている。
上側帰還回路２９は抵抗３０とコンデンサ３１とよりな
り、前記上側帰還回路２９は前記上側３段目のＦＥＴ２
８のドレイン電極と上側１段目のＦＥＴ２６のゲート電
極間に接続されている。
【００１９】前記下側増幅器２４も上側増幅器２３と同
様な構成をなしており、下側１段目のＦＥＴ３６はソー
ス接地されゲート電極が入力トランス１０の二次巻線１
２の前記と異なる一端に接続されている。また下側２段
目のＦＥＴ３７はゲート接地され前記下側１段目のＦＥ
Ｔ３６のドレイン電極にソース電極が接続されている。
さらに下側３段目のＦＥＴ３８はゲート接地されソース
電極が下側２段目のＦＥＴ３７のドレイン電極に接続さ
れている。
様な構成をなしており、下側１段目のＦＥＴ３６はソー
ス接地されゲート電極が入力トランス１０の二次巻線１
２の前記と異なる一端に接続されている。また下側２段
目のＦＥＴ３７はゲート接地され前記下側１段目のＦＥ
Ｔ３６のドレイン電極にソース電極が接続されている。
さらに下側３段目のＦＥＴ３８はゲート接地されソース
電極が下側２段目のＦＥＴ３７のドレイン電極に接続さ
れている。
【００２０】前記下側３段目のＦＥＴ３８のドレイン電
極は出力トランス１６の一次側巻線１７に接続されてい
る。下側帰還回路３９は抵抗４０とコンデンサ４１とよ
りなり、該下側帰還回路３９は前記下側３段目のＦＥＴ
３８のドレイン電極と下側１段目のＦＥＴ３６のゲート
電極間に接続されている。
極は出力トランス１６の一次側巻線１７に接続されてい
る。下側帰還回路３９は抵抗４０とコンデンサ４１とよ
りなり、該下側帰還回路３９は前記下側３段目のＦＥＴ
３８のドレイン電極と下側１段目のＦＥＴ３６のゲート
電極間に接続されている。
【００２１】前記上側１段目のＦＥＴ２６のソース電極
と下側１段目のＦＥＴ３６のソース電極とをソース抵抗
４３を介して接続し、上側２段目のＦＥＴ２７のゲート
電極と下側2段目のＦＥＴ３７のゲート電極及び上側３
段目のＦＥＴ２８のゲート電極と下側３段目のＦＥＴ３
８のゲート電極とを夫々第１ゲート抵抗４４及び第２ゲ
ート抵抗４５で接続している。
と下側１段目のＦＥＴ３６のソース電極とをソース抵抗
４３を介して接続し、上側２段目のＦＥＴ２７のゲート
電極と下側2段目のＦＥＴ３７のゲート電極及び上側３
段目のＦＥＴ２８のゲート電極と下側３段目のＦＥＴ３
８のゲート電極とを夫々第１ゲート抵抗４４及び第２ゲ
ート抵抗４５で接続している。
【００２２】前記ソース抵抗４３はＦＥＴ２６及びＦＥ
Ｔ３６を仮想的にソース接地し、これらＦＥＴ２６及び
ＦＥＴ３６の特性のバラツキによる二次歪を除去するも
のである。また第１ゲート抵抗４４及び第２ゲート抵抗
４５はバイアス電圧を供給し、ＦＥＴ２７、ＦＥＴ３７
及びＦＥＴ２８、ＦＥＴ３８のゲート接地の動作を安定
させるものである。
Ｔ３６を仮想的にソース接地し、これらＦＥＴ２６及び
ＦＥＴ３６の特性のバラツキによる二次歪を除去するも
のである。また第１ゲート抵抗４４及び第２ゲート抵抗
４５はバイアス電圧を供給し、ＦＥＴ２７、ＦＥＴ３７
及びＦＥＴ２８、ＦＥＴ３８のゲート接地の動作を安定
させるものである。
【００２３】図２は本発明の広帯域アンプモジュールの
平面図である。セラミック基板４８には前記広帯域増幅
部２２が形成されている。前記セラミック基板４８には
コンデンサ１３を介して広帯域増幅部２２に接続された
入力端子ＩＮ及び同様にコンデンサ１９を介して広帯域
増幅部２２に接続された出力端子ＯＵＴが設けられてい
る。
平面図である。セラミック基板４８には前記広帯域増幅
部２２が形成されている。前記セラミック基板４８には
コンデンサ１３を介して広帯域増幅部２２に接続された
入力端子ＩＮ及び同様にコンデンサ１９を介して広帯域
増幅部２２に接続された出力端子ＯＵＴが設けられてい
る。
【００２４】前述したように、セラミック基板４８に入
力端子ＩＮと出力端子ＯＵＴが設けられている他、広帯
域増幅部２２に接続されたアース端子ＧＮＤ１とアース
端子ＧＮＤ２及び電源端子Ｖｄが設けられている。そし
て前記入力端子ＩＮとアース端子ＧＮＤ１には静電気放
電用の抵抗１４とバイパスコンデンサ１５が接続されて
いる。又出力端子ＯＵＴとアース端子ＧＮＤ２には静電
気放電用の抵抗２０とバイパスコンデンサ２１が接続さ
れている。
力端子ＩＮと出力端子ＯＵＴが設けられている他、広帯
域増幅部２２に接続されたアース端子ＧＮＤ１とアース
端子ＧＮＤ２及び電源端子Ｖｄが設けられている。そし
て前記入力端子ＩＮとアース端子ＧＮＤ１には静電気放
電用の抵抗１４とバイパスコンデンサ１５が接続されて
いる。又出力端子ＯＵＴとアース端子ＧＮＤ２には静電
気放電用の抵抗２０とバイパスコンデンサ２１が接続さ
れている。
【００２５】前記広帯域増幅回路において、入力トラン
ス１０に加えられた高周波信号は入力トランス１０の二
次側巻線１２の両端から上側１段目のＦＥＴ２６及び下
側１段目のＦＥＴ３６のゲート電極に加わり、ソース接
地増幅される。前記ＦＥＴ２６及びＦＥＴ３６でソース
接地増幅された高周波信号は夫々ＦＥＴ２７とＦＥＴ２
８及びＦＥＴ３７とＦＥＴ３８に加わりゲート接地増幅
される。前記ＦＥＴ２８及びＦＥＴ３８でゲート接地増
幅された高周波信号はドレイン電極から夫々出力トラン
ス１６の一次側巻線１７に加わり、出力トランス１６の
二次側巻線１８から出力端子ＯＵＴに出力信号が取出さ
れる。
ス１０に加えられた高周波信号は入力トランス１０の二
次側巻線１２の両端から上側１段目のＦＥＴ２６及び下
側１段目のＦＥＴ３６のゲート電極に加わり、ソース接
地増幅される。前記ＦＥＴ２６及びＦＥＴ３６でソース
接地増幅された高周波信号は夫々ＦＥＴ２７とＦＥＴ２
８及びＦＥＴ３７とＦＥＴ３８に加わりゲート接地増幅
される。前記ＦＥＴ２８及びＦＥＴ３８でゲート接地増
幅された高周波信号はドレイン電極から夫々出力トラン
ス１６の一次側巻線１７に加わり、出力トランス１６の
二次側巻線１８から出力端子ＯＵＴに出力信号が取出さ
れる。
【００２６】ＦＥＴ２８及びＦＥＴ３８でゲート接地増
幅された高周波信号は出力トランスス１６に加わる一
方、上側帰還回路２９及び下側帰還回路３９に加わり負
帰還を行い動作を安定にする。
幅された高周波信号は出力トランスス１６に加わる一
方、上側帰還回路２９及び下側帰還回路３９に加わり負
帰還を行い動作を安定にする。
【００２７】ところで、広帯域アンプモジュールに迂闊
に素手で掴むと、静電気が加わり、前記広帯域アンプモ
ジュールが静電気放電で破壊することがある。しかし本
発明の広帯域アンプモジュールは入力端子ＩＮとアース
端子ＧＮＤ間に静電気放電用の抵抗１４とバイパスコン
デンサ１５が接続されている。同様に出力端子ＯＵＴと
アース端子ＧＮＤ間に静電気放電用の抵抗２０とバイパ
スコンデンサ２１が接続されている。
に素手で掴むと、静電気が加わり、前記広帯域アンプモ
ジュールが静電気放電で破壊することがある。しかし本
発明の広帯域アンプモジュールは入力端子ＩＮとアース
端子ＧＮＤ間に静電気放電用の抵抗１４とバイパスコン
デンサ１５が接続されている。同様に出力端子ＯＵＴと
アース端子ＧＮＤ間に静電気放電用の抵抗２０とバイパ
スコンデンサ２１が接続されている。
【００２８】従って前記静電気放電は静電気放電用の抵
抗１４とバイパスコンデンサ１５および静電気放電用の
抵抗２０とバイパスコンデンサ２１を介してアースされ
るので、広帯域アンプモジュールが静電破壊されるのを
防止できる。
抗１４とバイパスコンデンサ１５および静電気放電用の
抵抗２０とバイパスコンデンサ２１を介してアースされ
るので、広帯域アンプモジュールが静電破壊されるのを
防止できる。
【００２９】実際に前記静電気放電用の抵抗１４、２０
を８．２ｋΩとし、バイパスコンデンサ１５、２１を４
７００ｐＦとし実験したところ、前記静電気放電用の抵
抗１４が接続されないときの入力端子ＩＮのＥＳＤ（El
ectrostatic Discharge）耐圧が０.５ＫＶであったの
が、８．２ｋΩの静電気放電用の抵抗１４を接続するこ
とにより１.５ＫＶまで高めることができた。又同様に
前記静電気放電用の抵抗２０が接続されないときの出力
端子ＯＵＴのＥＳＤ耐圧が０.７ＫＶであったのが、
８．２ｋΩの静電気放電用の抵抗２０を接続することに
より２.０ＫＶまで高めることができた。なお、バイパ
スコンデンサ１５、２１は直流阻止用であり、必ずしも
必要でないときもある。
を８．２ｋΩとし、バイパスコンデンサ１５、２１を４
７００ｐＦとし実験したところ、前記静電気放電用の抵
抗１４が接続されないときの入力端子ＩＮのＥＳＤ（El
ectrostatic Discharge）耐圧が０.５ＫＶであったの
が、８．２ｋΩの静電気放電用の抵抗１４を接続するこ
とにより１.５ＫＶまで高めることができた。又同様に
前記静電気放電用の抵抗２０が接続されないときの出力
端子ＯＵＴのＥＳＤ耐圧が０.７ＫＶであったのが、
８．２ｋΩの静電気放電用の抵抗２０を接続することに
より２.０ＫＶまで高めることができた。なお、バイパ
スコンデンサ１５、２１は直流阻止用であり、必ずしも
必要でないときもある。
【００３０】図３は本発明の広帯域アンプモジュールの
他の実施例を示す平面図である。前記セラミック基板４
８には前記広帯域増幅部２２が形成されている。又セラ
ミック基板４８にはコンデンサ１３及びバイパスを兼ね
たコンデンサ２３を介して広帯域増幅部２２に接続され
た入力端子ＩＮが設けられている。さらに前記セラミッ
ク基板４８にはコンデンサ１９及びバイパスを兼ねたコ
ンデンサ２４を介して広帯域増幅部２２に接続された出
力端子ＯＵＴが設けられている。
他の実施例を示す平面図である。前記セラミック基板４
８には前記広帯域増幅部２２が形成されている。又セラ
ミック基板４８にはコンデンサ１３及びバイパスを兼ね
たコンデンサ２３を介して広帯域増幅部２２に接続され
た入力端子ＩＮが設けられている。さらに前記セラミッ
ク基板４８にはコンデンサ１９及びバイパスを兼ねたコ
ンデンサ２４を介して広帯域増幅部２２に接続された出
力端子ＯＵＴが設けられている。
【００３１】そして前記入力端子ＩＮに接続されたコン
デンサ１３及びコンデンサ２３の接続点とアース端子Ｇ
ＮＤ１には静電気放電用の抵抗２５が接続されている。
又出力端子ＯＵＴに接続されたコンデンサ１９及びコン
デンサ２４の接続点とアース端子ＧＮＤ２には静電気放
電用の抵抗２６が接続されている。
デンサ１３及びコンデンサ２３の接続点とアース端子Ｇ
ＮＤ１には静電気放電用の抵抗２５が接続されている。
又出力端子ＯＵＴに接続されたコンデンサ１９及びコン
デンサ２４の接続点とアース端子ＧＮＤ２には静電気放
電用の抵抗２６が接続されている。
【００３２】前述と同様に、広帯域アンプモジュールに
迂闊に素手で掴むと、静電気が加わり、前記広帯域アン
プモジュールが静電気放電で破壊することがある。しか
し本発明の広帯域アンプモジュールは入力端子ＩＮとア
ース端子ＧＮＤ間にバイパスコンデンサ２３と静電気放
電用の抵抗２５とが接続されている。同様に出力端子Ｏ
ＵＴとアース端子ＧＮＤ間にバイパスコンデンサ２４と
静電気放電用の抵抗２６とが接続されている。
迂闊に素手で掴むと、静電気が加わり、前記広帯域アン
プモジュールが静電気放電で破壊することがある。しか
し本発明の広帯域アンプモジュールは入力端子ＩＮとア
ース端子ＧＮＤ間にバイパスコンデンサ２３と静電気放
電用の抵抗２５とが接続されている。同様に出力端子Ｏ
ＵＴとアース端子ＧＮＤ間にバイパスコンデンサ２４と
静電気放電用の抵抗２６とが接続されている。
【００３３】従って前記静電気放電はバイパスコンデン
サ２３と静電気放電用の抵抗２５とおよびバイパスコン
デンサ２４と静電気放電用の抵抗２６とを介してアース
されるので、広帯域アンプモジュールが静電破壊される
のを防止できる。
サ２３と静電気放電用の抵抗２５とおよびバイパスコン
デンサ２４と静電気放電用の抵抗２６とを介してアース
されるので、広帯域アンプモジュールが静電破壊される
のを防止できる。
【００３４】
【発明の効果】本発明の広帯域アンプモジュールは広帯
域増幅部を基板に設け、該基板に広帯域増幅部に接続し
た入力端子、出力端子及びアース端子を設け、前記入力
端子とアース端子間及び出力端子とアース端子間に静電
気放電用の抵抗を接続したので、広帯域アンプモジュー
ルに加わる静電気が放電され、広帯域増幅部が静電放電
破壊されるのを防止できる。
域増幅部を基板に設け、該基板に広帯域増幅部に接続し
た入力端子、出力端子及びアース端子を設け、前記入力
端子とアース端子間及び出力端子とアース端子間に静電
気放電用の抵抗を接続したので、広帯域アンプモジュー
ルに加わる静電気が放電され、広帯域増幅部が静電放電
破壊されるのを防止できる。
【図１】本発明の広帯域アンプモジュールの広帯域増幅
部の回路図である。
部の回路図である。
【図２】本発明の広帯域アンプモジュールの平面図であ
る。
る。
【図３】本発明の広帯域アンプモジュールの平面図であ
る。
る。
【図４】従来の広帯域アンプモジュールの平面図であ
る。
る。
１０ 入力トランス
ＩＮ 入力端子
ＧＮＤ アース端子
１４ 静気放電用の抵抗
１５ バイパスコンデンサ
１６ 出力トランス
２０ 静気放電用の抵抗
２１ バイパスコンデンサ
２２ 広帯域増幅部
２３ バイパス兼用コンデンサ
２４ バイパス兼用コンデンサ
２５ 静気放電用の抵抗
２６ 静気放電用の抵抗
４８ 基板
Claims (4)
- 【請求項１】 基板に設けられた広帯域増幅部と、 前記広帯域増幅部に接続された入力端子、出力端子及び
アース端子とよりなり、 同一基板上に設けられた前記入力端子とアース端子間及
び出力端子とアース端子間とに静電気放電用の抵抗を接
続したことを特徴とする広帯域アンプモジュール。 - 【請求項２】 前記静電気放電用の抵抗にバイパスコン
デンサを直列に接続したことを特徴とする請求項１記載
の広帯域アンプモジュール。 - 【請求項３】 前記広帯域増幅部はＧａＡｓＭＥＳＦＥ
Ｔで構成したことを特徴とする請求項１記載の広帯域ア
ンプモジュール。 - 【請求項４】 前記静電気放電用の抵抗の抵抗値を１．
５ｋΩ〜２０ｋΩにしたことを特徴とする請求項１記載
の広帯域アンプモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188968A JP2003008364A (ja) | 2001-06-22 | 2001-06-22 | 広帯域アンプモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188968A JP2003008364A (ja) | 2001-06-22 | 2001-06-22 | 広帯域アンプモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008364A true JP2003008364A (ja) | 2003-01-10 |
Family
ID=19027962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188968A Pending JP2003008364A (ja) | 2001-06-22 | 2001-06-22 | 広帯域アンプモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003008364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016159A1 (ja) * | 2009-08-06 | 2011-02-10 | パナソニック株式会社 | 携帯無線機 |
-
2001
- 2001-06-22 JP JP2001188968A patent/JP2003008364A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016159A1 (ja) * | 2009-08-06 | 2011-02-10 | パナソニック株式会社 | 携帯無線機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |