JPH0370201A - ローデットライン形移相器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主線路に並列にサセプタン、ス負荷を挿入
し、主線路の電気長を変化させることにより移相量を制
御するローデットライン形移相器に関するものである。

〔従来の技術〕

第７図は半導体基板上に形成された従来のローデットラ
イン形移相器の一例を示す図であり、第８図はその等価
回路を示す図である。図において、１はシリコン、Ｇａ
Ａｓなどの半導体基板、２は半導体基板１の底面に金等
の導体をメタライズして形成された接地導体、３は移相
器の主線路、１８は移相器３に約４分の１波長の間隔で
付加された装荷線路、５ａ、５．ｂは電界効果トランジ
スタ（以下、ＦＥＴと略す）のドレイン電極、６ａ。

６ｂはゲート電極、１９は２個のＦＥＴの共通ソース電
極、８ａはドレイン電極５ａ、ゲート電極６ａ、ソース
電極１９からなるＦＥＴ、８ｂはドレイン電極５ｂ、ゲ
ート電極６ｂ、ソース電極１９からなるＦＥＴである。

９ａ、９ｂは約４分の１波長の高インピーダンス線路、
１０ａ、１０ｂは約４分の１波長の低インピーダンス線
路、１１８．１１ｂは外部から駆動バイアス電圧を受け
るためのバイアスパッド、１２ａは高インピーダンス線
路９ａ、低インピーダンス線路１０ａ、バイアスパッド
ｌｌａを総合した分布定数バイアス回路、１２ｂは同様
に高インピーダンス線路９ｂ。

低インピーダンス線路１０ｂ、バイアスパッド１１ｂを
総合した分布定数バイアス回路、１３は約４分の１波長
の高インピーダンス線路、１４は約４分の１波長の低イ
ンピーダンス線路、１５は接地用パッド、１６は高イン
ピーダンス線路１３゜低インピーダンス線路１４．接地
用パッド１５を総合した接地用バイアス回路であり主線
路に付加されている。また、２０はソース電極１９を接
地するための金ワイヤ、２４は入力端子、２５は出力端
子である。

次に動作について説明する。

上記構成のローデットライン形移相器において、２個の
ＦＥＴ８ａ、８ｂには常に同じ駆動バイアス電圧がかか
っていなければならない。この駆動バイアス電圧を順バ
イアス（ＯＶ）、逆バイアス（マイナス数Ｖ）と切り換
えることによってＦＥＴ８ａ、８ｂのインピーダンスを
変化させ、主線路３からみた装荷線路工８のサセプタン
ス値を変化させ、その時の透過位相の差が所望の位相量
となるように制御している。接地導体２はシャーシ等に
半田付されて接地されている。ＦＥＴ８ａ。

８ｂには、それぞれ分布定数バイアス回路１２ａ。

１２ｂから駆動バイアス電圧がゲート電極６ａ。

６ｂに印加されるが、その１ＦＥＴとして正常動作する
ために共通ソース電極１９は金ワイヤ−２０等で接地さ
れ、ドレイン電極５ａ、５ｂは接地用パッド１５を金ワ
イヤー等で接地することにより接地され、接地導体２と
同一電圧レベルに設定されている。

ここで、駆動バイアス電圧が順バイアス時は、ＦＥＴ８
ａ、８ｂはＯＮ状態となり、ＦＥＴ部は数Ωの低抵抗状
態となり、ショートされた状態とみなすことができる。

従って、この場合には主線路３と装荷線路１８の接続点
からＦＥＴ部を見た時のインピーダンスは誘導性となる
。また、駆動バイアス電圧が逆バイアスの時は、ＦＥＴ
８ａ。

８ｂはＯＦＦ状態となり、ＦＥＴ部はソース電極。

ドレイン電極間容量と数にΩの高抵抗が並列接続された
状態となり、主線路３と装荷線路１８の接続点からＦＥ
Ｔ部を見た時のインピーダンスは容量性となる。

このように、ゲート電極６ａ、６ｂに印加するバイアス
電圧を変えることにより、ＦＥＴ８ａ。

８ｂを誘導性のスタブ、あるいは容量性のスタブと変化
させ、主線路３を伝搬する波の位相を変えて移相器とし
て動作させていた。

しかしながら、半導体基板上に形成された従来のローデ
ットライン形移相器においては、以上のように２個の装
荷線路１８のサセプタンス値をそれぞれ別々のＦＥＴ８
ａ、８ｂを使って変化させていたため、２個のＦＥＴ８
ａ、８ｂ間の特性のバラツキにより移相器の位相特性、
挿入損失特性等が劣化し、所望の位相特性が得られない
という問題点があった。

そこで、上記の問題点を考慮してＦＥＴの特性のバラツ
キをできるだけ小さくするように構成したローデットラ
イン形移相器の一例を第９図に示す。即ち、第９図は特
開昭５９−５１６０２号公報に示された他の従来例の回
路図であり、第１０図は第９図の等価回路を示す図であ
る。図において、第７図及び第８図と同一符号は同一部
分を示し、２１はソース電極１９を接地するための貫通
導体、２２はゲート電極６ａ、６ｂの双方が接続されて
いるキャパシタ、２３はその一端にキャパシタ２２が接
続されているバイアス回路である。

この移相器は、主線路３に１／４波長離して配置した装
荷線路１８の各々の終端に接続するＦＥＴの特性のバラ
ツキをできるだけ減少させるために２つのＦＥＴ８ａ、
８ｂのソース電極１９を共通化させて可能な限りＦＥＴ
８ａ、８ｂを接近させ、共通ソース電極１９を貫通導体
２１によって地導体２と接続するようにしたものである
。また、ゲ−ト電極６ａ、６ｂの双方にはキャパシタ２
２が接続され、そのキャパシタ２２の一端にはバイアス
回路２３が接続され、各ゲート電極にバイアス電圧を印
加するようにしている。

本構成においても、上記第１の従来例によるローデット
ライン形移相器と同様に、バイアス回路２３を介してゲ
ート電極６ａ、６ｂに印加される電圧を変えることによ
り、主線路３に１７４波長間隔で装荷されるサセプタン
ス値を変化させ、主線路を伝搬する波の位相を変化させ
ている。

このような構成においては装荷線路１８の終端に互いに
近接してＦＥＴ８ａ、８ｂを設けるようにしたので、第
６図に示す上記第１の従来例に比し、ＦＥＴ特性のばら
つきを防止でき、また、ゲート電極６ａ、６ｂに印加す
るバイアス電圧を決定するバイアス回路を１つにしたの
で、バイアス回路の簡素化を実現できる利点がある。

〔発明が解決しようとする課題〕

しかしながら、上記の第２の従来例による構成において
はＦＥＴ８ａ、８ｂの特性のバラツキを減少させること
ができるものの、そのバラツキを完全になくすことがで
きるものではなく、また、上記第１．及び第２の従来例
はともにソース電極１９の接地が必要であり、これによ
り種々の問題点が生じてくる。即ち、第１の従来例にお
いてはソース電極を金ワイヤ２０で接地しているために
、金ワイヤ２０の長さの不均一の影響により、金ワイヤ
２０のインダクタ成分が移相器全体に及ぼす影響にバラ
ツキが生じ、移相器の位相特性が変化し、これにより、
移相器の挿入損失特性や電圧定在波比（Ｖｏｌｔａｇｅ
　Ｓｔａｎｄｉｎｇ　Ｗａｖｅ　Ｒａｔｉｏ：以下ＶＳ
ＷＲと略す）を劣化させるという問題点がある。

また、このような金属ワイヤ２０のインダクタ成分によ
る移相器の性能の劣化を極力低減させるためには、ソー
ス電極１９をチップ端に形威しなければならず、パター
ン設計上に制約があった。

また、第２の従来例においては、ソース電極１９を貫通
導体２１を用いて接地しているが、この場合においても
貫通導体のインダクタ成分を無視することができず上記
と同様の問題点が生じることとなり、また、パターン設
計の自由度は増すものの、貫通導体２１形戒のために複
雑な製造プロセスを必要とするという問題点があった。

この発明はこれらの問題点を解決するためになされたも
ので、ＦＥＴの特性の不均一および金ワイヤ等の影響に
よる移相器の性能の劣化を解消でき、しかもソース電極
によるパターン設計上の制約をなくすことができるロー
デットライン形移相器を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係るローデットライン形移相器は、半導体基
板上に形成したストリップ線路で構成される主線路、及
び装荷線路と、上記半導体基板に構成した電界効果トラ
ンジスタを有するものにおいて、主線路の電気長を２分
の１波長とし、その両端に装荷線路を接続し、その装荷
線路の接続点から同じ電気長熱れた位置に電界効果トラ
ンジスタのソース電極とドレイン電極をそれぞれ接続し
、さらにその電界効果トランジスタのゲート電極にバイ
アス電圧を制御するストリップ線路からなるバイアス回
路を接続し、かつ、上記ソース電極とドレイン電極との
間にストリップ線路からなる共振用線路を接続するよう
にしたものである。

〔作用〕

この発明におけるローデットライン形移相器は、主線路
に接続する装荷線路間隔を２分の１波長とし、２個の装
荷線路の終端をＦＥＴのソース電極。

ドレイン電極に接続し、ＦＥＴのゲート電圧を制御する
ことにより移相器を動作させるようにしたので、１個の
ＦＥＴで２個の装荷線路のサセプタンス値の制御を行う
ことができるとともにソース電極の接地が不必要となり
、従来のように各装荷線路に接続されるＦＥＴの特性の
不均一及びソース電極の金ワイヤによる接地等の影響に
よる移相器の性能の劣化を防止でき、さらにはパターン
設計上の自由度も向上できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるローデットライン形
移相器を示す斜視図であり、図において、上記従来装置
と同一符号は同一部分を示す。４は主線路３に１／２波
長の電気長間隔で設けた装荷線路、１７はストリップ線
路で構成した共振用線路である。同図は、ローデットラ
イン用移相器の基板部分のみ示したものであり、実際に
移相器として使用する場合には、半導体基板１をシャー
シ等に半田付けして接地導体２を接地し、接地用パッド
１５は金ワイヤー等で接地する。

本発明のローデットライン形移相器は、所望の位相量に
応じてその長さが設定された２本の装荷線路４を主線路
３に２分のｌ波長の間隔をもって装荷し、これら２個の
装荷線路４の終端をそれぞれＦＥＴ８のソース電極７、
及びドレイン電極５に接続している。ＦＥＴ８のソース
電極７．ドレイン電極５間には共振のためのストリップ
線路１７が接続され、ＦＥＴ８のゲート電極６には、高
インピーダンス線路１３．低インピーダンス線路１０、
及びバイアスパッド１１から構成される分布定数バイア
ス回路１２が接続され、これによりゲート電極６に印加
する駆動バイアス電圧を制御している。また、主線路３
には高インピーダンス線路１３．低インピーダンス線路
１４．及び接地用パッド１５から構威される接地用バイ
アスパッド１６が接続されている。

また、第２図は第１図のローデットライン形移相器の等
価回路を示す図であり、図において、２４は入力端子、
２５は出力端子である。ＦＥＴ８のゲート電極６の駆動
バイアス電圧を分布定数バイアス回路１２により順バイ
アス（ＯＶ）、逆バイアス（マイナス数Ｖ）と切り換え
ることによってＦＥＴ８のインピーダンスを変化させ、
主線路３からみた装荷線路４のサセプタンス値を変え、
その時の透過位相の差が所望の位相量となるように制御
することにより主線路３を伝搬する波の位相を変え移相
器として動作させる。

まず、ゲート駆動バイアス電圧が順バイアスの場合につ
いて説明する。

順バイアスの時は、ＦＥＴ８がＯＮ状態となりＦＥＴ８
部は低抵抗とみなすことができる。またこの時、主線路
３の電気長が１／２波長であることから２個の装荷線路
からＦＥＴ８に入力する高周波の位相は１８０度反転し
ていることになる。

従ってＦＥＴ８部において両方の装荷線路の高周波成分
は相互に打消合い、装荷線路４は接地された状態と同等
とみなすことができる。よって接地導体への接地は必要
ない。この場合、装荷線路４と主線路３との接続点から
ＦＥＴ８端を見た時のインピーダンスは誘導性となり、
等価回路は第３図に示すように両方の装荷線路４が接地
された状態となる。

次にゲート駆動バイアス電圧が逆バイアスの場合につい
て説明する。

逆バイアスの時は、ＦＥＴ８がＯＦＦ状態となり、ＦＥ
Ｔ８部はソース電極７とドレイン電極５間の容量と共振
用線路１７とで共振回路を構威し、使用周波数に対して
インピーダンスが無限大となる。従って装荷線路４と主
線路３との接続点からＦＥＴ８端を見た時のインピーダ
ンスは容量性となり、装荷線路４の終端は開放とみなす
ことができるので等価回路は第４図に示すようになる。

以下、本実施例のローデットライン形移相器において、
例えば、４５度ビット移相器、２２．５度ビット移相器
、及び１１．２５度ビット移相器を構成する場合の主線
路３．共振用線路１７．及び装荷線路４の回路定数の一
例を以下、表１に示す。

表１ 但し、Ｚ；特性インピーダンス Ｅ；電気長 このような回路定数の各線路を有し、ＯＮ時のソース、
ドレイン間抵抗が３．５Ω、ＯＦＦ時の容量値が２．６
ｐＦでソース、ドレイン間抵抗が３にΩのＦＥＴ８を用
いた場合におけるシュごレーション結果の一例を以下の
表２に示す。但し、使用周波数範囲は１１．７ＧＨｚ　
〜１２．３ＧＨｚとする。

表２ また、第５図は各移相器において上記の周波数領域にお
ける移相量をグラフ化したものである。

上記の結果から判るように本実施例は、特に、小さいビ
ットの移相器を構成する場合に有効でありＶＳＷＲ，挿
入損失の低減化を実現することができる。

このように本実施例においては、装荷線路４のサセプタ
ンス値制御用ＦＥＴ１つにし、かつ金ワイヤ等による接
地を不要とするように構成したので、装荷線路のサセプ
タンス値制御用ＦＥＴの特性の不均一、ＦＥＴ接地のた
めの金ワイヤの影響等による位相特性の劣化を防止でき
、再現性よく所望の位相特性を有する高精度な移相器を
得ることができる。また、ＦＥＴの接地が不要であるこ
とより、パターン設計の自由度、及び製造工程の簡略化
も図ることができる。

また、本発明の他実施例として上記実施例の構成のロー
デットライン形移相器において、装荷線路の中間へＦＥ
Ｔを数個付加して、複数ビットに構成した例を第６図に
示す。

図において、４ａ〜４Ｃは装荷線路、８ａ〜８Ｃはそれ
ぞれ装荷線路４ａ、４ｂ、４ｃ端に接続されたＦＥＴ、
１７ａ　〜１７ｃはそれぞれＦＥＴ８ａ〜８ｃのソース
電極とドレイン電極間に接続された共振用線路、１２ａ
〜１２ｃはそれぞれＦＥＴ８ａ〜８ｃのゲート電極に印
加されるバイアス電圧を制御する分布定数バイアス回路
を示す。

このような構造のローデットライン形移相器においては
、ＦＥＴ８ｃのみをＯＮ状態とすると、装荷線路４ａの
みを使用することができ、また、ＦＥＴ８ｃ、８ｂをＯ
Ｎ状態としＦＥＴ８ｃをＯＦＦ状態とすると、装荷線路
４ａと４ｂを使用することができ、さらには、ＦＥＴ８
ａ〜８ｃの全てをＯＮ状態とする時にはすべての装荷線
路４ａ〜４ｃを使用することができる。従って、各ＦＥ
Ｔ８ａ〜８ｃをＯＮあるいはＯＦＦ状態とすることによ
り、装荷線路の長さを可変にでき、上記実施例の効果に
加えて１つのローデットライン形移相器で多種類の移相
量が得られるという利点がある。

〔発明の効果〕

以上のようにこの発明によれば、主線路の電気長を１／
２波長とし、主線路の両端に装荷線路を接続し、装荷線
路の主線路との各接続点から同じ電気長熱れた位置に電
界効果トランジスタのソース電極及びドレイン電極をそ
れぞれ接続し、電界効果トランジスタのゲート電極にこ
れに印加するバイアス電圧を制御するストリップ線路か
ら構成されるバイアス回路を接続し、かつ、上記のソー
ス電極とドレイン電極との間にストリップ線路からなる
共振用線路を接続するように構成したので、装荷線路の
サセプタンス値制御用ＦＥＴを１つにすることができる
とともに従来のような金ワイヤ等によるソース電極の接
地を不要にでき、ＦＥＴの特性の不均一、金ワイヤーの
影響等のない高精度のローデットライン形移相器を実現
できる効果がある。さらにはＦＥＴの接地が不要である
ことより、パターン設計の自由度、及び製造工程の簡略
化を図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるローデットライン形移
相器の構成を示す斜視図、第２図は第１図の等価回路を
示す図、第３図は本発明の一実施例によるローデットラ
イン形移相器の装荷線路のサセプタンス値制御用ＦＥＴ
をＯＮ状態にした時の等価回路を示す図、第４図は本発
明の一実施例によるローデットライン形移相器の装荷線
路のサセプタンス値制御用ＦＥＴをＯＦＦ状態にした時
の等価回路を示す図、第５図は本発明の一実施例による
ローデットライン形移相器のシュミレーション結果の一
例を示す図、第６図は本発明の他の実施例によるローデ
ットライン形移相器において、ローデットライン形移相
器を複数ビット化した場合を示す図、第７図は従来のロ
ーデットライン形移相器の一例を示す斜視図、第８図は
第７図の等価回路を示す図、第９図は他の従来例よるロ
ーデットライン形移相器を示す図、第１０図は第９図の
等価回路を示す図である。 図において、１は半導体基板、２は半導体基板１の底面
に金等の導体をメタライズして形成される接地導体、３
は移相器の主線路、４は主線路３に２分の１波長の間隔
で付加される装荷線路、５はＦＥＴのドレイン電極、６
はゲート電極、７はＦＥＴのソース電極、８は５，６．
７を総合したＦＥＴである。９は４分の１波長の高イン
ピーダンス線路、１０は４分の１波長の低いインピーダ
ンス線路、１１は外部から駆動バイアス電圧を受けるた
めのバイアスパッド、１２は９．　１０．、　１１を総
合した分布定数バイアス回路、１３は４分のｌ波長の高
インピーダンス線路、１４は４分の１波長の低インピー
ダンス線路、１５は接地用パッド、１６は１３，１４．
１５を総合した接地用バイアス回路、１７は共振用線路
、２４は入力端子、２５は出力端子である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）　半導体基板上に形成したストリップ線路を用い
   たローデットライン形移相器において、１／２波長の電
   気長を有するストリップ線路よりなる主線路と、 該主線路の両端に接続されたストリップ線路よりなる装
   荷線路と、 該装荷線路の、上記主線路との各接続点から同じ電気長
   だけ離れた位置にソース電極、及びドレイン電極がそれ
   ぞれ接続された電界効果トランジスタと、 該電界効果トランジスタのゲート電極に接続され、該ゲ
   ート電極に印加するバイアス電圧を制御する、ストリッ
   プ線路からなるバイアス回路と、上記ソース電極とドレ
   イン電極との間に接続されたストリップ線路よりなる共
   振用線路とを備えたことを特徴とするローデットライン
   形移相器。