JPH07101801B2 - ローデットライン形移相器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主線路に並列にサセプタンス負荷を挿入
し、主線路の電気長を変化させることにより移相量を制
御するローデットライン形移相器に関するものである。

〔従来の技術〕

第７図は半導体基板上に形成された従来のローデットラ
イン形移相器の一例を示す図であり、第８図はその等価
回路を示す図である。図において、１はシリコン,GaAs
などの半導体基板、２は半導体基板１の底面に金等の導
体をメタライズして形成された接地導体、３は移相器の
主線路、18は移相器３に約４分の１波長の間隔で付加さ
れた装荷線路、5a,5bは電界効果トランジスタ（以下、F
ETと略す）のドレイン電極、6a,6bはゲート電極、19は
２個のFETの共通ソース電極、8aはドレイン電極5a,ゲー
ト電極6a,ソース電極19からなるFET、8bはドレイン電極
5b、ゲート電極6b、ソース電極19からなるFETである。9
a,9bは約４分の１波長の高インピーダンス線路、10a,10
bは約４分の１波長の低インピーダンス線路、11a,11bは
外部から駆動バイアス電圧を受けるためのバイアスパッ
ド、12aは高インピーダンス線路9a,低インピーダンス線
路10a,バイアスパッド11aを総合した分布定数バイアス
回路、12bは同様に高インピーダンス線路9b,低インピー
ダンス線路10b,バイアスパッド11bを総合した分布定数
バイアス回路、13は約４分の１波長の高インピーダンス
線路、14は約４分の１波長の低インピーダンス線路、15
は接地用パッド、16は高インピーダンス線路13、低イン
ピーダンス線路14,接地用パッド15を総合した接地用バ
イアス回路であり主線路に付加されている。また、20は
ソース電極19を接地するための金ワイヤ、24は入力端
子、25は出力端子である。

次に動作について説明する。

上記構成のローデットライン形移相器において、２個の
FET8a,8bには常に同じ駆動バイアス電圧がかかっていな
ければならない。この駆動バイアス電圧を順バイアス
（0V）、逆バイアス（マイナス数Ｖ）を切り換えること
によってFET8a,8bのインピーダンスを変化させ、主線路
３からみた装荷線路18のサセプタンス値を変化させ、そ
の時の透過位相の差が所望の位相量となるように制御し
ている。接地導体２はシャーシ等に半田付されて接地さ
れている。FET8a,8bには、それぞれ分布定数バイアス回
路12a,12bから駆動バイアス電圧がゲート電極6a,6bに印
加されるが、その際FETとして正常動作するために共通
ソース電極19は金ワイヤー20等で接地され、ドレイン電
極5a,5bは接地用パッド15を金ワイヤー等で接地するこ
とにより接地され、接地導体２と同一電圧レベルに設定
されている。

ここで、駆動バイアス電圧が順バイアス時は、FET8a,8b
はON状態となり、FET部は数Ωの低抵抗状態となり、シ
ョートされた状態とみなすことができる。従って、この
場合には主線路３と装荷線路18の接続点からFET部を見
た時のインピーダンスは誘導性となる。また、駆動バイ
アス電圧が逆バイアスの時は、FET8a,8bはOFF状態とな
り、FET部はソース電極，ドレイン電極間容量と数ｋΩ
の高抵抗が並列接続された状態となり、主線路３と装荷
線路18の接続点からFET部を見た時のインピーダンスは
容量性となる。

このように、ゲート電極6a,6bに印加するバイアス電圧
を変えることにより、FET8a,8bを誘導性のスタブ，ある
いは容量性のスタブと変化させ、主線路３を伝搬する波
の位相を変えて移相器として動作させていた。

しかしながら、半導体基板上に形成された従来のローデ
ットライン形移相器においては、以上のように２個の装
荷線路18のサセプタンス値をそれぞれ別々のFET8a,8bを
使って変化させていたため、２個のFET8a,8b間の特性の
バラツキにより移相器の位相特性，挿入損失特性等が劣
化し、所望の位相特性が得られないという問題点があっ
た。

そこで、上記の問題点を考慮してFETの特性のバラツキ
をできるだけ小さくするように構成したローデットライ
ン形移相器の一例を第９図に示す。即ち、第９図は特開
昭59−51602号公報に示された他の従来例の回路図であ
り、第10図は第９図の等価回路を示す図である。図にお
いて、第７図及び第８図と同一符号は同一部分を示し、
21はソース電極19を接地するための貫通導体、22はゲー
ト電極6a,6bの双方が接続されているキャパシタ、23は
その一端にキャパシタ22が接続されているバイアス回路
である。この移相器は、主線路３に1/4波長離して配置
した装荷線路18の各々の終端に接続するFETの特性のバ
ラツキをできるだけ減少させるために２つのFET8a,8bの
ソース電極19を共通化させて可能な限りFET8a,8bを接近
させ、共通ソース電極19を貫通導体21によって地導体２
と接続するようにしたものである。また、ゲート電極6
a,6bの双方にはキャパシタ22が接続され、そのキャパシ
タ22の一端にはバイアス回路23が接続され、各ゲート電
極にバイアス電圧を印加するようにしている。

本構成においても、上記第１の従来例によるローデット
ライン形移相器と同様に、バイアス回路23を介してゲー
ト電極6a,6bに印加される電圧を変えることにより、主
線路３に1/4波長間隔で装荷されるサセプタンス値を変
化させ、主線路を伝搬する波の位相を変化させている。

このような構成においては装荷線路18の終端に互いに近
接してFET8a,8bを設けるようにしたので、第６図に示す
上記第１の従来例に比し、FET特性のばらつきを防止で
き、また、ゲート電極6a,6bに印加するバイアス電圧を
決定するバイアス回路を１つにしたので、バイアス回路
の簡素化を実現できる利点がある。

〔発明が解決しようとする課題〕

しかしながら、上記の第２の従来例による構成において
はFET8a,8bの特性のバラツキを減少させることができる
ものの、そのバラツキを完全になくすことができるもの
ではなく、また、上記第1,及び第２の従来例はともにソ
ース電極19の接地が必要であり、これにより種々の問題
点が生じてくる。即ち、第１の従来例においてはソース
電極を金ワイヤ20で接地しているために、金ワイヤ20の
長さの不均一の影響により、金ワイヤ20のインダクタ成
分が移相器全体に及ぼす影響にバラツキが生じ、移相器
の位相特性が変化し、これにより、移相器の挿入損失特
性や電圧定在波比（Voltage Standing Wave Ratio;以下
VSWRと略す）を劣化させるという問題点がある。また、
このような金属ワイヤ20のインダクタ成分による移相器
の性能の劣化を極力低減させるためには、ソース電極19
をチップ端に形成しなければならず、パターン設計上に
制約があった。

また、第２の従来例においては、ソース電極19を貫通導
体21を用いて接地しているが、この場合においても貫通
導体のインダクタ成分を無視することができず上記と同
様の問題点が生じることとなり、また、パターン設計の
自由度は増すものの、貫通導体21形成のために複雑な製
造プロセスを必要とするという問題点があった。

この発明はこれらの問題点を解決するためになされたも
のでFETの特性の不均一および金ワイヤ等の影響による
移相器の性能の劣化を解消でき、しかもソース電極によ
るパターン設定上の制約をなくすことができるローデッ
トライン形移相器を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係るローデットライン形移相器は、半導体基
板上に形成したストリップ線路で構成される主線路，及
び装荷線路と、上記半導体基板に構成した電界効果トラ
ンジスタを有するものにおいて、主線路の電気長を２分
の１波長とし、その両端に装荷線路を接続し、その装荷
線路の接続点から同じ電気長離れた位置に電界効果トラ
ンジスタのソース電極とドレイン電極をそれぞれ接続
し、さらにその電界効果トランジスタのゲート電極にバ
イアス電圧を制御するストリップ線路からなるバイアス
回路を接続し、かつ、上記ソース電極とドレイン電極と
の間に、上記FETのゲート電極への逆バイアス印加時の
ソースドレイン間容量と共振回路を構成するストリップ
線路からなる共振用線路を接続したものである。

〔作用〕

この発明におけるローデットライン形移相器は、主線路
に接続する装荷線路間隔を２分の１波長とし、２個の装
荷線路の終端をFETのソース電極，ドレイン電極に接続
し、FETのゲート電圧を制御することにより移相器を動
作させるようにしたので、１個のFETで２個の装荷線路
のサセプタンス値の制御を行うことができるとともにソ
ース電極の接地が不必要となり、従来のように各装荷線
路に接続されるFETの特性の不均一及びソース電極の金
ワイヤによる接地等の影響による移相器の性能の劣化を
防止でき、さらにはパターン設計上の自由度も向上でき
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるローデットライン形
移相器を示す斜視図であり、図において、上記従来装置
と同一符号は同一部分を示す。４は主線路３に1/2波長
の電気長間隔で設けた装荷線路、17はストリップ線路で
構成した共振用線路である。同図は、ローデットライン
用移相器の基板部分のみ示したものであり、実際に移相
器として使用する場合には、半導体基板１をシャーシ等
に半田付けして接地導体２を接地し、接地用パッド15は
金ワイヤー等で接地する。

本発明のローデットライン形移相器は、所望の位相量に
応じてその長さが設定された２本の装荷線路４を主線路
３に２分の１波長の間隔をもって装荷し、これら２個の
装荷線路４の終端をそれぞれFET8のソース電極７、及び
ドレイン電極５に接続している。FET8のソース電極7,ド
レイン電極５間には共振のためのストリップ線路17が接
続され、FET8のゲート電極６には、高インピーダンス線
路13,低インピーダンス線路10,及びバイアスパッド11か
ら構成される分布定数バイアス回路12が接続され、これ
によりゲート電極６に印加する駆動バイアス電圧を制御
している。また、主線路３には高インピーダンス線路1
3,低インピーダンス線路14,及び接地用パッド15から構
成される接地用バイアスパッド16が接続されている。

また、第２図は第１図のローデットライン形移相器の等
価回路を示す図であり、図において、24は入力端子、25
は出力端子である。FET8のゲート電極６の駆動バイアス
電圧を分布定数バイアス回路12により順バイアス（0
V），逆バイアス（マイナス数Ｖ）と切り換えることに
よってFET8のインピーダンスを変化させ、主線路３から
みた装荷線路４のサセプタンス値を変え、その時の透過
位相の差が所望の位相量となるように制御することによ
り主線路３を伝搬する波の位相を変え移相器として動作
させる。

まず、ゲート駆動バイアス電圧が順バイアスの場合につ
いて説明する。

順バイアスの時は、FET8がON状態となりFET8部は低抵抗
とみなすことができる。またこの時、主線路３の電気長
が1/2波長であることから２個の装荷線路からFET8に入
力する高周波の位相は180度反転していることになる。
従ってFET8部において両方の装荷線路の高周波成分は相
互に打消合い、装荷線路４は接地された状態と同等とみ
なすことができる。よって接地導体への接地は必要な
い。この場合、装荷線路４と主線路３との接続点からFE
T8端を見た時のインピーダンスは誘導性となり、等価回
路は第３図に示すように両方の装荷線路４が接地された
状態となる。

次にゲート駆動バイアス電圧が逆バイアスの場合につい
て説明する。

逆バイアスの時は、FET8がOFF状態となり、FET8部はソ
ース電極７とドレイン電極５間の容量と共振用線路17と
で共振回路を構成し、使用周波数に対してインピーダン
スが無限大となる。従って装荷線路４と主線路３との接
続点からFET8端を見た時のインピーダンスは容量性とな
り、装荷線路４の終端は開放とみなすことができるので
等価回路は第４図に示すようになる。

以下、本実施例のローデットライン形移相器において、
例えば、45度ビット移相器,22.5度ビット移相器，及び1
1.25度ビット移相器を構成する場合の主線路3,共振用線
路17,及び装荷線路４の回路定数の一例を以下、表１に
示す。

このような回路定数の各線路を有し、ON時のソース，ド
レイン間抵抗が3.5Ω,OFF時の容量値が2.6pFソース，ド
レイン間抵抗が3kΩのFET8を用いた場合におけるシュミ
レーション結果の一例を以下の表２に示す。但し、使用
周波数範囲は11.7GHz〜12.3GHzとする。

また、第５図は各移相器において上記の周波数領域にお
ける移相量をグラフ化したものである。上記の結果から
判るように本実施例は、特に、小さいビットの移相器を
構成する場合に有効でありVSWR,挿入損失の低減化を実
現することができる。

このように本実施例においては、装荷線路４のサセプタ
ンス値制御用FET1つにし、かつ金ワイヤ等による接地を
不要とするように構成したので、装荷線路のサセプタン
ス値制御用FETの特性の不均一、FET接地のための金ワイ
ヤの影響等による位相特性の劣化を防止でき、再現性よ
く所望の位相特性を有する高精度な移相器を得ることが
できる。また、FETの接地が不要であることより、パタ
ーン設計の自由度，及び製造工程の簡略化も図ることが
できる。

また、本発明の他実施例として上記実施例の構成のロー
デットライン形移相器において、装荷線路の中間へFET
を数個付加して、複数ビットに構成した例を第６図に示
す。

図において、4a〜4cは装荷線路、8a〜8cはそれぞれ装荷
線路4a,4b,4c端に接続されたFET、17a〜17cはそれぞれF
ET8a〜8cのソース電極とドレイン電極間に接続された共
振用線路、12a〜12cはそれぞれFET8a〜8cのゲート電極
に印加されるバイアス電圧を制御する分布定数バイアス
回路を示す。

このような構造のローデットライン形移相器において
は、FET8aのみをON状態とすると、装荷線路4aのみを使
用することができ、また、FET8a,8bをON状態としFET8c
をOFF状態とすると、装荷線路4aと4bを使用することが
でき、さらには、FET8a〜8cの全てをON状態にする時に
はすべての装荷線路4a〜4cを使用することができる。従
って、各FET8a〜8cをONあるいはOFF状態とすることによ
り、装荷線路の長さを可変にでき、上記実施例の効果に
加えて１つのローデットライン形移相器で多種類の移相
量が得られるという利点がある。

〔発明の効果〕

以上のようにこの発明によれば、主線路の電気長を1/2
波長とし、主線路の両端に装荷線路を接続し、装荷線路
の主線路との各接続点から同じ電気長離れた電界効果ト
ランジスタのソース電極及びドレイン電極をそれぞれ接
続し、電界効果トランジスタのゲート電極にこれに印加
するバイアス電圧を制御するストリップ線路から構成さ
れるバイアス回路を接続し、かつ、上記ソース電極とド
レイン電極との間に、上記FETのゲート電極への逆バイ
アス印加時のソースドレイン間容量と共振回路を構成す
るストリップ線路からなる共振用線路を接続するように
構成したので、装荷線路のサセプタンス値制御用EFTを
１つにすることができるとともに従来のような金ワイヤ
等によるソース電極の接地を不要にでき、FETの特性の
不均一、金ワイヤーの影響のない高精度のローデットラ
イン形移相器を実現できる効果がある。さらにはFETの
接地が不要であることにより、パターン設計の自由度，
及び製造工程の簡略化を図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるローデットライン形移
相器の構成を示す斜視図、第２図は第１図の等価回路を
示す図、第３図は本発明の一実施例によるローデットラ
イン形移相器の装荷線路のサセプタンス値制御用FETをO
N状態にした時の等価回路を示す図、第４図は本発明の
一実施例によるローデットライン形移相器の装荷線路の
サセプタンス値制御用FETをOFF状態にした時の等価回路
を示す図、第５図は本発明の一実施例によるローデット
ライン形移相器のシュミレーション結果の一例を示す
図、第６図は本発明の他の実施例によるローデットライ
ン形移相器において、ローデットライン形移相器を複数
ビット化した場合を示す図、第７図は従来のローデット
ライン形移相器の一例を示す斜視図、第８図は第７図の
等価回路を示す図、第９図は他の従来例よるローデット
ライン形移相器を示す図、第10図は第９図の等価回路を
示す図である。 図において、１は半導体基板、２は半導体基板１の底面
に金等の導体をメタライズして形成される接地導体、３
は移相器の主線路、４は主線路３に２分の１波長の間隔
で付加される装荷線路、５はFETのドレイン電極、６は
ゲート電極、７はFETのソース電極、８は5,6,7を総合し
たFETである。９は４分の１波長の高インピーダンス線
路、10は４分の１波長の低いインピーダンス線路、11は
外部から駆動バイアス電圧を受けるためのバイアスパッ
ド、12は9,10,11を総合した分布定数バイアス回路、13
は４分の１波長の高インピーダンス線路、14は４分の１
波長の低インピーダンス線路、15は接地用パッド、16は
13,14,15を総合した接地用バイアス回路、17は共振用線
路、24は入力端子、25は出力端子である。 なお図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成したストリップ線路を
   用いたローデットライン形移相器において、 1/2波長の電気長を有するストリップ線路よりなる主線
   路と、 該主線路の両端に接続されたストリップ線路よりなる装
   荷線路と、 該装荷線路の、上記主線路との各接続点から同じ電気長
   だけ離れた位置にソース電極，及びドレイン電極がそれ
   ぞれ接続された電界効果トランジスタと、 該電界効果トランジスタのゲート電極に接続され、該ゲ
   ート電極に印加するバイアス電圧を制御する，ストリッ
   プ線路からなるバイアス回路と、 上記ソース電極とドレイン電極との間に接続され、上記
   FETのゲート電極への逆バイアス印加時のソースドレイ
   ン間容量と共振回路を構成するストリップ線路よりなる
   共振用線路とを備えたことを特徴とするローデットライ
   ン形移相器。